JPH08102729A - クロックタイミング自動調整方法およびクロックタイミング自動調整装置 - Google Patents

Abstract

(57)【要約】 【目的】データ送信装置とデータ受信装置間で、データ
とそれと同期をとるためのクロックとがデータの受信装
置に送信される場合に、そのクロックタイミング調整す
る方法において、その間で生ずるタイミングのずれを自
動的に調整し、データの観測装置や表示装置および調整
にかかる手間を不要にして、しかも、新たなケーブルや
タイミング回路を必要としないようにする。 【構成】テストデータを送信して、データ受信装置側で
は、クロックの遅延時間を様々に変化させて、そのタイ
ミングで取り込まれたデータをメモリに格納する。そし
て、そのデータを読みだしてテストデータとのマッチン
グをおこない、遅延時間ごとの誤りを検出し、誤り率の
低いクロックの遅延時間を最適のクロック遅延時間とし
て、以降のデータの取り込みの際に採用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックタイミング自
動調整方法およびクロックタイミング自動調整装置に係
り、データの送信装置から、データとそれと同期をとる
ためのクロックとがデータの受信装置に送信される場合
において、そのタイミングを調整し、転送時に生ずるず
れをなくすために好適なクロックタイミング自動調整方
法およびクロックタイミング自動調整装置に関する。

【０００２】

【従来の技術】データを扱うシステムにおいて、しばし
ば、データ送信をする装置と受信する装置がケーブルな
どで接続されていて、特にデジタルデータをクロックと
同期をとりながら、データ線とクロック線とで送信する
必要が生じる。かかる場合には、クロック線とデータ線
のケーブル長、ケーブルの材質の違いなど、特性のばら
つきからタイミングのずれが発生する場合がある。

【０００３】このようなタイミングのずれに対して、従
来技術のタイミング調整方法は、受信装置側でクロック
とデータの波形を観測しながら、あるいは、転送された
データを、モニタやプリンターなどに表示、出力しなが
らクロックをｄｅｌａｙ回路等で順次遅らせて調整して
いた。

【０００４】特開平３−８５９３９号公報記載の「自動
遅延調整方法」には、このようなタイミングのずれを自
動調整する技術が開示されている。

【０００５】

【発明が解決しようとする課題】上記従来技術において
は、クロックとデータの波形を観測する装置や、データ
を表示、出力する装置が必要で、それを使用してタイミ
ングを調整するために、非常に手間がかかるという問題
点があった。

【０００６】また、特開平３−８５９３９号公報記載の
技術では、このような問題点は、発生しないが、データ
のずれを認識するために、シリアルデータ信号データの
スタートを示す同期信号が必要であり、そのためにケー
ブルが新たに必要となるという問題点がある。また、内
部の基準タイミングを発生させる基準タイミング発生回
路が必要となり、装置が複雑になるという問題点が生ず
る。

【０００７】本発明は、上記問題点を解決するためにな
されたもので、その目的は、データ送信装置とデータ受
信装置間で、データとそれと同期をとるためのクロック
とがデータの受信装置に送信される場合において、その
間で生ずるタイミングのずれを自動的に調整し、データ
の観測装置や表示装置および調整にかかる手間を不要に
して、しかも、新たなケーブルやタイミング回路を必要
としないクロックタイミング自動調整方法およびクロッ
クタイミング自動調整装置を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明のクロックタイミング自動調整方法に係る発
明の構成は、データとクロックとを繰り返し送信するこ
とのできるデータ送信装置と、そのデータを受信するデ
ータ受信装置との間で、前記データを前記クロックに同
期させて転送する場合のクロックタイミング自動調整方
法において、前記データ受信装置は、データを遅延させ
る遅延手段と、前記クロックを遅延させる遅延時間を複
数を有するクロックを遅延させる遅延手段と、そのクロ
ックを遅延させる遅延手段のクロックの遅延時間を選択
する手段と、メモリと、前記クロックの立上りまたは立
下がりにて、前記データを取り込み前記メモリに格納す
る手段と、前記メモリからデータを読みだす手段と、デ
ータを処理し、演算する手段と、前記クロックの遅延時
間を選択する手段に対して、クロックの遅延時間を固定
する手段とを備え、（１）前記データを遅延させる遅延
手段により、データを遅延させる手順、（２）前記クロ
ックを遅延させる遅延手段により、クロックを遅延させ
る手順、（３）前記データを取り込み前記メモリに格納
する手段が、前記クロックの立上りまたは立下がりに
て、前記メモリにデータを格納する手順、（４）前記メ
モリからデータを読みだす手段が、前記メモリに格納さ
れたデータを読み出す手順、（５）前記データを処理
し、演算する手段が、前記読みだされたデータと送信さ
れたデータをマッチングさせ、誤りを検出する手順、
（６）前記データを処理し、演算する手段により、前記
クロックが遅延された遅延時間ごとに、誤り率を算出す
る手順、（７）前記クロックの遅延時間を選択する手段
に対して、クロックの遅延時間を固定する手段が、前記
誤り率の低い部分の遅延時間に、クロックが遅延される
ようにクロックの遅延時間を設定する手順とを有し、前
記（１）、（２）の後に（３）をおこなう手順を（Ｌ）
としたときに、前記クロックの遅延時間を異ならせて、
この（Ｌ）の手順を複数回おこなって、その後に、前記
（４）ないし（７）の手順をこの順におこなうようにし
たものである。

【０００９】より詳しくは、上記クロックタイミング自
動調整方法において、前記クロックの遅延時間の大きさ
の順に、前記算出された誤り率を並べた場合に、その誤
り率の一番低い部分の中央にあたる遅延時間を、前記
（７）の手順で設定される遅延時間とするようにしたも
のである。

【００１０】次に、上記目的を達成するために、本発明
のクロックタイミング自動調整装置に係る発明の構成
は、データとクロックとを繰り返し送信することのでき
るデータ送信装置と、そのデータを受信するデータ受信
装置との間で、前記データを前記クロックに同期させて
転送する場合にクロックタイミング自動調整するクロッ
クタイミング自動調整装置において、前記データ受信装
置側にあって、データを遅延させる遅延手段と、前記ク
ロックを遅延させる遅延時間を複数を有するクロックを
遅延させる遅延手段と、そのクロックを遅延させる遅延
手段のクロックの遅延時間を選択する手段と、メモリ
と、前記クロックの立上りまたは立下がりにて、前記デ
ータを取り込み前記メモリに格納する手段と、前記メモ
リからデータを読みだす手段と、データを処理し、演算
する手段と、前記クロックの遅延時間を選択する手段に
対して、クロックの遅延時間を固定する手段とを備え、
前記データを取り込み前記メモリに格納する手段が、前
記クロックを遅延させる手段によって遅延させたクロッ
クの立上りまたは立下がりにて、前記メモリに前記デー
タを遅延させる手段によって遅延させたデータを格納
し、前記メモリからデータを読みだす手段が、前記メモ
リに格納されたデータを読み出し、前記データを処理
し、演算する手段が、前記読みだされたデータと送信さ
れたデータをマッチングさせ、誤りを検出し、前記デー
タを処理し、演算する手段により、前記クロックが遅延
された遅延時間ごとに、誤り率を算出し、前記クロック
の遅延時間を選択する手段に対して、クロックの遅延時
間を固定する手段が、前記誤り率の低い部分の遅延時間
に、クロックが遅延されるようにクロックの遅延時間を
設定するようにしたものである。

【００１１】より詳しくは、上記クロックタイミング自
動調整装置において、前記クロックの遅延時間の大きさ
の順に、前記算出された誤り率を並べた場合に、その誤
り率の一番低い部分の中央にあたる遅延時間を、前記ク
ロックの遅延時間を固定する手段によって設定される遅
延時間とするようにしたものである。

【００１２】

【作用】テスト時に最適なクロックの遅延時間を把握
し、通常の転送時には、テストによって判明した最適な
クロックの遅延時間によって、クロックを遅延させ、デ
ータを取り込むことにより、タイミングのずれをなくす
ことができる。

【００１３】

【実施例】以下、図１ないし図７を用いて本発明に係る
一実施例を説明する。先ず、図２を用いて本実施例に係
るクロックタイミング自動調整方法が適用されるシステ
ム構成について説明しよう。図２は、本実施例に係るク
ロックタイミング自動調整方法が適用されるホストコン
ピュータと周辺装置からなるシステムのシステム構成図
である。

【００１４】このシステムにおいては、図２の如く、ホ
ストコンピュータ４０は、ＣＲＴ装置４１、キーボード
４２とプリンター装置４５が周辺装置として接続されて
いる。

【００１５】プリンター装置４５は、プリンター制御装
置４３とプリンター本体４４で構成されている。また、
ホストコンピュータ４０とプリンター制御装置４３は、
ケーブル４６で接続されており、テスト時には、本実施
例に用いられるテストデータを、ハードコピー時などの
プリンタ動作時には、印刷データを、プリンター制御装
置４３を介してプリンター本体４４に転送するものであ
る。そして、以下で説明する本実施例に係るクロックタ
イミング自動調整装置ａｄｊは、プリンター制御装置４
３に内蔵されている。

【００１６】次に、図１ないし図３を用いて本発明に係
るクロックタイミング自動調整方法について概説する。
図１は、本実施例に係るクロックタイミング自動調整装
置の回路構成を示すブロック図である。図３は、本実施
例に係るクロックタイミング自動調整方法の手順を示す
フローチャート図である。

【００１７】本発明は、例えば、図１のホストコンピュ
ータ４０のようなデータの送信装置から、プリンタ装置
４５のようなデータの受信装置に、クロックに同期させ
てデータを転送させる必要があるときに、データとクロ
ックの同期を調整するための方法である。

【００１８】そのために、送るべきテストデータを決
め、これをクロック信号と共に受信装置側に送信する。
受信装置側では、送られたデータとクロックの遅延を発
生させ、クロックの遅延を種々変化させて、そのときに
発生するデータとテストデータとを受信装置側で突き合
わせて、データの差異のないクロックを望ましいクロッ
クとして調整するものである。

【００１９】以下、図１を参照しながら、これを図３の
順を追って説明しよう。先ず、クロックタイミング自動
調整装置ａｄｊは、データ線１から来たテストデータを
Ｆ／Ｆ（フリップフロップ）３の入力端Ｄに取り込む
（ステップ１）。

【００２０】クロック線側のｄｅｌａｙ回路１０は、１
１から１８までの出力線を持っており、この各々のデー
タ線ごとに遅延時間は、異なっている。

【００２１】セレクタ１９は、テストモードでは、この
１１から１８までの出力を順次選択して、Ｆ／Ｆ３に与
えることにより、データをラッチする。そして、そのデ
ータは、データ線８を介してメモリ９に格納される（ス
テップ２）。

【００２２】次は、この格納されたデータを検証する過
程である。

【００２３】先ず、メモリ９から格納されたデータを各
ｄｅｌａｙ値ごとに読みだす（ステップ３）。

【００２４】次に、テストデータと比較することによ
り、データ判定をおこない、各ｄｅｌａｙ値ごとの誤り
率を検出する（ステップ４）。すなわち、テストデータ
と異なっているデータを誤りと判定するのである。

【００２５】このステップ３とステップ４を全てのｄｅ
ｌａｙ値に対して繰り返す（ステップ５）。

【００２６】上記の判定にしたがって、望ましいクロッ
クを設定する。そのために、検出した誤り率の一番低く
なるような最適なｄｅｌａｙ値を求め（ステップ６）、
その遅延させたクロックで動作するように、以降の固定
モードでは、セレクタ１９を固定して（ステップ７）、
最適な遅延値を持ったクロックを選択し、データをラッ
チするようにする。

【００２７】次に、図１および図４を用いて本実施例に
係るクロックタイミング自動調整装置ａｄｊの動作につ
いて詳細に説明する。図４は、本実施例に係るｄｅｌａ
ｙ回路１０の論理回路図である。

【００２８】マイコン３３は、このクロックタイミング
自動調整装置ａｄｊ全体を制御しており、ＲＯＭ（Read
Only Memory）３８に格納されたプログラムに従って、
本発明のクロックタイミング自動調整方法を実行するも
のである。このマイコン３３は、データのメモリ９への
書き込み時には、アドレス線２８を利用して、セレクタ
制御回路３２、アドレス発生回路２１、アドレス線２
２、セレクタ２３の経路で、メモリ９にアドレスを与え
る。また、データのメモリ９への読みだし時には、アド
レス線２９を利用して、セレクタ２３を介して、メモリ
９にアドレスを与える。

【００２９】ｄｅｌａｙ回路は、データ線１側にｄｅｌ
ａｙ回路３４とクロック線２側にｄｅｌａｙ回路１０が
存在する。クロック線２側のｄｅｌａｙ回路１０は、複
数の出力線１１〜１８を持ち、各々異なった遅延時間
で、それぞれそれらの出力線に信号を出力する。このｄ
ｅｌａｙ回路１０は、例えば、図４に示す回路で構成す
ることができる。

【００３０】データ線１側にｄｅｌａｙ回路３４は、ク
ロック線２側のｄｅｌａｙ回路１０で遅延させる値に応
じて、適当にデータを遅延させるためのものである。セ
レクタ制御回路３２は、セレクタ制御線２７でセレクタ
１９を、セレクタ制御線３０でセレクタ２３を制御して
いる。このセレクタ制御回路３２の制御にしたがって、
セレクタ１９は、ｄｅｌａｙ回路の出力線１１〜１８の
信号を選択し、Ｆ／Ｆ３に与える。

【００３１】データ線３５より、Ｆ／Ｆ３に与えられる
データは、このタイミングでラッチされ、データ線８を
介してメモリ９に書き込まれることは、既に記した所で
ある。

【００３２】メモリ９は、読みだし、書き込みの両方が
可能であり、読みだし時には、Ｒ￣／Ｗ端子には、”
Ｌ”が、書き込み時は、”Ｈ”が入力される。ここで、
Ｄｉｎ端子は、データをメモリ９に書き込むための端子
であり、Ｄｏｕｔ端子は、メモリ９から読みだすための
端子である。また、アクセス時は、ＣＳ（Chip Selec
t）回路２６により、ＣＳ端子に”Ｈ”が入力される。

【００３３】プリンタ制御装置４３へ、このメモリ９の
データをマイコン３３が信号線３６によって選択しバッ
ファ３７に格納し、転送することにより、プリンタ本体
４４で印字することが可能である。

【００３４】最後に、上記のことを踏まえて、上記図１
と図３に加え、さらに図５ないし図８を用いて具体的な
データに基づいて、本発明に係るクロックタイミング自
動調整方法について説明しよう。図５は、データとクロ
ックの遅れ、進み関係を対比して示したタイミングチャ
ート図である。図６は、ｄｅｌａｙ回路１０によって、
出力される各遅延値を対比して示したタイミングチャー
ト図である。図７は、メモリアドレスの内容とその誤り
箇所を指摘した図である。

【００３５】本発明の適用できる状況としては、図１に
示したホストコンピュータ４０のようなデータ送信装置
から、データとクロックがデータ受信装置に送られてく
る状況である。ここでは、例えば、データは、クロック
の立上がりのタイミングに同期して転送されるてくるも
のとする。

【００３６】ところが、途中のケーブル線の特性のばら
つきなどにより、データとクロックが転送時にずれを生
じる場合があり、そのような場合は、データエラーの原
因となる。図５は、そのような場合をタイミングチャー
トで示したものであり、（ａ）は、クロックの立上りに
対してデータの中心が、ΔＴ１分だけ遅れ、（ｂ）は、
クロックの立上りに対してデータの中心が、ΔＴ２分だ
け進んでいる場合を示している。すなわち、望ましい状
況は、データの中心とクロックの立上りが一致してこれ
らの差が０になることである。

【００３７】本発明は、テスト段階で、このようなずれ
が最小になるように、受信装置側で、クロックを様々に
変えて、最適なクロックの遅延時間を見出して、データ
の誤差の少なくなるようにクロックのタイミング調整す
る方法である。

【００３８】ここで、図１に示されるクロックタイミン
グ自動調整装置ａｄｊには、１０ビットのデータ｛Ｄ
１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７，Ｄ８，Ｄ
９，Ｄ１０｝が、１ビットづつ、クロックに同期して繰
り返し転送されてくるものとする。この特定のデータ
は、Ｄ１＝１，Ｄ２＝０，Ｄ３＝１，Ｄ４＝０，Ｄ５＝
１，Ｄ６＝０，Ｄ７＝１，Ｄ８＝０，Ｄ９＝１，Ｄ１０
＝０のデータであって、これらが繰り返し８０回（８０
０ｂｉｔ）送られてくる状況を想定しよう。なお、この
テストデータは、データを比較するため、データを受信
する側でも認識している必要がある。

【００３９】先ず、クロックタイミング自動調整装置ａ
ｄｊは、データ線１から来るこのデータ１ビットづつ、
Ｆ／Ｆ（フリップフロップ）３の入力端に取り込む（ス
テップ１）。

【００４０】クロック側のｄｅｌａｙ回路１０は、１１
から１８までの出力線を持っており、この各々のデータ
線ごとに遅延せしめる。この遅延は、上から順次６ｎｓ
づつおこなうものとする。そのタイミングチャートを示
したのが図６である。なお、出力線ｎ（ｎ＝１１〜１
８）から出力されるクロックも、ｄｅｌａｙ値ｎとして
同一視して記述する。

【００４１】セレクタ１９は、ｄｅｌａｙ回路１０から
受け取るクロックをｄｅｌａｙ値１１，１２，１３，１
４，１５，１６，１７，１８の中から一つ選択して、信
号線２０に出力する。Ｆ／Ｆ３は、データ線３５から来
るデータをこの信号２０の立上がりのタイミングでラッ
チし、このデータは、データ線８を介して、メモリ９に
書き込まれる（ステップ２）。

【００４２】ここで、セレクタ制御回路は、セレクタ１
９をクロックを１００回カウントするたびに、ｄｅｌａ
ｙ値１１からｄｅｌａｙ値１８までを順次切替えて、出
力線２０に出力するように制御するものとする。このよ
うにするとデータ送信装置から送られてくるデータは、
各ｄｅｌａｙ値ごとに１００ｂｉｔづつメモリ９に順次
格納されることになる。

【００４３】なお、データ側のｄｅｌａｙ回路３４は、
データ線１の信号を２７ｎｓ遅らせて３５に出力する。
これは、クロック側の遅延が６ｎｓづつであったことを
勘案して、タイミングとして、データの中心を図６に示
されるｄｅｌａｙ値１４または１５の立上がり付近に合
わせるためのものである。

【００４４】さて、上記の状況において、セレクタよっ
て選択されるＦ／Ｆ３へのＴ入力がｄｅｌａｙ値１４の
タイミングであれば、Ｆ／Ｆ３のデータ線８への出力
は、送られてくるテストデータと同一となることが予想
される。ところが、Ｆ／Ｆ３へのＴ入力が、ｄｅｌａｙ
値１４とは大きく異なるｄｅｌａｙ値１１またはｄｅｌ
ａｙ値１８を採用したときには、Ｆ／Ｆ３のＤ入力が１
でもＱ出力が０となったり、逆に、Ｄ入力が０でもＱ出
力は１となったりする、いわゆる「データ化け」の現象
が発生する場合がある。これは、データの中心とクロッ
クのずれが大きくなることの当然の帰結である。

【００４５】したがって、メモリ９に格納されるデータ
は、テストデータのパターンが繰返し格納されるのでな
く、パターンとして一致しない部分が生ずることにな
る。図７は、このようにして格納されるメモリ９上のデ
ータを示したものであり、○で囲ったものがテストデー
タとパターンの一致しないデータ、すなわち、誤りのあ
るデータである。

【００４６】ここで、アドレス０〜９９に格納されるデ
ータがｄｅｌａｙ値１１、アドレス７００〜７９９に格
納されるデータがｄｅｌａｙ値１８に対応していること
になる。

【００４７】次に、このように格納されたデータの正し
さを検証するステップに進む。先ず、図７のようにメモ
リ９に格納されたデータを各ｄｅｌａｙ値ごとに読みだ
す（ステップ３）。すなわち、具体的には、メモリ９か
ら各ｄｅｌａｙ値１１，１２，１３，１４，１５，１
６，１７，１８に対応する１００ｂｉｔごとのデータを
データ線３１にて読み出すことになる。このときのマイ
コン３３の読みだし動作については、既に説明した所で
ある。

【００４８】次に、読みだしたデータの検証をおこなっ
て、各々のｄｅｌａｙ値に対して誤り率を検出する（ス
テップ４）。具体的には、読みだしたデータとテストデ
ータの値をパターンマッチングをさせ、一致しないとこ
ろを数えて、誤った個所の数を、全数で割れば良い。例
えば、ｄｅｌａｙ値１１の場合に、１００個中２４個誤
りがあれば、２４％の誤り率となる。

【００４９】ここで、このようにしてｄｅｌａｙ値ごと
に求めた誤り率が下の表１のようになったとしよう。

【００５０】

【表１】

【００５１】次に、上記結果にしたがって、検出した誤
り率の一番低くなるような最適なｄｅｌａｙ値を求める
（ステップ６）。表１に示される結果では、ｄｅｌａｙ
値１２，１３，１４，１５，１６の誤り率が０％になっ
ているので、最適なｄｅｌａｙ値としては、このうち
で、分布として中心となるｄｅｌａｙ値１４を選べば良
い。

【００５２】ここまででテストは終わりであり、これ以
降は、この最適なｄｅｌａｙ値１４の遅延値を持ったク
ロックで動作するようにセレクタ１９を固定して（ステ
ップ７）、この遅延値を持ったクロックでデータをラッ
チするようにする。

【００５３】以上で、クロックに対するデータのズレの
調整作業が終了である。

【００５４】これらの一連の、データの格納、読みだ
し、誤り率を求めること、最適なｄｅｌａｙ値のセレク
タ１９への設定という手順は、ＲＯＭにプログラムを格
納しておき、それをマイコン３３が解釈実行することに
より実行することができる。

【００５５】以上説明した通り、データ送信装置側から
テストデータを転送し、受信装置側にてそのデータの誤
りを判定することで、クロックに対するデータの遅れ、
進みを自動的に最適な位置に調整できるため、調整後
は、メモリ９には正確なデータが格納されることにな
る。

【００５６】この発明は、クロックとデータの送信装置
側の個体差やケーブル長の違いによるタイミングのズレ
を自動調整できるので、現地移設等による送信装置交換
やケーブル長を変更する場合に有効である。また、クロ
ック周波数が高く、クロックとデータのマージンが少な
いときにも有効である。

【００５７】

【発明の効果】本発明によれば、データ送信装置とデー
タ受信装置間で、データとそれと同期をとるためのクロ
ックとがデータの受信装置に送信される場合において、
その間で生ずるタイミングのずれを自動的に調整し、デ
ータの観測装置や表示装置および調整にかかる手間を不
要にして、しかも、新たなケーブルやタイミング回路を
必要としないクロックタイミング自動調整方法およびク
ロックタイミング自動調整装置を提供することができ
る。

【図面の簡単な説明】

【図１】本実施例に係るクロックタイミング自動調整装
置の回路構成を示すブロック図である。

【図２】本実施例に係るクロックタイミング自動調整方
法が適用されるホストコンピュータと周辺装置からなる
システムのシステム構成図である。

【図３】本実施例に係るクロックタイミング自動調整方
法の手順を示すフローチャート図である。

【図４】本実施例に係るｄｅｌａｙ回路１０の論理回路
図である。

【図５】データとクロックの遅れ、進み関係を対比して
示したタイミングチャート図である。

【図６】ｄｅｌａｙ回路１０によって、出力される各遅
延値を対比して示したタイミングチャート図である。

【図７】メモリアドレスの内容とその誤り箇所を指摘し
た図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 浩 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内 (72)発明者 草本 宗太 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内 (72)発明者 中道 修一 茨城県日立市大みか町五丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内 (72)発明者 桝井 晃二 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データとクロックとを繰り返し送信する
   ことのできるデータ送信装置と、そのデータを受信する
   データ受信装置との間で、 前記データを前記クロックに同期させて転送する場合の
   クロックタイミング自動調整方法において、 前記データ受信装置は、 データを遅延させる遅延手段と、 前記クロックを遅延させる遅延時間を複数を有するクロ
   ックを遅延させる遅延手段と、 そのクロックを遅延させる遅延手段のクロックの遅延時
   間を選択する手段と、 メモリと、 前記クロックの立上りまたは立下がりにて、前記データ
   を取り込み前記メモリに格納する手段と、 前記メモリからデータを読みだす手段と、 データを処理し、演算する手段と、 前記クロックの遅延時間を選択する手段に対して、クロ
   ックの遅延時間を固定する手段とを備え、（１）前記デ
   ータを遅延させる遅延手段により、データを遅延させる
   手順、（２）前記クロックを遅延させる遅延手段によ
   り、クロックを遅延させる手順、（３）前記データを取
   り込み前記メモリに格納する手段が、前記クロックの立
   上りまたは立下がりにて、前記メモリにデータを格納す
   る手順、（４）前記メモリからデータを読みだす手段
   が、前記メモリに格納されたデータを読み出す手順、
   （５）前記データを処理し、演算する手段が、前記読み
   だされたデータと送信されたデータをマッチングさせ、
   誤りを検出する手順、（６）前記データを処理し、演算
   する手段により、前記クロックが遅延された遅延時間ご
   とに、誤り率を算出する手順、（７）前記クロックの遅
   延時間を選択する手段に対して、クロックの遅延時間を
   固定する手段が、前記誤り率の低い部分の遅延時間に、
   クロックが遅延されるようにクロックの遅延時間を設定
   する手順とを有し、 前記（１）、（２）の後に（３）をおこなう手順を
   （Ｌ）としたときに、 前記クロックの遅延時間を異ならせて、この（Ｌ）の手
   順を複数回おこなって、その後に、前記（４）ないし
   （７）の手順をこの順におこなうことを特徴とするクロ
   ックタイミング自動調整方法。
2. 【請求項２】 前記クロックの遅延時間の大きさの順
   に、前記算出された誤り率を並べた場合に、その誤り率
   の一番低い部分の中央にあたる遅延時間を、前記（７）
   の手順で設定される遅延時間とすることを特徴とする請
   求項１記載のクロックタイミング自動調整方法。
3. 【請求項３】 データとクロックとを繰り返し送信する
   ことのできるデータ送信装置と、そのデータを受信する
   データ受信装置との間で、 前記データを前記クロックに同期させて転送する場合に
   クロックタイミング自動調整するクロックタイミング自
   動調整装置において、 前記データ受信装置側にあって、 データを遅延させる遅延手段と、 前記クロックを遅延させる遅延時間を複数を有するクロ
   ックを遅延させる遅延手段と、 そのクロックを遅延させる遅延手段のクロックの遅延時
   間を選択する手段と、 メモリと、 前記クロックの立上りまたは立下がりにて、前記データ
   を取り込み前記メモリに格納する手段と、 前記メモリからデータを読みだす手段と、 データを処理し、演算する手段と、 前記クロックの遅延時間を選択する手段に対して、クロ
   ックの遅延時間を固定する手段とを備え、 前記データを取り込み前記メモリに格納する手段が、前
   記クロックを遅延させる手段によって遅延させたクロッ
   クの立上りまたは立下がりにて、前記メモリに前記デー
   タを遅延させる手段によって遅延させたデータを格納
   し、 前記メモリからデータを読みだす手段が、前記メモリに
   格納されたデータを読み出し、 前記データを処理し、演算する手段が、前記読みだされ
   たデータと送信されたデータをマッチングさせ、誤りを
   検出し、 前記データを処理し、演算する手段により、前記クロッ
   クが遅延された遅延時間ごとに、誤り率を算出し、 前記クロックの遅延時間を選択する手段に対して、クロ
   ックの遅延時間を固定する手段が、前記誤り率の低い部
   分の遅延時間に、クロックが遅延されるようにクロック
   の遅延時間を設定することを特徴とするクロックタイミ
   ング自動調整装置。
4. 【請求項４】 前記クロックの遅延時間の大きさの順
   に、前記算出された誤り率を並べた場合に、その誤り率
   の一番低い部分の中央にあたる遅延時間を、前記クロッ
   クの遅延時間を固定する手段によって設定される遅延時
   間とすることを特徴とする請求項３記載のクロックタイ
   ミング自動調整装置。