JPH0810553B2 - 記憶回路 - Google Patents

記憶回路

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JPH0810553B2
JPH0810553B2 JP61138529A JP13852986A JPH0810553B2 JP H0810553 B2 JPH0810553 B2 JP H0810553B2 JP 61138529 A JP61138529 A JP 61138529A JP 13852986 A JP13852986 A JP 13852986A JP H0810553 B2 JPH0810553 B2 JP H0810553B2
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浩 廉田
二郎 三宅
一郎 岡林
俊則 前田
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電子回路に用いる記憶回路に関するもので
ある。
従来の技術 従来、記憶回路には第５図に示したようにデータの有
効性を示すバリッドビット２があった。４はデータビッ
トセル、10はデータビット線Q,12はデータワード線、16
はバリッドビッド線V,18はバリッドビッド線である。
第５図では不必要となったデータが複数生じた場合、す
べてについてデータのアクセスを行い、バリッドビット
の書き換えを行い、データの無効化を行っていた。
発明が解決しようとする問題点 上記の方式では、不要になったデータの数が多い場
合、消去すべきすべてのワードについてアクセスを行う
ことが必要なため、記憶回路を含むシステムに対し、非
常なオーバーヘッドとなる。
本発明は、以上のような従来の記憶回路の問題点に鑑
み、不要になったデータの消去を一括して容易に行う記
憶回路を提供することを目的とする。
問題点を解決するための手段 本発明は、複数のワードからなり、各ワード中にデー
タを格納する記憶用ビット、このデータの状態を格納す
る状態ビット、このデータの有効性を示す情報を格納し
たバリッドビットを持ち、前記各ワード中のバリッドビ
ットの記憶回路要素に２種類の制御入力端子を持ち、ス
イッチ手段を直列に接続し前記バリッドビットの記憶回
路要素をリセットするリセット回路を付加し、このリセ
ット回路における前記スイッチ手段に対する第１種の入
力端子を全ワードにわたって共通接続する状態一括リセ
ット信号端子とし、前記スイッチ手段の第２種の入力を
前記状態ビットの格納ビットの格納情報とするものであ
る。
作用 状態一括リセット信号端子を設けたため、データの一
括消去が行え、今までの記憶回路に比べ、データ消去が
容易になる。
実施例 以下に、本発明の実施例を示す。
第１図に本発明にかかる第１実施例を示す。ここで記
憶回路に各ワード12中に、ランダムアクセスメモリによ
るデータの有効性を示すバリッドビットの記憶回路要素
２を複数のデータビット４と同時に持ち、さらに上記各
ワード中のバリッドビットの記憶回路要素２にリセット
用のNchトランジスタ６を付加し、このNchトランジスタ
６のゲートを全ワード12にわたり共通接続を行い、これ
をリセット用一括クリア信号入力端子14とする。すなわ
ち、記憶回路のすべてのデータが不要になった場合、一
括クリア信号入力14をセットし、Nchトランジスタ６
を、ON状態にすることにより、各ワードのバリッドビッ
トを無効にでき、不要データの一括消去を行うことがで
きる。10はデータビット線、12はデータワード線、14は
一括リセット信号端子、16,18はバリッドビット線（V,
）である。なおリセット回路用トランジスタ６は、Nc
hトランジスタに限らず、Pchトランジスタでも極性を変
えれば同様に行える。以下の実施例では、Nchを使った
場合について述べる。
第２図は、本発明にかかる第２実施例を示す。この記
憶回路は、複数ワード12からなり、各ワード12中にラン
ダムアクセスメモリによるデータを格納するビット4,デ
ータの状態を格納するビットST128,ST030,このデータの
有効性を示す情報を格納するバリッドビットの記憶回路
要素２を持つ。さらに上記各ワード中のバリッドビット
の記憶回路要素２に２種類の制御入力用のNchトランジ
スタ22,24を付加し、このNchトランジスタの一方24を各
ワードの同様のNchトランジスタ24と共通接続を行い状
態一括クリア信号端子20とする。また残るNchトランジ
スタ22には、各ワード12に設けた状態ビットST128,ST03
0からの出力をとり、ある状態のみこのNchトランジスタ
22がONするように、論理26を組みゲートに接続する。こ
こでは、ST128,ST030がともにON状態のワード12のバリ
ッドビット２をクリアするために、論理回路26はAND回
路をとっている。ここで、32,34,36,38は状態ビット線
である。
よって、状態一括リセット端子20をセットすることに
より、ある一定の状態（ここではST128がON,ST030がO
N）のみのバリッドビット２をクリアすることができ、
これがすべての同じ状態を持つワード12について行われ
るため、同じ状態ビット（ここではST128がON,ST030がO
N）を持つデータの一括消去が行うことができる。
第３図は、第１実施例及び第２実施例にあげた一括ク
リア信号入力端子14と状態一括クリア信号端子20を設け
た記憶回路である。詳細な説明は、上記実施例1,実施例
２と同じであるので省略する。
第４図は、一般的なランダムアクセスメモリのかわり
に、連想メモリを使用し、それに対し一括クリア信号入
力端子14と状態一括クリア信号端子20を設けた記憶回路
である。動作については上記実施例と同じであるので省
略する。
発明の効果 本発明による記憶回路は、以上のような構成を持ち本
発明を使用することにより、複数のデータ消去が容易に
行える。今後システム規模が増し、さらに記憶回路が大
量に使われる場合に特に有効となる。従って、本発明に
かかる記憶回路は、極めて産業上価値の高いものであ
る。
【図面の簡単な説明】
第１図は本発明の第１実施例の記憶回路を示す回路図、
第２図は同第２実施例の記憶回路を示す回路図、第３図
は同第３実施例の記憶回路を示す回路図、第４図は同第
４実施例の記憶回路を示す回路図、第５図は従来の記憶
回路を示す回路図である。 ２……バリッドビットの記憶回路要素（バリッドビット
セル）、４……データビットセル（Ｑ）,6……リセット
用トランジスタ（Nch）,10……データビット線、12……
データ・ワード線、14……一括リセット信号端子、16,1
8……バリッドビット線、20……状態一括リセット信号
端子、22,24……Nchトランジスタ、26……論理（AND回
路）、28……状態ビットセル（ST1）,30……状態ビット
セル（ST0）,32,34,36,38……状態ビット線、39……連
想メモリ（CAM）ビットワード線、40……連想メモリバ
リッドビットセル、42……連想メモリ状態ビットセル、
44……連想メモリ状態ビットセル、46……連想メモリデ
ータビットセル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡林 一郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 前田 俊則 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭61−13500（ＪＰ，Ａ) 特開 昭60−150285（ＪＰ，Ａ) 特開 昭62−264319（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数のワードからなり、各ワード中にデー
    タを格納する記憶用ビット、このデータの状態を格納す
    る状態ビット、このデータの有効性を示す情報を格納し
    たバリッドビットを持ち、前記各ワード中のバリッドビ
    ットの記憶回路要素に２種類の制御入力端子を持ち、ス
    イッチ手段を直列に接続し前記バリッドビットの記憶回
    路要素をリセットするリセット回路を付加し、このリセ
    ット回路における前記スイッチ手段に対する第１種の入
    力端子を全ワードにわたって共通接続する状態一括リセ
    ット信号端子とし、前記スイッチ手段の第２種の入力を
    前記状態ビットの格納ビットの格納情報とすることを特
    徴とする記憶回路。
  2. 【請求項２】状態ビットを複数とし、前記複数の状態ビ
    ットからの出力を入力する論理回路を設け、この論理回
    路の出力を第２種入力端子に対する入力とすることを特
    徴とする特許請求の範囲第１項記載の記憶回路。
JP61138529A 1986-06-13 1986-06-13 記憶回路 Expired - Lifetime JPH0810553B2 (ja)

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JPS62295296A JPS62295296A (ja) 1987-12-22
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