JPH0310195B2 - - Google Patents
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- JPH0310195B2 JPH0310195B2 JP57105757A JP10575782A JPH0310195B2 JP H0310195 B2 JPH0310195 B2 JP H0310195B2 JP 57105757 A JP57105757 A JP 57105757A JP 10575782 A JP10575782 A JP 10575782A JP H0310195 B2 JPH0310195 B2 JP H0310195B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- memory cell
- word line
- setting
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はスタテイツク型半導体記憶装置に関す
るものである。
るものである。
近年、スタテイツク型半導体記憶装置は、計算
機、制御機器等に広く用いられ、その付加機能も
多岐に渡つている。
機、制御機器等に広く用いられ、その付加機能も
多岐に渡つている。
以下、このスタテイツク型半導体記憶装置をＮ
チヤンネル金属酸化膜半導体素子にて構成された
装置を例にとつて説明する。
チヤンネル金属酸化膜半導体素子にて構成された
装置を例にとつて説明する。
第１図は、スタテイツク型半導体記憶装置の記
憶セルの回路例を示すものである。この記憶セル
Ｃは６素子構成の回路例であり、負荷素子L0，
L1、トランスフア・トランジスタQT０，QT１、
ドライバ・トランジスタQT３，QT４により構
成され、負荷素子の一端は電源端子PL０に接続
され、ドライバ・トランジスタQT３，QT４の
ソース端子はPL１端子に接地されている。また、
トランスフア・トランジスタQT０，QT１のゲ
ート端子にはワード線WL０が接続され、ソース
端子にはデイジツト線DL０，DL１がそれぞれ接
続されている。
憶セルの回路例を示すものである。この記憶セル
Ｃは６素子構成の回路例であり、負荷素子L0，
L1、トランスフア・トランジスタQT０，QT１、
ドライバ・トランジスタQT３，QT４により構
成され、負荷素子の一端は電源端子PL０に接続
され、ドライバ・トランジスタQT３，QT４の
ソース端子はPL１端子に接地されている。また、
トランスフア・トランジスタQT０，QT１のゲ
ート端子にはワード線WL０が接続され、ソース
端子にはデイジツト線DL０，DL１がそれぞれ接
続されている。
次に、この記憶セルの読出し・書込み動作を第
１図、第２図および第３図を用いて説明する。
１図、第２図および第３図を用いて説明する。
読出し動作は第２図のタイミング図に示すよう
に、ワード線WL０を高レベルにし、デイジツト
線DL０，DL１の信号レベル差を検出することに
より、実行される。すなわち、第２図中に破線あ
るいは実線で示されるデイジツト線DL０，DL１
の信号レベル状態により“０”あるいは“１”状
態を検出する。
に、ワード線WL０を高レベルにし、デイジツト
線DL０，DL１の信号レベル差を検出することに
より、実行される。すなわち、第２図中に破線あ
るいは実線で示されるデイジツト線DL０，DL１
の信号レベル状態により“０”あるいは“１”状
態を検出する。
書込み動作は、第３図に示すタイミング図の如
く実行される。すなわち、ワード線WL０を高レ
ベルにし、デイジツト線DL０，DL１の一方を高
レベルに、また他方を低レベルにすることにより
実行される。同図には各デイジツト線DL０，DL
１の信号レベル状態を実線と破線にて示す。
く実行される。すなわち、ワード線WL０を高レ
ベルにし、デイジツト線DL０，DL１の一方を高
レベルに、また他方を低レベルにすることにより
実行される。同図には各デイジツト線DL０，DL
１の信号レベル状態を実線と破線にて示す。
第４図は、第１図の記憶セル回路を用いた従来
のスタテイツク型半導体記憶装置の４ワード×４
ビツト構成の例を示すものである。
のスタテイツク型半導体記憶装置の４ワード×４
ビツト構成の例を示すものである。
記憶セル回路Cij（ｉ＝０〜３、ｊ＝０〜３）は
第１図の破線部分Ｃを示し、WL０はWXi（ｉ＝
０〜３）に、DL０はDTi（ｉ＝０〜３）に、DL
１はDNi（ｉ＝０〜３）にそれぞれ対応している。
第４図は記憶セル回路Cij（ｉ＝０〜３、ｊ＝０〜
３）、デイジツト線負荷素子LTi（ｉ＝０〜３）、
LNi（ｉ＝０〜３）、デコーダ出力ワード線WXi
（ｉ＝０〜３）、デイジツト線対DTi（ｉ＝０〜
３）、DNi（ｉ＝０〜３）により構成される。
第１図の破線部分Ｃを示し、WL０はWXi（ｉ＝
０〜３）に、DL０はDTi（ｉ＝０〜３）に、DL
１はDNi（ｉ＝０〜３）にそれぞれ対応している。
第４図は記憶セル回路Cij（ｉ＝０〜３、ｊ＝０〜
３）、デイジツト線負荷素子LTi（ｉ＝０〜３）、
LNi（ｉ＝０〜３）、デコーダ出力ワード線WXi
（ｉ＝０〜３）、デイジツト線対DTi（ｉ＝０〜
３）、DNi（ｉ＝０〜３）により構成される。
この装置の動作例として記憶セル回路COi（ｉ
＝０〜３）の記憶情報を読み出す読み出し動作を
説明する。
＝０〜３）の記憶情報を読み出す読み出し動作を
説明する。
ワード線WX０を高レベルにすることにより、
記憶セル回路CDi（ｉ＝０〜３）の記憶情報をデ
イジツト線DTi（ｉ＝０〜３）、DNi（ｉ＝０〜３）
に転送し、第２図にて説明をしたように、デイジ
ツト線対DTi（ｉ＝０〜３）、DNi（ｉ＝０〜３）
ａのレベル差により“１”あるいは“０”の情報
を判別する。記憶セル回路COi（ｉ＝０〜３）に
情報を書き込み動作は、WX０を高レベルにし、
書込み情報が“０”か“１”かによつてデイジツ
ト線対DTi、DNi（ｉ＝０〜３）の一方を高レベ
ルに他方を低レベルにすることにより実行され
る。
記憶セル回路CDi（ｉ＝０〜３）の記憶情報をデ
イジツト線DTi（ｉ＝０〜３）、DNi（ｉ＝０〜３）
に転送し、第２図にて説明をしたように、デイジ
ツト線対DTi（ｉ＝０〜３）、DNi（ｉ＝０〜３）
ａのレベル差により“１”あるいは“０”の情報
を判別する。記憶セル回路COi（ｉ＝０〜３）に
情報を書き込み動作は、WX０を高レベルにし、
書込み情報が“０”か“１”かによつてデイジツ
ト線対DTi、DNi（ｉ＝０〜３）の一方を高レベ
ルに他方を低レベルにすることにより実行され
る。
次にワード線信号WXi（ｉ＝０〜３）の信号発
生回路の説明をする。第５図に２入力４出力のデ
コード回路のブロツク図を示し、第６図、第７図
に従来の具体的回路例を示す。
生回路の説明をする。第５図に２入力４出力のデ
コード回路のブロツク図を示し、第６図、第７図
に従来の具体的回路例を示す。
第６図は入力信号Ai（ｉ＝０，１）によりAi信
号の真信号ATiおよび補信号ANiを発生させる回
路例であり、負荷素子Ｌ００１，Ｌ００２、ドラ
イバ・トランジスタＱ００１，Ｑ００２により構
成される。第７図は真信号ATi（ｉ＝０，１）、補
信号ANi（ｉ＝０，１）によりワード線信号WXi
（ｉ＝０〜３）を発生させる回路例であり、負荷
素子Ｌ１０ｉ（ｉ＝１〜４）、ドライバ・トランジ
スタＱ１０ｉ（ｉ＝１〜８）により構成される。
そして、入力信号Ai（ｉ＝０，１）を変えること
により、ワード線信号WXi（ｉ＝０〜３）の一つ
を高レベルにし、第４図の装置の行の一つを活性
化して選択できる。
号の真信号ATiおよび補信号ANiを発生させる回
路例であり、負荷素子Ｌ００１，Ｌ００２、ドラ
イバ・トランジスタＱ００１，Ｑ００２により構
成される。第７図は真信号ATi（ｉ＝０，１）、補
信号ANi（ｉ＝０，１）によりワード線信号WXi
（ｉ＝０〜３）を発生させる回路例であり、負荷
素子Ｌ１０ｉ（ｉ＝１〜４）、ドライバ・トランジ
スタＱ１０ｉ（ｉ＝１〜８）により構成される。
そして、入力信号Ai（ｉ＝０，１）を変えること
により、ワード線信号WXi（ｉ＝０〜３）の一つ
を高レベルにし、第４図の装置の行の一つを活性
化して選択できる。
以上の説明より明らかなように従来装置におい
ては、記憶セル回路の状態をある期待状態、たと
えば初期期待状態等にするためには、ワード線
WXi（ｉ＝０〜３）を各々１本づつ高レベルにす
る必要があり、全記憶セル回路を期待状態とする
には上記従来装置では４サイクルを必要とし、記
憶装置の動作速度を遅くしていた。
ては、記憶セル回路の状態をある期待状態、たと
えば初期期待状態等にするためには、ワード線
WXi（ｉ＝０〜３）を各々１本づつ高レベルにす
る必要があり、全記憶セル回路を期待状態とする
には上記従来装置では４サイクルを必要とし、記
憶装置の動作速度を遅くしていた。
このため、出願人は先に全記憶セル回路を１サ
イクルで切期期待値に設定する技術として、各ワ
ード線と各デイジツト線対にスイツチ回路を設
け、このスイツチ回路を全記憶セル回路の活性化
制御信号によつて駆動し、デコーダ回路の出力信
号とは無関係に一意の活性化信号に変換して全記
憶セル回路を初期期待値に設定する技術を提案し
た。（特開昭51−40830号公報）。
イクルで切期期待値に設定する技術として、各ワ
ード線と各デイジツト線対にスイツチ回路を設
け、このスイツチ回路を全記憶セル回路の活性化
制御信号によつて駆動し、デコーダ回路の出力信
号とは無関係に一意の活性化信号に変換して全記
憶セル回路を初期期待値に設定する技術を提案し
た。（特開昭51−40830号公報）。
しかしこの技術は、デコーダ回路とは別に全ワ
ード線にスイツチ回路を設け、このスイツチ回路
を活性化制御信号によつて制御する必要があるた
め、ワード線毎のスイツチ回路を必要とし、この
ための配線領域が大きくなる問題があつた。
ード線にスイツチ回路を設け、このスイツチ回路
を活性化制御信号によつて制御する必要があるた
め、ワード線毎のスイツチ回路を必要とし、この
ための配線領域が大きくなる問題があつた。
本発明は、このような問題を解決するもので、
１サイクル内ですべての記憶セル回路の状態を初
期期待値に設定できるようにする回路においてデ
コータ回路にわずかな回路を付加するのみで全記
憶セル回路を活性化することができるようにした
スタテイツク型半導体記憶回路を提供することを
目的とする。
１サイクル内ですべての記憶セル回路の状態を初
期期待値に設定できるようにする回路においてデ
コータ回路にわずかな回路を付加するのみで全記
憶セル回路を活性化することができるようにした
スタテイツク型半導体記憶回路を提供することを
目的とする。
本発明は、デコード機能を備え、内部メモリセ
ルが複数の行と複数の列のマトリクスに配され、
外部活性化信号により、行選択を行う行方向のデ
コーダ出力信号をすべて同時に活性化する第１の
手段と、列方向のデイジツト線対群のデイジツト
線対の一方のデイジツト線を高レベルに、他方の
デイジツト線を低レベルにする第２の手段とを備
えたスタテイツク型半導体記憶回路において、第
１の手段は、デコーダ回路の入力信号から真信号
およびこの真信号の補信号を生成する回路に全ワ
ード線を活性化するための一意の出力信号に変換
する回路を含むことを特徴とする 〔実施例による説明〕 以下、本発明を図面に基づいて説明する。
ルが複数の行と複数の列のマトリクスに配され、
外部活性化信号により、行選択を行う行方向のデ
コーダ出力信号をすべて同時に活性化する第１の
手段と、列方向のデイジツト線対群のデイジツト
線対の一方のデイジツト線を高レベルに、他方の
デイジツト線を低レベルにする第２の手段とを備
えたスタテイツク型半導体記憶回路において、第
１の手段は、デコーダ回路の入力信号から真信号
およびこの真信号の補信号を生成する回路に全ワ
ード線を活性化するための一意の出力信号に変換
する回路を含むことを特徴とする 〔実施例による説明〕 以下、本発明を図面に基づいて説明する。
第８図および第９図は、マトリツクス状に配列
された記憶セル回路の行方向ワード線を選択する
ためのデコーダ回路実施例構成を示す図である。
された記憶セル回路の行方向ワード線を選択する
ためのデコーダ回路実施例構成を示す図である。
第８図および第９図に示す実施例回路は、負荷
素子Ｌ２０１，Ｌ２０２、ドライバ・トランジス
タＱ２０ｉ（ｉ＝１〜４）および負荷素子Ｌ３０
ｉ（ｉ＝１〜４）、ドライバ・トランジスタＱ３０
ｉ（ｉ＝１〜８）により構成される。この実施例
回路が従来の回路と相違する点は、第８図におい
てドライバ・トランジスタＱ２０３，Ｑ２０４が
新たに付加され、制御信号DCにより出力信号
ANi（ｉ＝０，１）、ATi（ｉ＝０，１）を接地で
きるように構成されていることである。したがつ
て、制御信号DCを高レベルにすることにより出
力信号ANi（ｉ＝０，１）、ATi（ｉ＝０，１）を
すべて低レベルにすることができ、これにより第
９図のデコード出力信号WXi（ｉ＝０〜３）をべ
て高レベルにすることができる。
素子Ｌ２０１，Ｌ２０２、ドライバ・トランジス
タＱ２０ｉ（ｉ＝１〜４）および負荷素子Ｌ３０
ｉ（ｉ＝１〜４）、ドライバ・トランジスタＱ３０
ｉ（ｉ＝１〜８）により構成される。この実施例
回路が従来の回路と相違する点は、第８図におい
てドライバ・トランジスタＱ２０３，Ｑ２０４が
新たに付加され、制御信号DCにより出力信号
ANi（ｉ＝０，１）、ATi（ｉ＝０，１）を接地で
きるように構成されていることである。したがつ
て、制御信号DCを高レベルにすることにより出
力信号ANi（ｉ＝０，１）、ATi（ｉ＝０，１）を
すべて低レベルにすることができ、これにより第
９図のデコード出力信号WXi（ｉ＝０〜３）をべ
て高レベルにすることができる。
第１０図は本発明実施例の記憶セル回路マトリ
ツクス部分の回路図を示したものである。この実
施例回路は、第４図に示した従来装置にトランジ
スタＱ１ｉ（ｉ＝０〜３）、Ｑ２ｉ（ｉ＝０〜３）
を付加した構成となつており、トランジスタＱ１
ｉ（ｉ＝０〜３）は、そのソース端子を一方のデ
イジイツトDTi（ｉ＝０〜３）に、そのドレイン
端子を第１の電源端子PW０に接続し、そのゲー
ト端子を第１の制御信号線CL０に接続する。ま
た、トランジスタＱ２ｉ（ｉ＝０〜３）は、その
ドレイン端子を他方のデイジツト線DNi（ｉ＝０
〜３）に、そのソース端子を第２の電源端子PW
１または接地レベルに接続し、そのゲート端子を
第２の制御信号線CL１に接続する。そして、電
源端子PW２は、その電位を電源端子PW１の電
位よりも高いレベルに設定しておく。
ツクス部分の回路図を示したものである。この実
施例回路は、第４図に示した従来装置にトランジ
スタＱ１ｉ（ｉ＝０〜３）、Ｑ２ｉ（ｉ＝０〜３）
を付加した構成となつており、トランジスタＱ１
ｉ（ｉ＝０〜３）は、そのソース端子を一方のデ
イジイツトDTi（ｉ＝０〜３）に、そのドレイン
端子を第１の電源端子PW０に接続し、そのゲー
ト端子を第１の制御信号線CL０に接続する。ま
た、トランジスタＱ２ｉ（ｉ＝０〜３）は、その
ドレイン端子を他方のデイジツト線DNi（ｉ＝０
〜３）に、そのソース端子を第２の電源端子PW
１または接地レベルに接続し、そのゲート端子を
第２の制御信号線CL１に接続する。そして、電
源端子PW２は、その電位を電源端子PW１の電
位よりも高いレベルに設定しておく。
以下に、本実施例装置の動作を説明する。
書込み、読出し動作は、第４図の従来例と同様
であり、この時には、CL０，CL１は低レベルに
しておく必要がある。
であり、この時には、CL０，CL１は低レベルに
しておく必要がある。
次に記憶セル回路を初期期待値に設定する動作
を説明する。
を説明する。
第８図、第９図の回路において、制御信号DC
を高レベルにすることにより、第１０図のワード
線WXi（ｉ＝０〜３）のすべてを高レベルにして
全記憶セル回路を活性化する。そして、制御信号
線CL０およびCL１を高レベルにすることによ
り、すべての記憶セル回路Cij＝０〜３、ｊ＝０
〜３）は、同時に初期期待値の状態に設定され
る。
を高レベルにすることにより、第１０図のワード
線WXi（ｉ＝０〜３）のすべてを高レベルにして
全記憶セル回路を活性化する。そして、制御信号
線CL０およびCL１を高レベルにすることによ
り、すべての記憶セル回路Cij＝０〜３、ｊ＝０
〜３）は、同時に初期期待値の状態に設定され
る。
以上の説明から明らかなように１サイクル中に
すべての記憶セル回路を初期期待状態に設定する
ことができ、高速化を図ることができる。
すべての記憶セル回路を初期期待状態に設定する
ことができ、高速化を図ることができる。
本発明記憶セルマトリツクスの他の実施例を第
１１図に示す。
１１図に示す。
第１１は第１０図の記憶セルマトリツクスに第
１の電流制御トランジスタＱ３ｉ（ｉ＝０〜３）、
および第２の電流制御トランジスタＱ４ｉ（ｉ＝
０〜３）を付加したものであり、第１の電流制御
トランジスタＱ３ｉ（ｉ＝０〜３）は、そのソー
ス端子を一方のデイジツト負荷素子LTi（ｉ＝０
〜３）に接続し、ドレイン端子を電源端子PWX
に、またゲート端子を制御線CL２に接続する。
また第２の電流制御トランジスタＱ４ｉ（ｉ＝０
〜３）は、そのソース端子を他方のデイジツト負
荷素子LNi（ｉ＝０〜３）に接し、ドレインを電
源端子PWXに、ゲート端子を制御線CL３に接続
する。この実施例装置では、上記第１、第２の電
流制御トランジスタにより初期期待値状態設定時
の電流を制御することが可能となる。
１の電流制御トランジスタＱ３ｉ（ｉ＝０〜３）、
および第２の電流制御トランジスタＱ４ｉ（ｉ＝
０〜３）を付加したものであり、第１の電流制御
トランジスタＱ３ｉ（ｉ＝０〜３）は、そのソー
ス端子を一方のデイジツト負荷素子LTi（ｉ＝０
〜３）に接続し、ドレイン端子を電源端子PWX
に、またゲート端子を制御線CL２に接続する。
また第２の電流制御トランジスタＱ４ｉ（ｉ＝０
〜３）は、そのソース端子を他方のデイジツト負
荷素子LNi（ｉ＝０〜３）に接し、ドレインを電
源端子PWXに、ゲート端子を制御線CL３に接続
する。この実施例装置では、上記第１、第２の電
流制御トランジスタにより初期期待値状態設定時
の電流を制御することが可能となる。
なお、本発明の実施例では４ワード×４ビツト
構成のＮチヤンネル金属酸化膜半導体記憶回路に
ついて説明したが、本考案はこれに限定されるも
のではなく、その構成やトランジスタのＮチヤン
ネル、Ｐチヤンネル等にかかわらず、種々の変更
が可能である。
構成のＮチヤンネル金属酸化膜半導体記憶回路に
ついて説明したが、本考案はこれに限定されるも
のではなく、その構成やトランジスタのＮチヤン
ネル、Ｐチヤンネル等にかかわらず、種々の変更
が可能である。
〔考果の説明〕
以上説明したように、本発明によれば、従来の
デコーダ回路に二つのドライバトランジスタを付
加するだけで、全ワード線を活性化することがで
きるため、全ワード線に対してスイツチ回路を設
けることに比べてその付加回路を少なく、全ワー
ド線の活性化のための配線領域を小さくすること
ができるので、集積回路の製作上有利になる。
デコーダ回路に二つのドライバトランジスタを付
加するだけで、全ワード線を活性化することがで
きるため、全ワード線に対してスイツチ回路を設
けることに比べてその付加回路を少なく、全ワー
ド線の活性化のための配線領域を小さくすること
ができるので、集積回路の製作上有利になる。
第１図はスタテイツク型記憶セルの回路図。第
２図は読出し動作タイミング図。第３図は書込み
動作タイミング図。第４図は従来例の半導体記憶
回路マトリツクスの回路図。第５図はデコーダ回
路ブロツク図。第６、第７図は従来例のデコーダ
の回路図。第８、第９図は本発明実施例装置のデ
コーダ部分の回路図。第１０図は本発明実施例装
置の半導体記憶回路マトリツクス部分の回路図。
第１１図は本発明の他の実施例装置の半導体記憶
回路マトリツクス部分の回路図。 Cij（ｉ＝０〜３、ｊ＝０〜３）……記憶セル回
路、WXi（ｉ＝０〜３）……ワード線、DTi（ｉ
＝０〜３）、DNi（ｉ＝０〜３）……デイジツト
線。
２図は読出し動作タイミング図。第３図は書込み
動作タイミング図。第４図は従来例の半導体記憶
回路マトリツクスの回路図。第５図はデコーダ回
路ブロツク図。第６、第７図は従来例のデコーダ
の回路図。第８、第９図は本発明実施例装置のデ
コーダ部分の回路図。第１０図は本発明実施例装
置の半導体記憶回路マトリツクス部分の回路図。
第１１図は本発明の他の実施例装置の半導体記憶
回路マトリツクス部分の回路図。 Cij（ｉ＝０〜３、ｊ＝０〜３）……記憶セル回
路、WXi（ｉ＝０〜３）……ワード線、DTi（ｉ
＝０〜３）、DNi（ｉ＝０〜３）……デイジツト
線。
Claims (1)
- 【特許請求の範囲】 １ 記憶セルが複数の行および複数の列からなる
マトリクスに配列され、上記各行にはワード線
が、上記各列にはデイジツト線対がそれぞれ接続
された記憶セル群と、 上記各行のワード線に接続され、上記記憶セル
群のうちから活性化する行の選択を行うデコーダ
手段と を備え、 外部から到来する活性化信号により上記全ワー
ド線を同時に活性化する手段と、 上記全列のデイジツト線対の一方のデイジツト
線を高レベルに、他方のデイジツト線を低レベル
に同時に設定する設定手段と、 を備えた 半導体記憶装置において、 上記デコーダ手段は、 入力信号から真信号（ATi）およびこの真信号
の補信号（ANi）を生成する回路と、 この回路により生成された真信号および補信号
を入力としてその入力の組合せ論理にしたがつて
ワード線WX0〜WX3の一つを活性化する回路手
段と を含み、 上記生成する回路には、上記真信号出力端およ
び補信号出力端にそれぞれ設けられ、別途入力さ
れる全ワード線活性化制御信号がその制御入力に
入力されると一意の信号に変換する二つのドライ
バ・トランジスタＱ２０３，Ｑ２０４を含む ことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105757A JPS58222489A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
| US06/506,080 US4489404A (en) | 1982-06-18 | 1983-06-20 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57105757A JPS58222489A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222489A JPS58222489A (ja) | 1983-12-24 |
| JPH0310195B2 true JPH0310195B2 (ja) | 1991-02-13 |
Family
ID=14416096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57105757A Granted JPS58222489A (ja) | 1982-06-18 | 1982-06-18 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4489404A (ja) |
| JP (1) | JPS58222489A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4567578A (en) * | 1982-09-08 | 1986-01-28 | Harris Corporation | Cache memory flush scheme |
| JPS60197994A (ja) * | 1984-03-21 | 1985-10-07 | Toshiba Corp | スタテイツク型ランダムアクセスメモリ |
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| JPS63306590A (ja) * | 1987-06-08 | 1988-12-14 | Nec Corp | メモリ回路 |
| JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
| JPH01201896A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | 半導体記憶装置 |
| US5054000A (en) * | 1988-02-19 | 1991-10-01 | Sony Corporation | Static random access memory device having a high speed read-out and flash-clear functions |
| JPH0283892A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体記憶装置 |
| JPH04360095A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | 半導体記憶回路 |
| US5367655A (en) * | 1991-12-23 | 1994-11-22 | Motorola, Inc. | Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells |
| US6772277B2 (en) * | 2001-04-30 | 2004-08-03 | Hewlett-Packard Development Company, L.P. | Method of writing to a memory array using clear enable and column clear signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5140830A (ja) * | 1974-10-04 | 1976-04-06 | Nippon Electric Co | |
| US4209851A (en) * | 1978-07-19 | 1980-06-24 | Texas Instruments Incorporated | Semiconductor memory cell with clocked voltage supply from data lines |
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| JPS5622278A (en) * | 1979-07-27 | 1981-03-02 | Fujitsu Ltd | Decoder selection system |
-
1982
- 1982-06-18 JP JP57105757A patent/JPS58222489A/ja active Granted
-
1983
- 1983-06-20 US US06/506,080 patent/US4489404A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4489404A (en) | 1984-12-18 |
| JPS58222489A (ja) | 1983-12-24 |
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