JPH0810557B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0810557B2 JPH0810557B2 JP5016908A JP1690893A JPH0810557B2 JP H0810557 B2 JPH0810557 B2 JP H0810557B2 JP 5016908 A JP5016908 A JP 5016908A JP 1690893 A JP1690893 A JP 1690893A JP H0810557 B2 JPH0810557 B2 JP H0810557B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えばＥＰＲＯＭ（Ｅ
ｒａｓａｂｌｅ ＰｒｏｇｒａｍａｂｌｅＲＯＭ）など
のメモリ装置に関する。
ｒａｓａｂｌｅ ＰｒｏｇｒａｍａｂｌｅＲＯＭ）など
のメモリ装置に関する。
【０００２】
【従来の技術】ＥＰＲＯＭは、書き込まれた記憶内容を
消去して再書き込みすることのできるＲＯＭであり、例
えばＭＯＳトランジスタのゲート部分に外部端子を持た
ないフローティングゲートを埋め込んだ構造のフローテ
ィングゲート型メモリセルが用いられる。このメモリセ
ルはトランジスタの両端間に所定の電圧を印加した状態
で例えば１０〜１５Ｖ程度の電圧をゲート電極に印加す
るとしきい値電圧が高くなり、従って情報の記憶は、フ
ローティングゲートへの電荷の蓄積によって行われる。
消去して再書き込みすることのできるＲＯＭであり、例
えばＭＯＳトランジスタのゲート部分に外部端子を持た
ないフローティングゲートを埋め込んだ構造のフローテ
ィングゲート型メモリセルが用いられる。このメモリセ
ルはトランジスタの両端間に所定の電圧を印加した状態
で例えば１０〜１５Ｖ程度の電圧をゲート電極に印加す
るとしきい値電圧が高くなり、従って情報の記憶は、フ
ローティングゲートへの電荷の蓄積によって行われる。
【０００３】図４は従来のＥＰＲＯＭの構成を示す図で
あり、上記のメモリセルＭＣがマトリクス状に配列され
ると共に、ワード線Ｗ１〜ＷｎによりメモリセルＭＣの
ゲート電極が直列に接続されている。各列のメモリセル
ＭＣの一端側は、列デコーダ１により選択されるビット
線Ｂ１〜Ｂｎに夫々接続され、他端側は接地されてい
る。また列デコーダ１には図示しない読み出し回路が接
続されている。各ワード線Ｗ１〜Ｗｎにおけるメモリセ
ルＭＣ群と行デコーダ２との間には、行デコーダ２から
の選択信号により読み出し用の例えば５Ｖの通常電圧信
号とプログラム用の例えば１０〜１５Ｖの高電圧信号と
を切り換えてワード線Ｗ１〜Ｗｎに対して出力するイン
バータよりなるバッファ回路３が設けられている。
あり、上記のメモリセルＭＣがマトリクス状に配列され
ると共に、ワード線Ｗ１〜ＷｎによりメモリセルＭＣの
ゲート電極が直列に接続されている。各列のメモリセル
ＭＣの一端側は、列デコーダ１により選択されるビット
線Ｂ１〜Ｂｎに夫々接続され、他端側は接地されてい
る。また列デコーダ１には図示しない読み出し回路が接
続されている。各ワード線Ｗ１〜Ｗｎにおけるメモリセ
ルＭＣ群と行デコーダ２との間には、行デコーダ２から
の選択信号により読み出し用の例えば５Ｖの通常電圧信
号とプログラム用の例えば１０〜１５Ｖの高電圧信号と
を切り換えてワード線Ｗ１〜Ｗｎに対して出力するイン
バータよりなるバッファ回路３が設けられている。
【０００４】このような構成のＥＰＲＯＭでは、プログ
ラム時には、行デコーダ２により選択されたワード線に
バッファ回路３から高電圧信号を出力すると共に、列デ
コーダ１によりビット線を選択して情報の書き込みを行
い、また読み出し時にはバッファ回路３から通常電圧信
号を出力すると共に、ビット線を選択して情報を読み出
すようにしている。
ラム時には、行デコーダ２により選択されたワード線に
バッファ回路３から高電圧信号を出力すると共に、列デ
コーダ１によりビット線を選択して情報の書き込みを行
い、また読み出し時にはバッファ回路３から通常電圧信
号を出力すると共に、ビット線を選択して情報を読み出
すようにしている。
【０００５】
【発明が解決しようとする課題】ところで上述の回路に
おいては、メモリ容量が大きくなると情報の読み出しを
高速に行うことができないという欠点がある。その理由
は、各ワード線Ｗ１〜Ｗｎに直列に接続されたメモリセ
ルＭＣのゲート電極間には通常ポリシリコンが介在する
ので、このポリシリコンの容量成分と抵抗成分とで決ま
る時定数に応じて、バッファ回路３からの通常電圧信号
の伝達、つまりワード線の電圧の立ち上がりが遅れてし
まうからである。
おいては、メモリ容量が大きくなると情報の読み出しを
高速に行うことができないという欠点がある。その理由
は、各ワード線Ｗ１〜Ｗｎに直列に接続されたメモリセ
ルＭＣのゲート電極間には通常ポリシリコンが介在する
ので、このポリシリコンの容量成分と抵抗成分とで決ま
る時定数に応じて、バッファ回路３からの通常電圧信号
の伝達、つまりワード線の電圧の立ち上がりが遅れてし
まうからである。
【０００６】ここでＲＯＭの中には上述のような書き込
み可能なプログラマプルＲＯＭの他に、再書き込みがで
きないマスクＲＯＭがあるが、このマスクＲＯＭでは、
読み出しの高速化を図るために図５に示すように例えば
ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４
２よりなるインバータ４を２段に接続して構成したバッ
ファ回路４０をワード線Ｗ１〜Ｗｎ（便宜上図４のワー
ド線と同符号を用いている）の途中に設け、これにより
ワード線の電圧の立ち上がりを加速するようにして読み
出しの高速化を図っている。
み可能なプログラマプルＲＯＭの他に、再書き込みがで
きないマスクＲＯＭがあるが、このマスクＲＯＭでは、
読み出しの高速化を図るために図５に示すように例えば
ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４
２よりなるインバータ４を２段に接続して構成したバッ
ファ回路４０をワード線Ｗ１〜Ｗｎ（便宜上図４のワー
ド線と同符号を用いている）の途中に設け、これにより
ワード線の電圧の立ち上がりを加速するようにして読み
出しの高速化を図っている。
【０００７】従ってＥＰＲＯＭについてもこのような構
造を採用すれば、読み出しの高速化を図ることはでき
る。しかしながらプログラム時には各メモリセルＭＣに
対して高電圧信号を伝達しなければならないので、ワー
ド線の途中のバッファ回路（トランジスタ）として高電
圧印加用のものを用いなければならず、このためバッフ
ァ回路が大型化し、広いチップ面積が必要になるという
問題がある。
造を採用すれば、読み出しの高速化を図ることはでき
る。しかしながらプログラム時には各メモリセルＭＣに
対して高電圧信号を伝達しなければならないので、ワー
ド線の途中のバッファ回路（トランジスタ）として高電
圧印加用のものを用いなければならず、このためバッフ
ァ回路が大型化し、広いチップ面積が必要になるという
問題がある。
【０００８】本発明は、このような事情のもとになされ
たものであり、その目的は、チップの大型化を抑えなが
ら読み出しの高速化を計ることのできるメモリ装置を提
供することにある。
たものであり、その目的は、チップの大型化を抑えなが
ら読み出しの高速化を計ることのできるメモリ装置を提
供することにある。
【０００９】
【課題を解決するための手段】メモリセルがマトリクス
状に配列され、選択されたワード線に高電圧信号を供給
してメモリセルにデータの書き込みを行い、選択された
ワード線に読み出し信号である通常電圧信号を供給して
データの読みだしを行うメモリ装置において、プルアッ
プ用信号線と、各ワード線毎に、各ワード線に並ぶメモ
リセル間の回路点と前記プルアップ用信号線との間にア
ノード端及びカソード端が設けられたプルアップ用トラ
ンジスタと、このプルアップ用トランジスタの電流制御
端と、対応するワード線における当該トランジスタの近
傍の回路点との間に設けられた反転回路と、データの読
みだし時には通常電圧信号をプルアップ用信号線に供給
すると共に、データの書き込み時にはプルアップ用信号
線を浮遊状態にする電圧制御回路と、を備え、前記プル
アップ用トランジスタは、ワード線へ供給される読み出
し信号が反転回路を介して電流制御端に入力されたとき
にオン状態にされてワード線とプルアップ用信号線とを
接続する一方、読み出し信号の消失によりオフ状態にさ
れてワード線とプルアップ用信号線とを遮断するもので
あることを特徴とする。
状に配列され、選択されたワード線に高電圧信号を供給
してメモリセルにデータの書き込みを行い、選択された
ワード線に読み出し信号である通常電圧信号を供給して
データの読みだしを行うメモリ装置において、プルアッ
プ用信号線と、各ワード線毎に、各ワード線に並ぶメモ
リセル間の回路点と前記プルアップ用信号線との間にア
ノード端及びカソード端が設けられたプルアップ用トラ
ンジスタと、このプルアップ用トランジスタの電流制御
端と、対応するワード線における当該トランジスタの近
傍の回路点との間に設けられた反転回路と、データの読
みだし時には通常電圧信号をプルアップ用信号線に供給
すると共に、データの書き込み時にはプルアップ用信号
線を浮遊状態にする電圧制御回路と、を備え、前記プル
アップ用トランジスタは、ワード線へ供給される読み出
し信号が反転回路を介して電流制御端に入力されたとき
にオン状態にされてワード線とプルアップ用信号線とを
接続する一方、読み出し信号の消失によりオフ状態にさ
れてワード線とプルアップ用信号線とを遮断するもので
あることを特徴とする。
【００１０】
【作用】読み出し時においてワード線に通常電圧信号が
伝達されるときには、プルアップ用トランジスタが働く
ので、プルアップ用信号線を通してワード線の電圧上昇
が加速される。また書き込み時に高電圧信号が伝達され
るときには、プルアップ用トランジスタが働かず、この
プルアップ用トランジスタは高電圧信号の伝達には関与
しないので、プルアップ用トランジスタの耐圧が小さく
て済み、従ってプルアップ用トランジスタの占有面積が
小さくなり、集積回路の大型化を抑えることができる。
伝達されるときには、プルアップ用トランジスタが働く
ので、プルアップ用信号線を通してワード線の電圧上昇
が加速される。また書き込み時に高電圧信号が伝達され
るときには、プルアップ用トランジスタが働かず、この
プルアップ用トランジスタは高電圧信号の伝達には関与
しないので、プルアップ用トランジスタの耐圧が小さく
て済み、従ってプルアップ用トランジスタの占有面積が
小さくなり、集積回路の大型化を抑えることができる。
【００１１】
【実施例】図１及び図２は本発明をＥＰＲＯＭに適用し
た実施例を示す図であり、図４及び図５と同一符号のも
のは同一部分である。これら同一部分に関する構成の記
述については省略するとこの実施例では、各ワード線Ｗ
１〜ＷｎにおけるメモリセルＭＣの並びの途中の複数個
所にプルアップ用回路５とプルダウン用回路６との組が
設けられている。
た実施例を示す図であり、図４及び図５と同一符号のも
のは同一部分である。これら同一部分に関する構成の記
述については省略するとこの実施例では、各ワード線Ｗ
１〜ＷｎにおけるメモリセルＭＣの並びの途中の複数個
所にプルアップ用回路５とプルダウン用回路６との組が
設けられている。
【００１２】これら回路５、６についてワード線Ｗ１を
例にとって説明すると、プルアップ用回路５は、プルア
ップ用信号線５１と、このプルアップ用信号線５１及び
ワード線Ｗ１の間に夫々アソード端であるソース電極及
びカソード端であるドレイン電極が接続されたプルアッ
プ用トランジスタであるＰＭＯＳトランジスタ５２と、
このトランジスタ５２の電流制御端であるゲート電極と
ワード線Ｗ１における前記トランジスタ５２の近傍の回
路点との間に接続された反転回路（インバータ）５３と
から構成されている。
例にとって説明すると、プルアップ用回路５は、プルア
ップ用信号線５１と、このプルアップ用信号線５１及び
ワード線Ｗ１の間に夫々アソード端であるソース電極及
びカソード端であるドレイン電極が接続されたプルアッ
プ用トランジスタであるＰＭＯＳトランジスタ５２と、
このトランジスタ５２の電流制御端であるゲート電極と
ワード線Ｗ１における前記トランジスタ５２の近傍の回
路点との間に接続された反転回路（インバータ）５３と
から構成されている。
【００１３】またプルダウン用回路６は、プルダウン用
信号線６１と、このプルダウン用信号線６１にゲート電
極が接続されると共にドレイン電極及びソース電極が夫
々ワード線Ｗ１及びアースに接続されたスイッチング素
子であるＮＭＯＳトランジスタ６２とから構成されてい
る。
信号線６１と、このプルダウン用信号線６１にゲート電
極が接続されると共にドレイン電極及びソース電極が夫
々ワード線Ｗ１及びアースに接続されたスイッチング素
子であるＮＭＯＳトランジスタ６２とから構成されてい
る。
【００１４】前記プルアップ用信号線５１及びプルダウ
ン用信号線６１は、各ワード線Ｗ１〜Ｗｎのプルアップ
用回路５及びプルダウン用回路６に対して各々共通であ
り、当該信号線５１、６１の電圧レベルを制御する電圧
制御回路７に接続されている。この電圧制御回路７は、
プログラム時には、プルアップ用信号線５１を例えば内
部の電源部から切り離して浮遊状態にすると共にプルダ
ウン用信号線６１の電圧レベルを低レベルの電圧例えば
０Ｖとし、また情報の読み出し時には、所定のタイミン
グのクロックパルスにもとずいてプルアップ用信号線５
１の電圧レベルが交互に論理「Ｈ」と論理「Ｌ」とな
り、プルダウン用信号線６１の電圧レベルがプルアップ
用信号線５１の反転信号となるように電圧制御する機能
を有している。ここで所定のタイミングのクロックパル
スとは、情報の読み出し時における行デコーダ２のワー
ド線の選択信号の発生及び消失のタイミングをとるため
のクロックパルスであり、またプルアップ用信号線５１
に印加される論理「Ｈ」の電圧レベルは、バッファ回路
３からワード線に出力される電圧信号と同じレベル例え
ば５Ｖである。
ン用信号線６１は、各ワード線Ｗ１〜Ｗｎのプルアップ
用回路５及びプルダウン用回路６に対して各々共通であ
り、当該信号線５１、６１の電圧レベルを制御する電圧
制御回路７に接続されている。この電圧制御回路７は、
プログラム時には、プルアップ用信号線５１を例えば内
部の電源部から切り離して浮遊状態にすると共にプルダ
ウン用信号線６１の電圧レベルを低レベルの電圧例えば
０Ｖとし、また情報の読み出し時には、所定のタイミン
グのクロックパルスにもとずいてプルアップ用信号線５
１の電圧レベルが交互に論理「Ｈ」と論理「Ｌ」とな
り、プルダウン用信号線６１の電圧レベルがプルアップ
用信号線５１の反転信号となるように電圧制御する機能
を有している。ここで所定のタイミングのクロックパル
スとは、情報の読み出し時における行デコーダ２のワー
ド線の選択信号の発生及び消失のタイミングをとるため
のクロックパルスであり、またプルアップ用信号線５１
に印加される論理「Ｈ」の電圧レベルは、バッファ回路
３からワード線に出力される電圧信号と同じレベル例え
ば５Ｖである。
【００１５】次に上述実施例の作用について述べる。先
ずプログラム時には、電圧制御回路７によりプルアップ
用信号線５１及びプルダウン用信号線６１は夫々浮遊状
態及び「Ｌ」の状態になっており、例えば行デコーダ２
によりワード線Ｗ１が選択されてバッファ回路３から当
該ワード線Ｗ１の入力端に高電圧信号例えば１０〜１５
Ｖの高電圧信号が印加されると、この高電圧信号がワー
ド線Ｗ１を通して各メモリセルＭＣのゲート電極に順次
伝達されていく。この場合トランジスタ５２のソース電
極側は浮遊状態になっていてオフ状態であり、またトラ
ンジスタ６２はオフの状態であるから、高電圧信号の伝
達には何ら影響しない。
ずプログラム時には、電圧制御回路７によりプルアップ
用信号線５１及びプルダウン用信号線６１は夫々浮遊状
態及び「Ｌ」の状態になっており、例えば行デコーダ２
によりワード線Ｗ１が選択されてバッファ回路３から当
該ワード線Ｗ１の入力端に高電圧信号例えば１０〜１５
Ｖの高電圧信号が印加されると、この高電圧信号がワー
ド線Ｗ１を通して各メモリセルＭＣのゲート電極に順次
伝達されていく。この場合トランジスタ５２のソース電
極側は浮遊状態になっていてオフ状態であり、またトラ
ンジスタ６２はオフの状態であるから、高電圧信号の伝
達には何ら影響しない。
【００１６】そして列デコーダ１によりビット線Ｂ１〜
Ｂｎを、書き込むべき所定の情報にもとずいて順次選択
することにより情報の書き込み、即ちメモリセルＭＣの
しきい値電圧の設定が行われる。なお高電圧信号は、メ
モリセルＭＣのゲート電極間のポリシリコンに係る時定
数に応じて伝達されていくが、書き込みについては高速
化が要求されないので実用上問題にはならない。
Ｂｎを、書き込むべき所定の情報にもとずいて順次選択
することにより情報の書き込み、即ちメモリセルＭＣの
しきい値電圧の設定が行われる。なお高電圧信号は、メ
モリセルＭＣのゲート電極間のポリシリコンに係る時定
数に応じて伝達されていくが、書き込みについては高速
化が要求されないので実用上問題にはならない。
【００１７】次いで情報の読み出し動作を図３を参照し
ながら説明する。先ず時刻ｔ１にて行デコーダ２からワ
ード線Ｗ１に対応する出力信号が論理「Ｈ」から論理
「Ｌ」になってワード線Ｗ１が選択されたとすると、バ
ッファ回路３からワード線Ｗ１の入力端に例えば５Ｖの
通常電圧信号が印加される。このときプルアップ用信号
線５１及びプルダウン用信号線６１は、電圧制御回路７
により夫々論理「Ｈ」及び論理「Ｌ」とされ、トランジ
スタ６２はオフ状態である。そしてプルアップ用回路５
のインバータ５３の入力電圧は前記時定数に応じて上昇
していくが、例えば時刻ｔ２にて動作電圧を越えるとイ
ンバータ５３が動作してトランジスタ５２をオンにし、
この結果ワード線Ｗ１の電圧上昇がプルアップ用信号線
５１を通じて急激に加速される。そして列デコーダ１に
よりビット線Ｂ１〜Ｂｎを選択して読み出しが行われ、
その後時刻ｔ３にてワード線Ｗ１に対する行デコーダ２
の出力信号が論理「Ｌ」から論理「Ｈ」となってワード
線Ｗ１が非選択状態になると、ワード線Ｗ１に係るバッ
ファ回路３の出力電圧は低レベルの電圧例えば０Ｖにな
ると共に、プルアップ用信号線５１及びプルダウン用信
号線６１は夫々論理「Ｌ」、論理「Ｈ」となる。この結
果トランジスタ６２がオンになって、ワード線Ｗ１の電
荷がトランジスタ６２を通じて放電されるのでワード線
Ｗ１の電圧は急激に立ち下がり、続いて時刻ｔ４にて行
デコーダ２のワード線Ｗ２に対応するの出力信号を論理
「Ｈ」から論理「Ｌ」にすることによって同様の読み出
し動作が行われる。
ながら説明する。先ず時刻ｔ１にて行デコーダ２からワ
ード線Ｗ１に対応する出力信号が論理「Ｈ」から論理
「Ｌ」になってワード線Ｗ１が選択されたとすると、バ
ッファ回路３からワード線Ｗ１の入力端に例えば５Ｖの
通常電圧信号が印加される。このときプルアップ用信号
線５１及びプルダウン用信号線６１は、電圧制御回路７
により夫々論理「Ｈ」及び論理「Ｌ」とされ、トランジ
スタ６２はオフ状態である。そしてプルアップ用回路５
のインバータ５３の入力電圧は前記時定数に応じて上昇
していくが、例えば時刻ｔ２にて動作電圧を越えるとイ
ンバータ５３が動作してトランジスタ５２をオンにし、
この結果ワード線Ｗ１の電圧上昇がプルアップ用信号線
５１を通じて急激に加速される。そして列デコーダ１に
よりビット線Ｂ１〜Ｂｎを選択して読み出しが行われ、
その後時刻ｔ３にてワード線Ｗ１に対する行デコーダ２
の出力信号が論理「Ｌ」から論理「Ｈ」となってワード
線Ｗ１が非選択状態になると、ワード線Ｗ１に係るバッ
ファ回路３の出力電圧は低レベルの電圧例えば０Ｖにな
ると共に、プルアップ用信号線５１及びプルダウン用信
号線６１は夫々論理「Ｌ」、論理「Ｈ」となる。この結
果トランジスタ６２がオンになって、ワード線Ｗ１の電
荷がトランジスタ６２を通じて放電されるのでワード線
Ｗ１の電圧は急激に立ち下がり、続いて時刻ｔ４にて行
デコーダ２のワード線Ｗ２に対応するの出力信号を論理
「Ｈ」から論理「Ｌ」にすることによって同様の読み出
し動作が行われる。
【００１８】このように上述実施例によれば、プルアッ
プ用回路５により通常電圧信号をワード線を介して高速
に順次メモリセルＭＣに伝達することができ、またプル
ダウン用回路６により通常電圧信号を急速に立ち下げる
ことができるため、ＥＰＲＯＭに書き込まれた情報の読
み出しを高速に行うことができる。そしてプルアップ用
回路５及びプルダウン用回路６はプログラム時の高電圧
信号の伝達には関与しないためトランジスタ５１、６１
を高電圧信号に対応した耐圧に設計しなくてよいので、
トランジスタ５１、６１の占有面積が小さくて済み、従
ってチップの大型化を避けることができる。
プ用回路５により通常電圧信号をワード線を介して高速
に順次メモリセルＭＣに伝達することができ、またプル
ダウン用回路６により通常電圧信号を急速に立ち下げる
ことができるため、ＥＰＲＯＭに書き込まれた情報の読
み出しを高速に行うことができる。そしてプルアップ用
回路５及びプルダウン用回路６はプログラム時の高電圧
信号の伝達には関与しないためトランジスタ５１、６１
を高電圧信号に対応した耐圧に設計しなくてよいので、
トランジスタ５１、６１の占有面積が小さくて済み、従
ってチップの大型化を避けることができる。
【００１９】ここでワード線に並ぶメモリセルＭＣの配
列の途中に設けられるプルアップ用回路５及びプルダウ
ン用回路６の組の数は、通常電圧信号の立ち上がり方と
チップのエリアとの関係に応じて適宜決定すればよい。
列の途中に設けられるプルアップ用回路５及びプルダウ
ン用回路６の組の数は、通常電圧信号の立ち上がり方と
チップのエリアとの関係に応じて適宜決定すればよい。
【００２０】そしてまた本発明は、ＥＰＲＯＭに限ら
ず、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ
ＲＯＭ）などのメモリ装置にも適用することができる。
なお本発明はプルダウン用回路がなくてもよい。
ず、例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ
ＲＯＭ）などのメモリ装置にも適用することができる。
なお本発明はプルダウン用回路がなくてもよい。
【００２１】
【発明の効果】以上のように本発明によれば、プルアッ
プ用トランジスタを設けているため通常電圧信号につい
ては、高速に伝達することができるので、例えばＥＰＲ
ＯＭなどの読み出しの高速化を図ることができる。また
プルアップ用トランジスタは高電圧信号の伝送には関与
しないので耐圧の小さいものを用いることができ、従っ
てメモリ装置の大型化を避けることができる。
プ用トランジスタを設けているため通常電圧信号につい
ては、高速に伝達することができるので、例えばＥＰＲ
ＯＭなどの読み出しの高速化を図ることができる。また
プルアップ用トランジスタは高電圧信号の伝送には関与
しないので耐圧の小さいものを用いることができ、従っ
てメモリ装置の大型化を避けることができる。
【図１】本発明の実施例を示す全体構成図である。
【図２】本発明の実施例の要部を示す回路図である。
【図３】本発明の実施例の作用を示すタイムチャート図
である。
である。
【図４】従来のＥＰＲＯＭを示す全体構成図である。
【図５】従来のＥＰＲＯＭに対する比較例であるマスク
ＲＯＭを示す構成図である。
ＲＯＭを示す構成図である。
１ 列デコーダ ２ 行デコーダ ３ バッファ回路 ５ プルアップ用回路 ５１ プルアップ用信号線 ５２ ＰＭＯＳトランジスタ ６ プルダウン用回路 ６１ プルダウン用信号線 ６２ ＮＭＯＳトランジスタ ７ 電圧制御回路
Claims (1)
- 【請求項１】 メモリセルがマトリクス状に配列され、
選択されたワード線に高電圧信号を供給してメモリセル
にデータの書き込みを行い、選択されたワード線に読み
出し信号である通常電圧信号を供給してデータの読みだ
しを行うメモリ装置において、 プルアップ用信号線と、 各ワード線毎に、各ワード線に並ぶメモリセル間の回路
点と前記プルアップ用信号線との間にアノード端及びカ
ソード端が設けられたプルアップ用トランジスタと、 このプルアップ用トランジスタの電流制御端と、対応す
るワード線における当該トランジスタの近傍の回路点と
の間に設けられた反転回路と、 データの読みだし時には通常電圧信号をプルアップ用信
号線に供給すると共に、データの書き込み時にはプルア
ップ用信号線を浮遊状態にする電圧制御回路と、を備
え、 前記プルアップ用トランジスタは、ワード線へ供給され
る読み出し信号が反転回路を介して電流制御端に入力さ
れたときにオン状態にされてワード線とプルアップ用信
号線とを接続する一方、読み出し信号の消失によりオフ
状態にされてワード線とプルアップ用信号線とを遮断す
るものであることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016908A JPH0810557B2 (ja) | 1993-01-07 | 1993-01-07 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016908A JPH0810557B2 (ja) | 1993-01-07 | 1993-01-07 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06203582A JPH06203582A (ja) | 1994-07-22 |
| JPH0810557B2 true JPH0810557B2 (ja) | 1996-01-31 |
Family
ID=11929241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016908A Expired - Fee Related JPH0810557B2 (ja) | 1993-01-07 | 1993-01-07 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810557B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050697A (ja) * | 1983-08-30 | 1985-03-20 | Toshiba Corp | 半導体集積回路 |
-
1993
- 1993-01-07 JP JP5016908A patent/JPH0810557B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06203582A (ja) | 1994-07-22 |
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