JPH08106397A - 演算手段に対する制御信号のタイミングチェック装置 - Google Patents

Abstract

(57)【要約】 【目的】 コマンド数或は変化パターン数には無関係に
高速且つ常時タイミングチェックを容易に実行しうる制
御信号のタイミングチェック装置を提供する。 【構成】 制御回路２と制御回路２から出力される制御
信号を搬送する出力信号配線３、出力信号配線３から分
岐されて、所定の出力端部１０と接続された配線部１１
とからなる制御手段１と、該制御手段１により駆動制御
される演算処理手段１２とからなる制御装置に於いて、
制御手段１の出力信号配線３に於ける所定の部位で測定
された、複数種からなる制御信号の作動タイミングに関
してパリティを発生させるパリティジェネレータ２０
と、パリティジェネレータ２０から出力されたパリティ
と、演算手段１２に入力される直前の複数種の制御信号
の作動タイミングとを比較するパリティチェック手段２
２とからなる演算手段に対する制御信号のタイミングチ
ェック装置が示されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、演算手段に対する制御
信号のタイミングチェック装置に関するものである。

【０００２】

【従来の技術】従来に於いて、ＲＡＭ等の記憶手段を含
む一般的な演算処理回路に於いては、当該演算処理回路
の外部から入力される単一或いは複数種の所定の演算制
御信号の動作に従って駆動され、且つ所定の演算処理を
実行してその結果を所定の周辺回路等に出力する様に構
成されている。

【０００３】係る場合に於いて、当該演算処理回路等に
入力される複数種の制御信号のそれぞれが、所定のコマ
ンドにより指定された所定のタイミングに従って、所定
のパターン通りに変化する事が必要であり、その為、係
る演算処理回路等に入力される複数種の制御信号のそれ
ぞれが、指定されたコマンドにより決定された所定のパ
ターン通りに変化しているか否かを、任意の時点でチェ
ックする必要が有る。

【０００４】処で、従来に於ける係る制御信号のタイミ
ングチェックを行う方法の一例を、図５および図６を参
照しながら説明する。即ち、図５は、従来に於ける演算
手段に対する制御信号のタイミングチェック装置の一例
を示すブロックダイアグラムで有って、マイクロコンピ
ュータ、ＣＰＵ等の適宜の制御回路２と当該制御回路２
から出力される制御信号を搬送するパイプラインと称す
る出力信号配線３、該出力信号配線３から分岐されて、
所定の出力端部１０と接続された配線部１１とからなる
制御手段１とＲＡＭ等の記憶手段等を含む演算処理手段
１２とから構成されている制御装置に於いて、今、該演
算処理手段１２が、ＲＡＳ（ローアドレスストローブ）
信号、ＣＡＳ（コラムアドレスストローブ）信号及びＷ
Ｅ（ライトイネーブル）信号の３種の制御信号で構成さ
れるコマンドにより制御されるものとすると、当該出力
信号配線３から分岐された接続配線部１１─１，１１─
２，１１─３は、適宜のフリップフロップ等４─１，４
─２，４─３と適宜のバッファ５─１，５─２，５─３
を介して、出力端部１０─１，１０─２，１０─３に接
続され、ＲＡＭ等の演算処理手段１２の所定の入力端部
に接続されている。

【０００５】かかる構成に於いて、当該接続配線部１１
とは別個に当該出力信号配線３から分岐路された接続配
線部１３と接続されたセレクタ回路６が設けられてお
り、当該制御回路２から逐次出力されるコマンド毎に、
どのコマンドパターンが選択されるかを決定し、その都
度、上記したＲＡＳ信号、ＣＡＳ信号及びＷＥ信号のそ
れぞれの時系列に対する動作パターンが動作パターン出
力回路７─１，７─２，７─３のそれぞれから個別に出
力され、その出力が別途に設けられたチェック回路８に
入力される。

【０００６】該チェック回路８に於いては、前記したＲ
ＡＳ信号、ＣＡＳ信号及びＷＥ信号のそれぞれに対応す
る動作パターン出力回路７─１，７─２，７─３のそれ
ぞれから出力される出力信号を、ＲＡＳ信号比較回路８
─１、ＣＡＳ信号比較回路８─２及びＷＥ信号比較回路
８─３が設けられており、各比較回路の各入力に動作パ
ターン出力回路７─１，７─２，７─３のそれぞれの出
力が入力される様になっている。

【０００７】一方、該ＲＡＳ信号比較回路８─１、ＣＡ
Ｓ信号比較回路８─２及びＷＥ信号比較回路８─３と他
方の入力端部には、前記した演算処理手段１２へ当該制
御信号が入力される直前の当該制御信号の状態をチェッ
クする為に、上記バッファ５─１，５─２，５─３の出
力部が接続されており、従って、上記したＲＡＳ信号比
較回路８─１、ＣＡＳ信号比較回路８─２及びＷＥ信号
比較回路８─３では、該セレクタ回路６から出力される
該制御信号と該演算処理手段１２に入力される直前の制
御信号とが、個別に比較され、その結果が当該チェック
回路８のＯＲ回路８─４から出力される。

【０００８】従って、何れかの制御信号が、該セレクタ
回路６から制御信号出力と該演算処理手段１２に入力さ
れる直前の制御信号とが、不一致であると、タイミング
エラー信号が該チェック回路８から出力される様になっ
ている。図６は、上記した従来に於ける演算手段に対す
る制御信号のタイミングチェック装置に於けるタイミン
グチェック方法の一例を示すもので有って、例えば、上
記セレクタ回路６のＲＡＳ信号、ＣＡＳ信号及びＷＥ信
号のそれぞれに対応する動作パターン出力回路７─１，
７─２，７─３の各々から出力される出力信号を、図６
（Ａ）に示し、又同様の制御信号に付いて該バッファ５
─１，５─２，５─３の出力信号を図６（Ｂ）に示す。

【０００９】図６（Ａ）及び図６（Ｂ）を比較すると明
らかな様に、左から５番目（点線の枠で囲んだ部分）の
タイミングに於いて、ＷＥ信号の動作が異なっており、
その結果、該チェック回路８のＯＲ回路８─４から０の
信号、即ち“Ｌ”レベルの信号が出力され、タイミング
エラーが発生した事を表示する様になっている。

【００１０】

【発明が解決しようとする課題】処で、係る従来のタイ
ミングチェック装置或いはタイミングチェック方法に於
いては、１つのコマンドに対して１つの回路が必要であ
り、従ってコマンドの数だけ上記したチェック回路が必
要となり、その為コマンドの数或いは当該コマンドを構
成している制御信号等のパターンの数が多くなると、当
該パターンを記憶しておく記憶手段が必要となるので、
記憶容量の大きい記憶媒体を使用する必要が生じてくる
為、回路の構成が大きくなると共に、高速演算処理を要
求される分野に於いては、演算処理速度が低下する等、
大量のデータを高速処理に対応する事が困難で有った。

【００１１】更に、従来に於いては、上記問題点の存在
の為、ＲＡＭ等の演算処理手段１２に対するタイミング
チェックは、常時実行されてはおらず、コマンド送信時
のみタイミングチェックを実行しているのみであり、従
って非動作時のタイミングチェックは実行されていない
のが現状であった。本発明の目的は、上記した従来技術
の欠点を改良し、コマンド数或いは当該コマンド毎の変
化パターンの数には無関係に高速にタイミングチェック
が実行でき、しかも常時タイミングチェックを容易に実
行する事が出来る演算手段に対する制御信号のタイミン
グチェック装置を提供するものである。

【００１２】

【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、制御回路と、該制御回路に接続
された所定の出力信号配線を有する制御手段と、該制御
手段から出力される複数種の制御信号により駆動制御さ
れる演算手段とから構成されると共に、該制御手段の当
該出力信号配線に於ける所定の部位で測定された、当該
複数種からなる制御信号の作動タイミングに関してパリ
ティを発生させるパリティジェネレータと、該パリティ
ジェネレータから出力されたパリティと、該演算手段に
入力される直前の当該複数種の制御信号の作動タイミン
グとを比較して、当該複数種の制御信号の作動タイミン
グにエラーが有るか否かを判断するパリティチェック手
段とが設けられている演算手段に対する制御信号のタイ
ミングチェック装置である。

【００１３】

【作用】本発明に係る演算手段に対する制御信号のタイ
ミングチェック装置は、上記した様な技術構成を採用し
ているので、従来の方法或いは装置に於いては、コマン
ド数が増えれば増えるほど、該セレクタ回路の回路数も
増える事になるが、本発明に於いては、コマンド数に係
わらず回路数は一定であり、又コマンド数や変化パター
ンの数が多いからといって、記憶媒体を新たに設けた
り、増加させたりする必要がないので、高速にタイミン
グチェックを行う事が可能となる他、常時当該タイミン
グチェックを実行する事が出来るのである。

【００１４】

【実施例】以下に、本発明に係る演算手段に対する制御
信号のタイミングチェック装置の具体例を図面を参照し
ながら詳細に説明する。図１は、本発明に係る演算手段
に対する制御信号のタイミングチェック装置の一具体例
の構成の概要を示すブロックダイアグラムであって、図
中、マイクロコンピュータ、ＣＰＵ等の適宜の制御回路
２と当該制御回路２から出力される制御信号を搬送する
パイプラインと称する出力信号配線３、該出力信号配線
３から分岐されて、所定の出力端部１０と接続された配
線部１１とからなる制御手段１と、該制御手段１から出
力される複数種の制御信号により駆動制御されるＲＡＭ
等の記憶手段等を含む演算処理手段１２とから構成され
ている制御装置に於いて、該制御手段１の当該出力信号
配線３に於ける所定の部位で測定された、当該複数種か
らなる制御信号の作動タイミングに関してパリティを発
生させるパリティジェネレータ２０と、該パリティジェ
ネレータ２０から出力されたパリティと、該演算手段１
２に入力される直前の当該複数種の制御信号の作動タイ
ミングとを比較して、当該複数種の制御信号の作動タイ
ミングにエラーが有るか否かを判断するパリティチェッ
ク手段２２とが設けられている演算手段に対する制御信
号のタイミングチェック装置が示されている。

【００１５】つまり、本発明に係る当該演算手段に対す
る制御信号のタイミングチェック装置の一具体例に於い
ては、従来の方法と同様に、所定の制御コマンドとし
て、ＲＡＳ信号、ＣＡＳ信号及びＷＥ信号の３種の制御
信号の他に例えばＣＳ（チップセレクション）信号等を
含んでいるものとすると、当該出力信号配線３から分岐
された接続配線部１１─１，１１─２，１１─３，１１
─４は、該ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号及びＣＳ
信号にそれぞれ対応する適宜のフリップフロップ等４─
１，４─２，４─３、４─４の入力端子部Ｓに接続さ
れ、その出力は当該フリップフロップとそれぞれ対応す
る適宜のバッファ５─１，５─２，５─３、５─４を介
して、出力端部１０─１，１０─２，１０─３及び１０
─４に接続され、ＲＡＭ等の演算処理手段１２の所定の
入力端部に接続されている。

【００１６】尚、上記した本発明に係る演算手段に対す
る制御信号のタイミングチェック装置に於ける当該フリ
ップフロップ等４─１，４─２，４─３、４─４の他方
の入力端子部Ｒには、該出力信号配線３からリセット配
線１１─１Ｒ，１１─２Ｒ，１１─３Ｒ，１１─４Ｒを
介して、リセット信号が入力される様に構成されてい
る。

【００１７】一方、本発明に於ける演算手段に対する制
御信号のタイミングチェック装置に於いては、該制御手
段１の当該出力信号配線３に於ける所定の部位で測定さ
れた、当該複数種からなる制御信号の作動タイミングに
関してパリティを発生させるパリティジェネレータ２０
が設けられているもので有って、当該パリティジェネレ
ータ２０には、前記した当該出力信号配線３から分岐さ
れた該ＲＡＳ信号、ＣＡＳ信号、ＷＥ信号及びＣＳ信号
にそれぞれ対応する接続配線部１１─１，１１─２，１
１─３，１１─４が入力されており、当該入力されるＲ
ＡＳ信号、ＣＡＳ信号、ＷＥ信号及びＣＳ信号のそれぞ
れのタイミングに於ける変化からパリティを生成してパ
リティ記憶手段２１に一旦格納しておく。

【００１８】本発明に係る当該パリティジェネレータ２
０では、当該入力されるＲＡＳ信号、ＣＡＳ信号、ＷＥ
信号及びＣＳ信号のそれぞれのタイミングに於ける変化
から偶数或いは奇数パリティを生成するものであって、
例えば図２（Ａ）に示す様に、奇数パリティを採用する
事も可能である。つまり、図２（Ａ）に於いては、当該
パリティジェネレータ２０に入力される各制御信号、即
ちＲＡＳ信号、ＣＡＳ信号、ＷＥ信号及びＣＳ信号のそ
れぞれのタイミングに於ける変化を“１”若しくは
“０”で表し、それらの合計値が奇数となる様にパリテ
ィ値を発生させるものである。

【００１９】又、本発明に於いては、パリティチェック
手段２２とが設けられており、該パリティチェック手段
２２には、前記したパリティ記憶手段２１に一旦格納さ
れていたパリティが入力されると同時に、当該パリティ
と前記した演算処理手段１２へ当該制御信号が入力され
る直前の当該制御信号の状態をチェックする為に、上記
バッファ５─１，５─２，５─３及び５─４の出力部が
接続されており、従って、該パリティジェネレータ２０
から出力されたパリティと、該演算手段１２に入力され
る直前の当該複数種の制御信号の作動タイミングとを比
較して、当該複数種の制御信号の作動タイミングにエラ
ーが有るか否かが判断される。

【００２０】係るパリティチェック手段２２に於いて
は、図２（Ｂ）に示す様に、前記した演算処理手段１２
へ当該制御信号が入力される直前のＲＡＳ信号、ＣＡＳ
信号、ＷＥ信号及びＣＳ信号のそれぞれのタイミングに
於ける変化と、前記したパリティとから、奇数パリティ
を用いてタイミングエラーチェックパリティ（TIMING-
E) をタイミングエラー端子部２３から出力する様に構
成したものであり、各制御信号が正常な状態であれば、
該タイミングエラーチェックパリティ（TIMING-E)は、
全て“１”となる筈であるが、図２（Ｂ）に於いては、
左から４番目のタイミングに於いて当該タイミングエラ
ーチェックパリティ（TIMING-E) が“０”を示している
ので、このタイミング時点で上記何れかの制御信号の作
動（この例では、ＲＡＳ信号にエラーが発生した事を示
している）にエラーが存在している事が判明する。

【００２１】即ち、上記本発明に係る具体例に於いて
は、該制御手段１に於いて当該コマンドを構成する上記
した各制御信号が該出力信号配線３に出力された時点
と、当該各制御信号が該演算処理手段１２へ入力される
直前の時点との間に於ける当該制御信号の状態をチェッ
クする事が出来ると共に、当該タイミングチェックを常
時しかも容易に実行する事が出来る。

【００２２】本発明に於いて、当該パリティジェネレー
タ２０とパリティチェック手段２２に於いては、偶数パ
リティを採用する事も可能である事は言うまでもない。
次に、本発明に係る当該演算手段に対する制御信号のタ
イミングチェック装置に於ける他の具体例を図３及び図
４を参照しながら説明する。即ち、本発明に係る演算手
段に対する制御信号のタイミングチェック装置の他の具
体例としては、制御回路２と、該制御回路２に接続され
た所定の出力信号配線３を有する制御手段１と、該制御
手段１から出力される複数種の制御信号により駆動制御
される演算手段１２とから構成されると共に、当該制御
手段１に於いて出力された当該演算手段１２に対する制
御コマンドを判別するコマンド判別手段２４と、該コマ
ンド判別手段２４により判別された当該コマンドに対し
て、予め定められた当該複数種の制御信号の作動タイミ
ングとからパリティを発生させるパリティジェネレータ
２０と、該パリティジェネレータ２０から出力されたパ
リティと、該演算手段１２に入力される直前の当該複数
種の制御信号の作動タイミングとを比較して、当該複数
種の制御信号の作動タイミングにエラーが有るか否かを
判断するパリティチェック手段２２とが設けられている
演算手段に対する制御信号のタイミングチェック装置で
ある。

【００２３】つまり、本具体例に於いては、基本的に
は、上記した具体例の構成と略同一であるが、当該コマ
ンドの種類及び当該コマンドを構成する各制御信号の種
類と変化パターンを出来るだけ、早期に確認し、制御信
号の発生時点と各制御信号が該演算処理手段１２へ入力
される直前の時点との間に設けられるタイミングチェッ
ク期間を出来るだけ長くなる様にしたものである。

【００２４】即ち、本具体例に於いては、当該出力信号
配線３若しくは該制御回路２に接続されるコマンド判別
手段２４が設けられており、該コマンド判別手段２４
は、適宜の手段を用いて、当該コマンドの発生時期と当
該コマンドの種類とを出来るだけ早期に確認し、別途に
設けられた当該コマンドの種類と当該コマンドに含まれ
る制御信号の種類及びそれらの時系列毎の変化パターン
を予め記憶してある適宜のテーブルを参照して、その制
御信号の種類とそれらの時系列毎の変化パターンとを読
出すものである。

【００２５】当該具体例に於いては、前記した具体例に
於いて使用されているパリティジェネレータ２０、パリ
ティ記憶手段２１及びパリティチェック手段２２と同様
の回路群が設けられており、該コマンド判別手段２４に
より出力された当該コマンドを構成する各種の制御信
号、例えば上記したＲＡＳ信号、ＣＡＳ信号、ＷＥ信号
及びＣＳ信号と、それぞれのタイミングに於ける変化の
情報は、先ず該パリティジェネレータ２０に入力され、
該パリティジェネレータ２０は、該コマンド判別手段２
４から入力された情報に基づいて、前記具体例と同様図
４（Ａ）に示す様な方法により、当該入力されるＲＡＳ
信号、ＣＡＳ信号、ＷＥ信号及びＣＳ信号のそれぞれの
タイミングに於ける変化からパリティを生成してパリテ
ィ記憶手段２１に一旦格納しておく。

【００２６】又、本具体例に於いては、パリティチェッ
ク手段２２が設けられており、該パリティチェック手段
２２には、前記したパリティ記憶手段２１に一旦格納さ
れていたパリティが入力されると同時に、当該パリティ
と前記した演算処理手段１２へ当該制御信号が入力され
る直前の当該制御信号の状態をチェックする為に、上記
バッファ５─１，５─２，５─３及び５─４の出力部が
接続されており、従って、前記した具体例と同様に、該
パリティジェネレータ２０から出力されたパリティと、
該演算手段１２に入力される直前の当該複数種の制御信
号の作動タイミングとを比較して、当該複数種の制御信
号の作動タイミングにエラーが有るか否かが判断され
る。

【００２７】係るパリティチェック手段２２に於いて
は、図４（Ｂ）に示す様に、前記した具体例に於ける図
２（Ｂ）に示す方法と同様の方法で、タイミングエラー
チェックパリティ（TIMING-E) をタイミングエラー端子
部２３から出力する様に構成したものである。

【００２８】

【発明の効果】本発明に係る演算手段に対する制御信号
のタイミングチェック装置は、上記した様な技術構成を
有しているので、コマンド数或いは当該コマンド毎の変
化パターンの数には無関係に高速にタイミングチェック
が実行でき、しかも常時タイミングチェックを容易に実
行する事が出来る演算手段に対する制御信号のタイミン
グチェック装置を提供するものである。

【図面の簡単な説明】

【図１】図１は、本発明に係る演算手段に対する制御信
号のタイミングチェック装置の一具体例の構成を説明す
るブロックダイアグラムである。

【図２】図２（Ａ）は、本発明に係る図１に示す演算手
段に対する制御信号のタイミングチェック装置に於い
て、各制御信号からパリティを生成する例を説明する図
であり、又図２（Ｂ）は、同具体例に於いて制御信号に
於けるタイミングエラーチチェックの為のパリティを生
成する例を説明する図である。

【図３】図３は、本発明に係る演算手段に対する制御信
号のタイミングチェック装置の他の具体例の構成を説明
するブロックダイアグラムである。

【図４】図４（Ａ）は、本発明に係る図３に示す演算手
段に対する制御信号のタイミングチェック装置に於い
て、各制御信号からパリティを生成する例を説明する図
であり、又図４（Ｂ）は、同具体例に於いて制御信号に
於けるタイミングエラーチチェックの為のパリティを生
成する例を説明する図である。

【図５】図５は、従来に於ける演算手段に対する制御信
号のタイミングチェック装置の構成の一例を示すブロッ
クダイアグラムである。

【図６】図６（Ａ）は、従来明に係る演算手段に対する
制御信号のタイミングチェック装置に於いて、各制御信
号毎に動作パターンを認識する操作を説明する図であ
り、又図６（Ｂ）は従来例に於いて制御信号に於けるタ
イミングエラーチチェックする例を説明する図である。

【符号の説明】

１…制御手段 ２…制御回路 ３…出力信号配線 ４─１〜４─４…フリップフロップ ５─１〜５─４…バッファー ６…セレクタ回路 ７─１〜７─３…動作パターン出力回路 ８…チエック回路 ８─１…ＲＡＳ比較回路 ８─２…ＣＡＳ比較回路 ８─３…ＷＥ比較回路 ８─４…ＯＲ回路 １０─１〜１０─３…出力端子部 １１─１〜１１─４…接続配線部 １１─１Ｒ〜１１─４Ｒ…リセット配線 ２０…パリティジェネレータ ２１…パリティ記憶回路 ２２…パリティチェック手段 ２３…タイミングエラー端子部 ２４…コマンド判別手段

フロントページの続き (72)発明者 平沢 務 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 池原 昌平 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 制御回路と、該制御回路に接続された所
   定の出力信号配線を有する制御手段と、該制御手段から
   出力される複数種の制御信号により駆動制御される演算
   手段とから構成されると共に、該制御手段の当該出力信
   号配線に於ける所定の部位で測定された、当該複数種か
   らなる制御信号の作動タイミングに関してパリティを発
   生させるパリティジェネレータと、該パリティジェネレ
   ータから出力されたパリティと、該演算手段に入力され
   る直前の当該複数種の制御信号の作動タイミングとを比
   較して、当該複数種の制御信号の作動タイミングにエラ
   ーが有るか否かを判断するパリティチェック手段とが設
   けられている事を特徴とする演算手段に対する制御信号
   のタイミングチェック装置。
2. 【請求項２】 制御回路と、該制御回路に接続された所
   定の出力信号配線を有する制御手段と、該制御手段から
   出力される複数種の制御信号により駆動制御される演算
   手段とから構成されると共に、当該制御手段に於いて出
   力された当該演算手段に対する制御コマンドを判別する
   コマンド判別手段と、該コマンド判別手段により判別さ
   れた当該コマンドに対して、予め定められた当該複数種
   の制御信号の作動タイミングとからパリティを発生させ
   るパリティジェネレータと、該パリティジェネレータか
   ら出力されたパリティと、該演算手段に入力される直前
   の当該複数種の制御信号の作動タイミングとを比較し
   て、当該複数種の制御信号の作動タイミングにエラーが
   有るか否かを判断するパリティチェック手段とが設けら
   れている事を特徴とする演算手段に対する制御信号のタ
   イミングチェック装置。
3. 【請求項３】 当該演算手段がＲＡＭである事を特徴と
   する請求項１乃至２に記載の演算手段に対する制御信号
   のタイミングチェック装置。