JPH08106736A

JPH08106736A - ディジタル符号誤り補正装置

Info

Publication number: JPH08106736A
Application number: JP24366794A
Authority: JP
Inventors: Osamu Kawamae; 治川前; Munehiro Nishioka; 宗洋西岡; Toshifumi Takeuchi; 敏文竹内; Izumi Kimura; いづみ木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-10-07
Filing date: 1994-10-07
Publication date: 1996-04-23

Abstract

(57)【要約】【目的】２チャンネルステレオ再生時における誤りデー
タ補正回路に、ステレオ入力をモノラル信号化する機能
を持たせ、さらにモノラル信号化した時でも誤りデータ
補正機能を実現することにある。【構成】４ワード分のシフトレジスタ回路と１個の直列
形加算回路及びこれらの間でのデータの入出力を制御す
る選択手段で構成され、データの正誤、ステレオ出力か
モノラル出力かの設定状態及び、データのチャンネルの
種類より選択手段を制御し、誤ったデータに対し、シリ
アル出力に前値又は前後のデータからの平均値に補正し
たデータを得る。２チャンネルのデータの平均値である
モノラル信号を出力する必要があれば、最初にモノラル
信号の生成を行い、通常動作時とは異なる制御方法によ
り、前値保持、平均値補間を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＰＣＭオーディオ再生装
置に係り、特に誤りデータを平均値補間及び前値保持す
るに好適なディジタル符号誤り装置に関する。

【０００２】

【従来の技術】ＰＣＭオーディオ機器は、アナログ信号
をディジタル信号に変換し、それに誤り検出訂正符号を
付加し記録媒体に記録再生する。再生時に発生するデー
タの誤りは、上記誤り検出訂正符号により検出、訂正処
理が施されるが、訂正不可能なデータについては、一般
的に、平均値補間及び前値保持と言った手段により補正
を加える。従来このディジタル符号誤り補正装置は、昭
６１−１２６６７０号に記載のように、加算回路を用い
て、直列演算処理を行う構成となっていて、２チャンネ
ルによるステレオ再生における平均値補間及び前値保持
を実現する。また、該加算回路を用いて、２チャンネル
のステレオ信号の平均値を計算し、これをモノラル信号
として出力できる。

【０００３】

【発明が解決しようとする課題】上記従来技術におい
て、モノラル信号の出力時には、平均値補間及び前値保
持が不可能となり、モノラル出力時の誤りデータ補正機
能は配慮されていなかった。なぜならば、ステレオ信号
のモノラル化のための平均値演算を、ステレオ出力時の
平均値補間に使用する加算回路を用いて行っていること
から、モノラル出力時には、加算回路を平均値補間のた
めに使用できなくなるためである。

【０００４】本発明の目的は、２チャンネルステレオ再
生時における誤りデータ補正機能を変えることなく、モ
ノラル信号化専用の加算回路を新たに設けるのではな
く、従来の加算回路１個によって、２チャンネルステレ
オ入力をモノラル信号化した時でも誤りデータ補正機能
を実現することにある。

【０００５】

【課題を解決するための手段】上記の目的は、２チャン
ネルのデータが交互に加わるディジタル符号誤り補正手
段において、オフセットバイナリ表示の２進数データ１
ワードを取り込み、最下位ビットからシリアルに出力す
る第１の記憶手段と、第１の記憶手段の出力を一方の入
力とする第１のデータ選択手段と、該第１のデータ選択
の出力を入力とする第２の記憶手段と、該第２の記憶手
段の出力を一方の入力とする第２のデータ選択手段と、
該第２のデータ選択手段の出力を入力とする第３の記憶
手段と、該第１、第２及び第３の記憶手段の出力を入力
とする第３のデータ選択手段と、該第２及び第３の記憶
手段の出力を入力とする第４のデータ選択手段と、該第
３及び第４のデータ選択手段の出力を入力とする直列形
の加算手段と、該加算手段の出力を入力とする第５のデ
ータ選択手段と、該第５のデータ選択の出力を入力とす
る第４の記憶手段を具備し、該第１のデータ選択手段の
他方の入力としては該加算手段の出力を加え、該第２の
データ選択手段の他方の入力としては該第３の記憶手段
の出力を加え、該第５のデータ選択手段の他方の入力と
しては該第４の記憶手段の出力を加え、さらに、ステレ
オ出力かモノラル出力化の設定手段と、データの正誤の
状態及び、データのチャンネルの種類を示す符号の入力
手段を有し、データの正誤、ステレオ出力かモノラル出
力かの設定状態及び、データのチャンネルの種類によっ
て第１〜第５のデータ選択手段を制御し、誤ったデータ
に対し、該第４の記憶手段のシリアル出力に前値又は前
後のデータからの平均値に補正したデータを得ることを
特徴とするディジタル符号誤り補正手段において、ステ
レオ信号出力時には、従来と同じく第１の記憶手段に誤
りデータが入力された時、それを第３の記憶手段に保持
されているところの同じチャンネルの一個前のデータで
置き換えて、その置き換えたデータが第３の記憶手段に
保持された時に、第１の記憶手段に入力されたデータが
正しい場合は、第１及び第３の記憶手段からの出力を該
直列形の加算手段に入力し、両データの平均値出力を得
て、平均値補間したデータとして第４の記憶手段に入力
し、モノラル信号出力時は、第１及び第２の記憶手段に
保持された片チャンネルずつのデータを出力したものを
該直列形の加算手段に入力し、両データの平均値出力を
得て、モノラル信号化したデータとして第２の記憶手段
に入力し、この時、第１及び第２の記憶手段に保持され
た片チャンネルずつのデータに誤りがある場合は、既に
第３の記憶手段に保持されている１個前のモノラル化さ
れたデータを、前値保持されたデータとして第２の記憶
手段に入力し、このデータが第３の記憶手段に保持され
た時、第２の記憶手段に保持されたモノラルデータが正
しい場合は、第２及び第３の記憶手段からの出力を該直
列形の加算手段に入力し、両モノラルデータの平均値出
力を得て、平均値補間したモノラルデータとして第４の
記憶手段に入力し、そのデータを第４の記憶手段から出
力することにより達成される。

【０００６】

【作用】２チャンネルのデータＬ，Ｒの平均値であるモ
ノラル信号を出力する必要があれば、最初にデータＬ，
Ｒの平均値のモノラル信号の生成を行い、通常動作時と
は異なる誤り補正方法を行うことにより、前値保持、平
均値補間に必要な回路増加を押さえた。

【０００７】

【実施例】以下、本発明の一実施例を図１により説明す
る。図１において、取扱うワードのデータはオフセット
バイナリ表示で量子化数は１６ビットであり、左右２チ
ャンネルのデータは交互に標本化周波数の繰り返し周期
で加わる。又、各ワードが誤りであるかは、データに付
加された誤り検出符号の処理により、分かっているもの
とする。更に、入力されたデータが左右いずれのチャン
ネルであるかも、分かっているものとする。また、デー
タを左右２チャンネルのステレオ信号のままで出力する
か、データをモノラル信号として出力するかは外部より
設定するものとし、その設定の内容も分かっているもの
とする。

【０００８】図１において、１は、１６ビット並列デー
タを入力端子１Ｐからパラレル入力し、出力端子１Ｑ１
６から最下位ビット（以下ＬＳＢと記す）を、また出力
端子１Ｑ１５からＬＳＢより１ビット上位のビットを、
それぞれ先頭に、データを下位のビットから上位のビッ
トの向きでシリアルに出力（以下シリアル出力）する、
パラレル入力シリアル出力形シフトレジスタ回路（以下
ＰＳシフトレジスタ回路と記す）、２は、１ワード１６
ビットのシフトレジスタ回路であり、入力端子２Ｄから
シリアル入力し、出力端子２Ｑ１６からＬＳＢを、また
出力端子２Ｑ１５からＬＳＢより１ビット上位のビット
を、それぞれ先頭に、データをシリアル出力するシリア
ル入力シリアル出力形シフトレジスタ回路（シフトレジ
スタ回路と記す）、３は、１ワード１６ビットのシフト
レジスタ回路であり、入力端子３Ｄからシリアル入力
し、出力端子３Ｑ１６からＬＳＢを、また出力端子３Ｑ
１５からＬＳＢより１ビット上位のビットを、それぞれ
先頭に、データをシリアル出力するシリアル入力シリア
ル出力形シフトレジスタ回路、４は、入力端子４Ａと入
力端子４Ｂに入力されたデータの和を出力端子４Ｓから
出力する直列形加算回路、５は、１ワード１６ビットの
シフトレジスタ回路であり、入力端子５Ｄからシリアル
入力し、出力端子５Ｑ１６からＬＳＢを先頭に、データ
をシリアル出力するシリアル入力シリアル出力形シフト
レジスタ回路、６は、入力端子６Ａまたは６Ｂへの入力
データのいずれかを選択し、出力端子６Ｙへ出力するデ
ータセレクタ回路、７は、入力端子７Ａまたは７Ｂへの
入力データのいずれかを選択し、出力端子７Ｙへ出力す
るデータセレクタ回路、８は、入力端子８Ａまたは８Ｂ
への入力データのいずれかを選択し、出力端子８Ｙへ出
力するデータセレクタ回路、９は、入力端子９Ａまたは
９Ｂへの入力データのいずれかを選択し、出力端子９Ｙ
へ出力するデータセレクタ回路、１０は、入力端子１０
Ａまたは１０Ｂへの入力データのいずれかを選択し、出
力端子１０Ｙへ出力するデータセレクタ回路、１１は、
ＰＳシフトレジスタ回路１にデータを供給する入力端
子、１２は、シリアル出力を行う出力端子、１３は、入
力端子１３Ｄから入力されたデータをラッチして、出力
端子１３Ｑへ出力するラッチ回路である。

【０００９】１４は、１の出力端子１Ｑ１６の出力信
号。

【００１０】１５は、１の出力端子１Ｑ１５の出力信
号。

【００１１】１６は、２の出力端子２Ｑ１６の出力信
号。

【００１２】１７は、２の出力端子２Ｑ１５の出力信
号。

【００１３】１８は、３の出力端子３Ｑ１６の出力信
号。

【００１４】１９は、３の出力端子３Ｑ１５の出力信
号。

【００１５】２０は、８の出力端子８Ｙの出力信号。

【００１６】２１は、９の出力端子９Ｙの出力信号。

【００１７】２２は、４の出力端子４Ｓの出力信号。

【００１８】２３は、１０の出力端子１０Ｙの出力信
号。

【００１９】２４は、５の出力端子５Ｑ１６の出力信
号。

【００２０】２５は、６の出力端子６Ｙの出力信号。

【００２１】２６は、７の出力端子７Ｙの出力信号。

【００２２】２７は、１３の出力端子１３Ｑの出力信
号。

【００２３】次に本実施例についての動作を図２〜図８
のタイミング図を用いて説明する。最初に、２チャンネ
ルのステレオ信号を出力する場合について説明する。該
タイミング図の左側に記した符号は、図１の各部の信号
に対応するものである。図２はデータに誤りがない状態
におけるタイミング図で、入力端子１１にＬ０，Ｒ０，
Ｌ１，Ｒ１，…の順に各ワードのデータが加わる。図１
のＰＳシフトレジスタ回路１ではまずＬ０のデータを取
り込み、出力端子１Ｑ１６にＬＳＢから出力し、最後に
最上位ビット（以下ＭＳＢと記す）を出力する。次にＲ
０，Ｌ１，Ｒ１のデータが加わるごとに、同様の動作を
繰り返し行い、１Ｑ１６端子出力に図２の１４で示す信
号を得る。出力端子１Ｑ１５はＬＳＢより１ビット上位
のビットから出力して、最後に次のデータのＬＳＢを出
力する。データセレクタ６には、６Ａ側にＰＳシフトレ
ジスタ回路１の出力信号１４を入力し、６Ｂ側にラッチ
回路１３の１３Ｑ端子の出力２７を入力する。ＰＳシフ
トレジスタ回路１に取り込んだデータが正しいデータの
時、このデータセレクタ６は６Ａ側を選択し、図２の信
号１４をシフトレジスタ回路２の２Ｄ入力へ加える。デ
ータセレクタ７には、７Ａ側にシフトレジスタ回路２の
端子２Ｑ１６の出力１６を加え、７Ｂ側にシフトレジス
タ回路３の３Ｑ１６端子の出力１８を加える。ステレオ
信号のモノラル変換を行わない場合、データセレクタ７
は７Ａ側を選択し、図２の１６の信号をシフトレジスタ
回路３の３Ｄ入力へ加える。データセレクタ８には、８
Ａ側にＰＳシフトレジスタ回路１の１Ｑ１５端子からの
出力信号１５を入力し、８Ｂ側にシフトレジスタ回路２
の２Ｑ１５端子からの出力信号１７を入力し、８Ｃ側に
シフトレジスタ回路３の３Ｑ１５端子からの出力信号１
９を入力する。シフトレジスタ回路３に保持されている
データがＰＳシフトレジスタ回路１に取り込まれた時に
正しいデータであった場合、このデータセレクタ８は８
Ｃ側を選択し、図２の２０の信号を直列形加算回路４の
入力４Ａに加える。データセレクタ９には、９Ａ側にＰ
Ｓシフトレジスタ回路１の１Ｑ１５端子からの出力信号
１５を入力し、９Ｂ側にシフトレジスタ回路３の３Ｑ１
５端子からの出力信号１９を入力する。ステレオ信号の
モノラル変換を行わない場合、このデータセレクタ９は
９Ｂ側を選択し、図２の信号２１を直列形加算回路４の
入力４Ｂに加える。直列形加算回路４は４Ａと４Ｂの入
力を下位ビットから加算し、出力端子４Ｓへ出力２２の
加算結果を得る。図２の８Ｙ端子出力信号２０（この時
は３の端子３Ｑ１５の出力信号１９と同一）は３Ｑ１６
端子出力１８のＬ１データが１ビットだけＬＳＢ側にシ
フトしたものである。従って、３Ｑ１６端子からＬ１デ
ータのＬＳＢからＭＳＢまでを出力するのと同じタイミ
ングで、Ｌ１データを信号として直列形加算回路４へ入
力しようとすると、Ｌ１データのＬＳＢから１ビット上
位のビットから入力が始まるのでＬＳＢが欠落し、最後
のビットとして次のＲ１データの最初のＬＳＢが入力さ
れてしまう。従って、直列形加算回路４は、８Ｙ信号か
らＬ１データが入力開始される以前に、３Ｑ１６端子の
出力１８からのＬ１データのＬＳＢを先に取り込み、上
位ビットへの繰り上がりを計算する機構を備える必要が
ある。また、最後のビットとして次のＲ１データの最初
のＬＳＢが入力されてしまわないように、最後のビット
計算時には、その１ビット前のＬ１データのＭＳＢが保
持されるようなタイミング調整機構も備える。こうし
て、図２の２０の入力端子４Ａへの入力は、３Ｑ１６端
子出力１８であるＬ１データの１／２の値を４Ａに入力
しているのと同じになる。４Ｂも同様である。その結
果、Ｌ１の１／２を２個加算したことになるので、図２
の４Ｓ出力２２にはＬ１と同じデータが得られる。デー
タセレクタ１０には、１０Ａ側に直列形加算回路４の出
力２２を入力し、１０Ｂ側にシフトレジスタ回路５の５
Ｑ１６端子出力２４を加える。ステレオ信号のモノラル
変換を行わない場合、データセレクタ１０は１０Ａ側を
選択し、図２の２２の信号をシフトレジスタ回路５の５
Ｄ入力へ加える。出力端子１２には、シフトレジスタ回
路５の５Ｑ１６端子出力であるところの、図２の１２の
信号が得られる。

【００２４】次に２チャンネルのステレオ信号を出力す
る場合で、データが誤りの場合の図１の動作を、図３及
び図４のタイミング図に示す。図３でＬ２のデータが誤
っていることから、データセレクタ６は６Ｂ側を選択
し、ラッチ回路１３の出力２７をシフトレジスタ回路２
の入力端子２Ｄに２５として加える。ラッチ回路１３
は、直列形加算回路４の出力２２をシフトレジスタ回路
２に入力する時のタイミング合わせの回路であり、端子
２Ｄに入力されるデータはシフトレジスタ回路３の出力
データＬ１と同じである。これによりＲ２のデータを取
り込み、シフトするタイミングでは、シフトレジスタ回
路２の出力１６には誤ったデータＬ２の替わりにＬ１の
データが出力され、データセレクタ７を通りシフトレジ
スタ回路３に入力される。この入れ替えられたデータ
は、その後、図４で示すようにＬ３データを取り込みシ
フトするタイミングで、シフトレジスタ回路３の出力１
８に表れる。この時取り込んだデータＬ３が正しい場
合、データセレクタ８は８Ａを、データセレクタ９は９
Ｂを選択し、図４の２３で示すように、直列形加算回路
で加算した（Ｌ１＋Ｌ３）／２のデータ２２を、データ
セレクタ１０を通過してシフトレジスタ回路５に入力す
る。その後、図４で示すようにＲ３データを取り込みシ
フトするタイミングで出力端子１２にＬ２データの替わ
りに、前後の正しいデータＬ１，Ｌ３の平均値で補間し
たデータ（Ｌ１＋Ｌ３）／２が出力される。

【００２５】前記動作説明ではＬチャンネルデータが単
独で誤っている場合を扱ったが、連続して誤った場合
は、図３の動作を繰返す。即ち、２個以上連続して誤っ
たデータに関しては、最初の誤りデータはその前の正し
いデータで置き換えて、前値保持の処理を行う。

【００２６】以上はＬチャンネルについてのみ説明した
が、Ｒチャンネルのデータに関しても同一の動作とな
り、同じ結果が得られる。

【００２７】又、全く平均値補間や前値保持和行わない
場合は、データセレクタ８の８Ａを、データセレクタ９
の９Ａを常に選択すればよい。ただし、データの出力端
子１２への出力タイミングは早くなる。

【００２８】次に、ステレオ信号のモノラル変換を行う
場合の動作を図５〜図８のタイミング図を用いて説明す
る。最初に、データに誤りがない場合の動作について図
５で説明する。Ｌ２データを取り込みシフトするタイミ
ングでは、データセレクタ６は６Ａ側を選択し、ＰＳシ
フトレジスタ回路１出力であるＬ２信号を、シフトレジ
スタ回路２の２Ｄ入力へ加える。このタイミングではデ
ータセレクタ７は７Ａ側を選択し、図５の１６の信号を
シフトレジスタ回路３の３Ｄ入力へ加える。シフトレジ
スタ回路２に保持されているデータが（Ｌ１＋Ｒ１）／
２であるとき、データセレクタ８は８Ｃ側を選択し、図
５の２０の信号を直列形加算回路４の入力４Ａに加え
る。又、データセレクタ９は９Ｂ側を選択し、図５の２
１の信号を直列形加算回路４の入力４Ｂに加える。直列
形加算回路４の出力２２は、シフトレジスタ回路３の出
力１８と同じになる。同じくＬチャンネルデータを取り
込みシフトするタイミングでは、データセレクタ１０は
１０Ａ側を選択し、直列形加算回路４の出力２２をシフ
トレジスタ回路５の５Ｄ入力へ加える。出力端子１２に
は、図５の様に、シフトレジスタ回路５の端子５Ｑ１６
の出力であるところの｛Ｌ（−１）＋Ｒ（−１）｝／２
データが、モノラル出力の右スピーカ用信号として得ら
れる。Ｒ２データを取り込みシフトするタイミングで
は、ＰＳシフトレジスタ回路１に取り込んだデータが正
しいデータであり、かつシフトレジスタ回路２に取り込
んだデータが正しいデータの時、データセレクタ８は８
Ｂ側を選択し、Ｌ２データを直列形加算回路４の入力４
Ａに加え、データセレクタ９は９Ａ側を選択し、Ｒ２デ
ータを直列形加算回路４の入力４Ｂに加える。従って、
直列形加算回路４の出力２２は、Ｌ２とＲ２から作成し
たモノラル信号（Ｌ２＋Ｒ２）／２データとなる。Ｒチ
ャンネルデータを取り込みシフトするタイミングでは、
データセレクタ６は６Ｂ側を選択し、図５の２２の上記
（Ｌ２＋Ｒ２）／２データをシフトレジスタ回路２の２
Ｄ入力へ加える。又、データセレクタ７は７Ｂ側を選択
し、図５の信号１８を同回路の３Ｄ入力へ加える。又、
データセレクタ１０は１０Ｂ側を選択し、シフトレジス
タ回路５の端子５Ｑ１６の出力を５Ｄ入力へ加える。出
力端子１２には、図５の様に、シフトレジスタ回路５の
端子５Ｑ１６の出力であるところの（Ｌ１＋Ｒ１）／２
データが、モノラル出力の左スピーカ用信号として得ら
れる。

【００２９】次にステレオ信号のモノラル変換を行う場
合で、データに誤りがある時の動作について図６〜図８
で説明する。上記図５と同じタイミングで、Ｌ２または
Ｒ２データのいずれかが誤りである場合の動作を、図６
に示す。まず、Ｌ２データを取り込みシフトするタイミ
ングでは、図５と同様の動作を行う。次に、Ｒ２データ
を取り込みシフトするタイミングでは、データセレクタ
８は８Ｃ側を、データセレクタ９は９Ｂ側を選択し、シ
フトレジスタ回路３の出力であるモノラルデータ（Ｌ１
＋Ｒ１）／２を直列形加算回路４の出力２２として得
て、ラッチ回路１３、データセレクタ６を通過してシフ
トレジスタ回路２に入力し、前値保持を行う。その後、
図７に示すように、図５と同様のデータセレクタの選択
を行い、データの入力出力を行う。次に、図８のタイミ
ングで、Ｌ４データを取り込みシフトするタイミングで
は、データセレクタ８は８Ｂ側を、データセレクタ９は
９Ｂ側を選択し、モノラルデータ（Ｌ１＋Ｒ１）／２と
（Ｌ３＋Ｒ３）／２の平均値である｛（Ｌ１＋Ｒ１）＋
（Ｌ３＋Ｒ３）｝／２を直列形加算回路４の出力２２と
して得る。このデータを、データセレクタ１０を通過し
てシフトレジスタ回路５に入力する。その後、Ｒ４デー
タを取り込みシフトするタイミングで、出力端子１２に
（Ｌ２＋Ｒ２）／２のモノラルデータの替わりに、前後
の正しいモノラルデータ（Ｌ１＋Ｒ１）／２，（Ｌ３＋
Ｒ３）／２の平均値で補間したデータ｛（Ｌ１＋Ｒ１）
＋（Ｌ３＋Ｒ３）｝／２が出力される。

【００３０】前記動作説明ではＬ２あるいはＲ２データ
が単独で誤っている場合を扱ったが、Ｌ２とＲ２が共に
誤った場合も、同様の動作を行う。また、続いて、Ｌ３
またはＲ３のデータが誤っていた場合、図６の動作を繰
返す。即ち、２個以上連続して誤ったモノラルデータに
関しては、最初の誤りモノラルデータはその前の正しい
モノラルデータで置き換えて、前値保持の処理を行う。

【００３１】

【発明の効果】従来、４ワード分のシフトレジスタ回路
と１個の直列形加算回路で、２チャンネルステレオ信号
のモノラル信号への変換を行った場合、平均値補間また
は前値保持を行えなかったが、本発明によりステレオ信
号再生時のみでなく、モノラル信号への変換を行った場
合でも平均値補間または前値保持を行えるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】ステレオ信号再生時でデータに誤りがない時の
図１の動作を説明するタイミング図である。

【図３】ステレオ信号再生時でデータに誤りがある時の
図１の動作を説明するタイミング図である。

【図４】図３に続くタイミング図である。

【図５】ステレオ信号のモノラル信号への変換を行った
場合の、再生時でデータに誤りがない時の図１の動作を
説明するタイミング図である。

【図６】ステレオ信号のモノラル信号への変換を行った
場合の、再生時でデータに誤りがある時の図１の動作を
説明するタイミング図である。

【図７】図６に続くタイミング図である。

【図８】図７に続くタイミング図である。

【符号の説明】

１…パラレル入力シリアル出力形１６ビットシフトレジ
スタ回路、２，３，５…１６ビットシフトレジスタ回路、４…直列形加算回路、６，７，８，９，１０…データセレクタ回路、１１…入力端子、１２…出力端子、２０…直列形加算回路入力端子４Ａへの入力信号、２０…直列形加算回路入力端子４Ｂへの入力信号、２２…直列形加算回路出力端子４Ｓからの出力信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者木村いづみ神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像メディア研究所内

Claims

【特許請求の範囲】

【請求項１】２チャンネルのオフセットバイナリ表示の
２進数データ１ワードが交互に入力され、その信号を２
チャンネルのままでステレオ信号として、又は２チャン
ネルが同じ内容のモノラル信号としてシリアル出力する
ディジタル符号誤り補正装置で、ステレオ信号出力、モ
ノラル信号出力のいずれの場合も、誤ったデータに対し
その前の正しいデータの値を前値保持、又は前後の正し
いデータからの平均値に補正したデータを得ることを特
徴としたディジタル符号誤り補正装置。
【請求項２】２チャンネルのオフセットバイナリ表示の
２進数データ１ワードが交互に入力されるディジタル符
号誤り補正装置で、そのデータがどちらのチャンネルの
ものかを示す信号と、更にそのデータが正しいか誤りか
を示すフラグも入力され、更にその信号を２チャンネル
のままでステレオ信号として出力するか、２チャンネル
のデータの平均値を生成し、モノラル信号として２チャ
ンネル同時に出力するかを設定する制御信号が入力さ
れ、ステレオ信号出力、モノラル信号出力のいずれの場
合も、シリアル出力として、誤ったデータに対し前のデ
ータの値又は前後の正しいデータからの平均値に補正し
たデータを得ることを特徴とし、基本的に４個のシリア
ル出力形レジスタと１個の直列形加算回路で構成され、ステレオ信号出力時には、１ワードずつデータを４個の
シリアル出力形レジスタに入力順に保持し、新しいデー
タが入力されるごとに保持するレジスタを１個ずつ移し
て行き、正しいデータに関しては、３番目のレジスタか
ら３番目のレジスタ内のワードの１／２の値のデータを
２系列に分けて、直列形加算回路に入力、加算し、これ
らの和として元の３番目のレジスタ内のワードと同じデ
ータを得て、４番目のレジスタに送って入力し、１番目
のレジスタに入力された順番通りに、入力されたままの
データを４番目のレジスタから出力して、誤ったデータが１番目のレジスタに入力された時には、
１番目のレジスタから２番目のレジスタにデータを移す
替わりに、３番目のレジスタから直列形加算回路を通過
し４番目のレジスタ入力されるデータを２番目のレジス
タにも入力し、更にこのデータが３番目のレジスタに移
された後のデータ転送の時、１番目のレジスタに保持さ
れているのが正しいデータである場合は、１番目のレジ
スタ内のワードの１／２の値のデータと、３番目のレジ
スタ内のワードの１／２の値のデータを直列形加算回路
に入力、加算し、これらの和として、１番目のレジスタ
内のワードと、３番目のレジスタ内のワードの平均値を
得て、これを誤ったデータの替わりに同じチャンネルの
前後の正しいデータから平均値補間したデータとして、
４番目のレジスタに入力して、また、この時、１番目の
レジスタに保持されているのが誤ったデータである場合
は、３番目のレジスタから３番目のレジスタ内のワード
の１／２の値のデータを２系列に分けて、直列形加算回
路に入力、加算し、これらの和として元の３番目のレジ
スタ内のワードと同じデータを出力として得て、これを
誤ったデータの替わりに同じチャンネルの前の正しいデ
ータで前値保持して補間したデータとして、４番目のレ
ジスタに送って入力し、次の転送タイミングでデータを
４番目のレジスタから出力して、モノラル信号出力時には、２チャンネルのデータが１番
目のレジスタと２番目のレジスタにそれぞれ保持された
とき、この２個のワードが正しいデータであった場合
は、１番目のレジスタから１番目のレジスタ内のワード
の１／２の値のデータを、２番目のレジスタから２番目
のレジスタ内のワードの１／２の値のデータを、直列形
加算回路に入力、加算し、これらの和として１番目のレ
ジスタ内のワードと、３番目のレジスタ内のワードの平
均値を得られるので、これをモノラル化した信号として
２番目のレジスタに入力し、次の転送タイミングで３番
目のレジスタへ転送してから、次の転送タイミングでは
３番目のレジスタの入力へ該レジスタの出力を接続する
ことで、データをもう１回保持し、その次の転送タイミ
ングで４番目のレジスタへ転送してから、次の転送タイ
ミングでは４番目のレジスタの入力へ該レジスタの出力
を接続することで、データをもう１回保持し、その次の
転送タイミングで前回と同じデータを４番目のレジスタ
から出力することで、２チャンネルのシリアル出力に２
チャンネル分のモノラル信号を出力し、一方で、２チャンネルのデータが１番目のレジスタと２
番目のレジスタにそれぞれ保持されたとき、この２個の
ワードのいずれか、あるいは両方が誤ったデータであっ
た場合は、これらのステレオ信号のモノラル変換は行わ
ずに、３番目のレジスタから３番目のレジスタ内の、既
にモノラル化してあるワードの１／２の値のデータを２
系列に分けて、直列形加算回路に入力、加算し、これら
の和として元の３番目のレジスタ内のワードと同じデー
タを得て、２番目のレジスタに送って入力し前値保持を
行い、次の転送タイミングで３番目のレジスタへ転送し
てから、次の転送タイミングでは３番目のレジスタにデ
ータをもう１回保持し、その次の転送タイミングで、２
番目のレジスタに保持されているモノラルのデータが前
値保持されていないデータであった場合、２番目のレジ
スタ内のワードの１／２の値のデータと、３番目のレジ
スタ内のワードの１／２の値のデータを直列形加算回路
に入力、加算し、これらの和として、２番目のレジスタ
内のワードと、３番目のレジスタ内のワードの平均値を
得て、誤ったデータの替わりに前後の正しいモノラルの
データから平均値補間したデータを４番目のレジスタに
入力して、２番目のレジスタに保持されているのが前値
保持されているデータである場合は、３番目のレジスタ
から３番目のレジスタ内のワードの１／２の値のデータ
を２系列に分けて、直列形加算回路に入力、加算し、こ
れらの和として元の３番目のレジスタ内のワードと同じ
データを得て、これを誤ったデータの替わりに前の正し
いモノラルのデータで前値保持で補間したデータとし
て、４番目のレジスタに送って入力し、次の転送タイミ
ングでデータを４番目のレジスタから出力して、モノラ
ル信号出力時も、誤りデータに対し、平均値補間または
前値保持補間による補正を実現することを特徴とするデ
ィジタル符号誤り補正装置。
【請求項３】２チャンネルのデータが交互に加わるディ
ジタル符号誤り補正装置において、オフセットバイナリ
表示の２進数データ１ワードを取り込み、最下位ビット
からシリアルに出力する第１のシフトレジスタ回路と、
該第１のシフトレジスタ回路の出力を一方の入力とする
第１のデータ選択手段と、該第１のデータ選択の出力を
入力とする第２のシフトレジスタ回路と、該第２のシフ
トレジスタ回路の出力を一方の入力とする第２のデータ
選択手段と、該第２のデータ選択手段の出力を入力とす
る第３のシフトレジスタ回路と、該第１、第２及び第３
のシフトレジスタ回路の出力を入力とする第３のデータ
選択手段と、該第２及び第３のシフトレジスタ回路の出
力を入力とする第４のデータ選択手段と、該第３及び第
４のデータ選択手段の出力を入力とする直列形の加算回
路と、該加算回路の出力を入力とする第５のデータ選択
手段と、該第５のデータ選択の出力を入力とする第４の
シフトレジスタ回路を具備し、該第１のデータ選択手段
の他方の入力としては該加算回路の出力を加え、該第２
のデータ選択手段の他方の入力としては該第３のシフト
レジスタ回路の出力を加え、該第５のデータ選択手段の
他方の入力としては該第４のシフトレジスタ回路の出力
を加え、さらに、ステレオ出力かモノラル出力かの設定
手段と、データの正誤の状態及び、データのチャンネル
の種類を示す符号の入力手段を有し、データの正誤、ス
テレオ出力かモノラル出力かの設定状態及び、データの
チャンネルの種類によって第１〜第５のデータ選択手段
を制御し、誤ったデータに対し、該第４のシフトレジス
タ回路のシリアル出力に前値又は前後のデータからの平
均値に補正したデータを得ることを特徴とするディジタ
ル符号誤り補正装置。