JPH0810698B2 - 横型接合型電界効果トランジスタの製法 - Google Patents
横型接合型電界効果トランジスタの製法Info
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- JPH0810698B2 JPH0810698B2 JP58213872A JP21387283A JPH0810698B2 JP H0810698 B2 JPH0810698 B2 JP H0810698B2 JP 58213872 A JP58213872 A JP 58213872A JP 21387283 A JP21387283 A JP 21387283A JP H0810698 B2 JPH0810698 B2 JP H0810698B2
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、例えばGaAs化合物半導体の接合型電界効果
トランジスタを得る場合に適用して好適な横型接合型電
界効果トランジスタの製法に係わる。
トランジスタを得る場合に適用して好適な横型接合型電
界効果トランジスタの製法に係わる。
背景技術とその問題点 化合物半導体、例えばGaAsによる接合型電界効果トラ
ンジスタ（FET）は、高速素子として注目を浴びている
ものの、大規模な集積回路としては、実用化に難点があ
る。
ンジスタ（FET）は、高速素子として注目を浴びている
ものの、大規模な集積回路としては、実用化に難点があ
る。
その最も大きな難点は、FETのピンチオフ電圧Vp（す
なわち、FETのドレイン電流が流れ始めるゲート電圧の
大きさ）を再現性良く制御することである。
なわち、FETのドレイン電流が流れ始めるゲート電圧の
大きさ）を再現性良く制御することである。
通常、GaAsによるFETの集積回路を作るには、半絶縁
性GaAs基体にドナー不純物のSi,Seなどをイオン注入
し、熱処理によってＮ型層を形成し、これにショットキ
ー接合ゲート電極を被着してショットキー接合型のFET
を作製するという方法がとられる。この場合、そのピン
チオフ電圧Vpの変動を、0.1V以内に収めるには、チャン
ネル層となるＮ型層の厚さは、50Å以内の変動に抑えね
ばらない。
性GaAs基体にドナー不純物のSi,Seなどをイオン注入
し、熱処理によってＮ型層を形成し、これにショットキ
ー接合ゲート電極を被着してショットキー接合型のFET
を作製するという方法がとられる。この場合、そのピン
チオフ電圧Vpの変動を、0.1V以内に収めるには、チャン
ネル層となるＮ型層の厚さは、50Å以内の変動に抑えね
ばらない。
また現状のGaAs結晶基板は、そのウェファー毎に残留
不純物濃度、転位密度などが異なり、更に熱処理工程に
よっても変化する。このため、一定のVpを有するFETを
各ウェファーについて得ることが難しく、各ウェファー
毎にそのＮ型層を形成する不純物イオンの注入条件を、
選定する必要がある。
不純物濃度、転位密度などが異なり、更に熱処理工程に
よっても変化する。このため、一定のVpを有するFETを
各ウェファーについて得ることが難しく、各ウェファー
毎にそのＮ型層を形成する不純物イオンの注入条件を、
選定する必要がある。
これに比し、接合型FETは、上述したＮ型層の形成後
にＰ型のゲート領域をイオン注入法、拡散法等によって
形成するものであり、このＰ型領域の深さによって、ピ
ンチオフ電圧Vpを制御することができるので、化合物半
導体のFETにおいて接合型構成とすることに有利性はあ
るが、この場合においても、Ｐ型領域の形成工程でその
深さを決定する上で、例えばその中間過程でのVpの測定
が行われることが望まれる。
にＰ型のゲート領域をイオン注入法、拡散法等によって
形成するものであり、このＰ型領域の深さによって、ピ
ンチオフ電圧Vpを制御することができるので、化合物半
導体のFETにおいて接合型構成とすることに有利性はあ
るが、この場合においても、Ｐ型領域の形成工程でその
深さを決定する上で、例えばその中間過程でのVpの測定
が行われることが望まれる。
発明の目的 本発明は、上述した例えば接合型FETの製造工程にお
いて、ピンチオフ電圧Vp値の推定を適宜正確に行うこと
ができるようにして、所定のVp値を有する接合型FETを
確実に得ることのできるようにした半導体装置の製法を
提供するものである。
いて、ピンチオフ電圧Vp値の推定を適宜正確に行うこと
ができるようにして、所定のVp値を有する接合型FETを
確実に得ることのできるようにした半導体装置の製法を
提供するものである。
発明の概要 すなわち、本発明においては、GaAs等の化合物半導体
における、比較的高濃度（1018cm-3）のＰ型領域に対
しては、金属針の接触によってオーミックコンタクトを
とり得ることを利用して、ピンチオフ電圧Vpの云わばモ
ニター領域を形成し、これの特性を測定して、所望のVp
を有するFETを得るものである。
における、比較的高濃度（1018cm-3）のＰ型領域に対
しては、金属針の接触によってオーミックコンタクトを
とり得ることを利用して、ピンチオフ電圧Vpの云わばモ
ニター領域を形成し、これの特性を測定して、所望のVp
を有するFETを得るものである。
すなわち、本発明においては、化合物半導体に対する
Ｐ型のゲート領域の形成と同時に、少なくとも対の特性
検出用のＰ型の領域を形成し、この対の特性検出用の領
域に、特性検出用探針を接触させ、その探針間のインピ
ーダンスのバイアス電圧特性を測定して、直列抵抗成分
のピークを与える電圧をもってＰ型領域のピンチオフ電
圧を推定して、所要のピンチオフ電圧を得るＰ型領域を
形成する。
Ｐ型のゲート領域の形成と同時に、少なくとも対の特性
検出用のＰ型の領域を形成し、この対の特性検出用の領
域に、特性検出用探針を接触させ、その探針間のインピ
ーダンスのバイアス電圧特性を測定して、直列抵抗成分
のピークを与える電圧をもってＰ型領域のピンチオフ電
圧を推定して、所要のピンチオフ電圧を得るＰ型領域を
形成する。
実施例 本発明においては、例えば第１図に示すように、半絶
縁性GaAsのウェファー、すなわち基板（１）を設け、そ
の一主面（1a）上に図示しないがフォトレジスト膜を例
えば１μｍの厚さに塗布し、露光現像処理を施して、最
終的に回路素子としてのFETを形成すべき部分（図にお
いては１個のみを示す）と、他の位置とに、夫々不純物
注入用の窓を形成する。そして、このフォトレジスト膜
をマスクとして、130keVで４×1012cm-2のドース量をも
ってその窓を通じて基板（１）の表面に選択的にSiをイ
オン注入し、その後レジスト膜を除去して例えば、3Tor
rのAsH3を含むH2ガス中で850℃10分間の熱処理を行っ
て、最終的に回路素子としてのFETを形成すべき部分
と、他の部分とに夫々Ｎ型領域（２）及び（３）を形成
する。
縁性GaAsのウェファー、すなわち基板（１）を設け、そ
の一主面（1a）上に図示しないがフォトレジスト膜を例
えば１μｍの厚さに塗布し、露光現像処理を施して、最
終的に回路素子としてのFETを形成すべき部分（図にお
いては１個のみを示す）と、他の位置とに、夫々不純物
注入用の窓を形成する。そして、このフォトレジスト膜
をマスクとして、130keVで４×1012cm-2のドース量をも
ってその窓を通じて基板（１）の表面に選択的にSiをイ
オン注入し、その後レジスト膜を除去して例えば、3Tor
rのAsH3を含むH2ガス中で850℃10分間の熱処理を行っ
て、最終的に回路素子としてのFETを形成すべき部分
と、他の部分とに夫々Ｎ型領域（２）及び（３）を形成
する。
その後、第２図に示すように、基板（１）の面（1a）
に、絶縁層（４）、例えばSi3N4を、SiH4とN2とによる
気体種を用いて350℃でのプラズマCVD（Chemical Vapou
r Deposition）によって形成する。そして、このSi3N4
層（４）に、領域（２）上の最終的に回路素子としての
FETのゲート領域となる部分に窓（５）を穿設すると共
に、領域（３）上に対の窓（6a）及び（6b）を穿設し、
これら窓（５），（6a），（6b）を通じて各領域（２）
と（３）との上に、Ｐ型の不純物、例えばZnを拡散して
夫々Ｐ型のゲート領域（５）と、特性検出用の対の領域
（8a）及び（8b）をその少なくとも表面の濃度が1018
cm-3をもって形成する。
に、絶縁層（４）、例えばSi3N4を、SiH4とN2とによる
気体種を用いて350℃でのプラズマCVD（Chemical Vapou
r Deposition）によって形成する。そして、このSi3N4
層（４）に、領域（２）上の最終的に回路素子としての
FETのゲート領域となる部分に窓（５）を穿設すると共
に、領域（３）上に対の窓（6a）及び（6b）を穿設し、
これら窓（５），（6a），（6b）を通じて各領域（２）
と（３）との上に、Ｐ型の不純物、例えばZnを拡散して
夫々Ｐ型のゲート領域（５）と、特性検出用の対の領域
（8a）及び（8b）をその少なくとも表面の濃度が1018
cm-3をもって形成する。
そして、このゲート領域（５）による特性を間接的に
推定検出する。この検出は、特性検出用の領域（8a）及
び（8b）に夫々Cu,Au,Pt等より成る電極針、すなわち探
針（9a）及び（9b）接触植立し、両探針間のインピーダ
ンスを測定する。この測定は、容量Ｃと並列コンダクタ
ンスＧを測るか、容量C2と直列抵抗Ｒとを測るインピー
ダンスメータを用い得る。そして、この測定によって後
述するところから明らかになるように回路素子としての
FETのVpを知り、これによって目的のVp値を得ることが
できる深さに領域（７）及び（8a）（8b）の追加拡散を
必要に応じて行ってその深さを所要の深さに設定し、第
３図に示すように、領域（７）にゲート電極（10G）を
オーミックに被着すると共に、領域（７）を挟んでその
両側の領域（２）上にソース及びドレイン各電極（10
s）及び（10D）をオーミックに被着して領域（２）の領
域（７）下をチャンネル（10）とする接合型FET（13）
を形成する。
推定検出する。この検出は、特性検出用の領域（8a）及
び（8b）に夫々Cu,Au,Pt等より成る電極針、すなわち探
針（9a）及び（9b）接触植立し、両探針間のインピーダ
ンスを測定する。この測定は、容量Ｃと並列コンダクタ
ンスＧを測るか、容量C2と直列抵抗Ｒとを測るインピー
ダンスメータを用い得る。そして、この測定によって後
述するところから明らかになるように回路素子としての
FETのVpを知り、これによって目的のVp値を得ることが
できる深さに領域（７）及び（8a）（8b）の追加拡散を
必要に応じて行ってその深さを所要の深さに設定し、第
３図に示すように、領域（７）にゲート電極（10G）を
オーミックに被着すると共に、領域（７）を挟んでその
両側の領域（２）上にソース及びドレイン各電極（10
s）及び（10D）をオーミックに被着して領域（２）の領
域（７）下をチャンネル（10）とする接合型FET（13）
を形成する。
次に、上述したVpの間接的検出方法について説明する
に、上述したように、本発明においては、少なくとも１
対の検出用領域（8a）及び（8b）を設け、これに夫々C
u,Au等より成る金属電極針、すなわち探針（9a）及び
（9b）を接触させて両領域（ａ）及び（8b）間のインピ
ーダンスの測定を行うこの場合、化合物半導体GaAsのＰ
型の高濃度領域（1018cm-3）に対しては、これに電極
金属層を被着せずとも金属探針（9a）及び（9b）を接触
させるのみでオーミックのコンタクトをなし得るもので
あり、本発明においては、このような特性を利用するも
のである。
に、上述したように、本発明においては、少なくとも１
対の検出用領域（8a）及び（8b）を設け、これに夫々C
u,Au等より成る金属電極針、すなわち探針（9a）及び
（9b）を接触させて両領域（ａ）及び（8b）間のインピ
ーダンスの測定を行うこの場合、化合物半導体GaAsのＰ
型の高濃度領域（1018cm-3）に対しては、これに電極
金属層を被着せずとも金属探針（9a）及び（9b）を接触
させるのみでオーミックのコンタクトをなし得るもので
あり、本発明においては、このような特性を利用するも
のである。
このインピーダンスの測定は、容量と並列コンダクタ
ンスの測定によるか容量と直列抵抗が測れるインピーダ
ンスメータを用いることによって行い得る。
ンスの測定によるか容量と直列抵抗が測れるインピーダ
ンスメータを用いることによって行い得る。
今、第４図に示すように、検出用領域（8a）及び（8
b）に検出用探針（9a）及び（9b）を立て、両者間の電
圧Ｖを変化させて両領域（8a）及び（8b）間の容量Ｃを
測定して、第５図に示すようにＣ−Ｖ特性を測定する。
この場合、第４図に破線をもって示すように、今、例え
ば一方の領域（8a）側を正極側として電圧Ｖを与える
と、この領域（8a）に関するPN接合Jaは順方向バイアス
となるので、この印加電圧の大部分は、他方の領域（8
b）によるPN接合Jbに加わる。すなわち、両領域（8a）
及び（8b）によるPN接合Ja及びJbから空乏層の拡がり
は、第４図に破線で示すように接合Jb側において大で、
電圧Ｖを上げて行くことによってこの空乏層が基板領域
に到達するとき、全体の容量Ｃは急激に低下する。すな
わち、この時の電圧によってこれら領域（8a）及び（8
b）と同時に、すなわち、同条件下で形成したゲート領
域（５）のピンチオフ電圧Vpを推定できる。しかしなが
ら、このＣ−Ｖ特性による場合、容量Ｃが或る電圧で急
激に低下するとは云うものの、実際上は或る程度のゆる
やかな勾配をもって低下するのでVpの推定に稍々正確性
を欠く。
b）に検出用探針（9a）及び（9b）を立て、両者間の電
圧Ｖを変化させて両領域（8a）及び（8b）間の容量Ｃを
測定して、第５図に示すようにＣ−Ｖ特性を測定する。
この場合、第４図に破線をもって示すように、今、例え
ば一方の領域（8a）側を正極側として電圧Ｖを与える
と、この領域（8a）に関するPN接合Jaは順方向バイアス
となるので、この印加電圧の大部分は、他方の領域（8
b）によるPN接合Jbに加わる。すなわち、両領域（8a）
及び（8b）によるPN接合Ja及びJbから空乏層の拡がり
は、第４図に破線で示すように接合Jb側において大で、
電圧Ｖを上げて行くことによってこの空乏層が基板領域
に到達するとき、全体の容量Ｃは急激に低下する。すな
わち、この時の電圧によってこれら領域（8a）及び（8
b）と同時に、すなわち、同条件下で形成したゲート領
域（５）のピンチオフ電圧Vpを推定できる。しかしなが
ら、このＣ−Ｖ特性による場合、容量Ｃが或る電圧で急
激に低下するとは云うものの、実際上は或る程度のゆる
やかな勾配をもって低下するのでVpの推定に稍々正確性
を欠く。
一方、このＣ−Ｖ測定において、直列抵抗成分Ｒをみ
ると、これは第６図に示すようにVpの極く近傍で急峻な
ピークを示す。本発明においては、この特性に着目して
Vpの推定をする。
ると、これは第６図に示すようにVpの極く近傍で急峻な
ピークを示す。本発明においては、この特性に着目して
Vpの推定をする。
このようにＲ−Ｖ特性がVp近傍で急峻なピークを示す
のは、次の現象に基づくものと思われる。すなわち、今
第７〜９図に示すように、PN接合に逆バイアス電圧Ｖが
与えられた状態についてみる。図において、破線は空乏
層の拡がりを模式的に示したもので、R0はＮ型層の抵
抗、C0はPN接合の側壁における接合容量R1は空乏層下の
抵抗、C1はRN接合の底面における接合容量を示す。第７
図は|V|《Vpの状態を示し、この場合、空乏層下には未
だキャリアが多く存在するので、R1は充分小さくＲ＝R1
＋R0も充分に小さい。第８図は|V|Vpの状態を示し、
この状態では、キャリアの数が減少して来て、R1は大き
くなり、Ｒも大になってくる。第９図は、|V|＞Vpの状
態を示し、空乏層下には電流は流れず抵抗値ＲはR0だけ
で決まり、Ｒが減少する。このようにして第６図で示し
たようなＲ−Ｖ特性がVp近傍でピークを持つ特性を示す
ことになる。
のは、次の現象に基づくものと思われる。すなわち、今
第７〜９図に示すように、PN接合に逆バイアス電圧Ｖが
与えられた状態についてみる。図において、破線は空乏
層の拡がりを模式的に示したもので、R0はＮ型層の抵
抗、C0はPN接合の側壁における接合容量R1は空乏層下の
抵抗、C1はRN接合の底面における接合容量を示す。第７
図は|V|《Vpの状態を示し、この場合、空乏層下には未
だキャリアが多く存在するので、R1は充分小さくＲ＝R1
＋R0も充分に小さい。第８図は|V|Vpの状態を示し、
この状態では、キャリアの数が減少して来て、R1は大き
くなり、Ｒも大になってくる。第９図は、|V|＞Vpの状
態を示し、空乏層下には電流は流れず抵抗値ＲはR0だけ
で決まり、Ｒが減少する。このようにして第６図で示し
たようなＲ−Ｖ特性がVp近傍でピークを持つ特性を示す
ことになる。
次にこのモデルを数値的に計算してみる。先ず第７〜
９図に示したモデルにおける等価回路として第10図に示
す回路を考える。この時のインピーダンスＺを、 とすると、 より、 ここで、R1,C1が電圧Ｖの関数である。
９図に示したモデルにおける等価回路として第10図に示
す回路を考える。この時のインピーダンスＺを、 とすると、 より、 ここで、R1,C1が電圧Ｖの関数である。
次に、R,Cを電圧の関数で表わす。今、第11図に示す
ようにＮ型層の厚さをｄとし、空乏層の厚さをｘとし、
Ｐ型領域の底面積をｌ×2lとすると、 （ここにεは空乏層の比誘電率、ｎはキャリア（電子）
の濃度、ｅは電子の電荷量、μは電子の移動度であ
る。）となる。一方、ｘと逆バイアス電圧Ｖとは次の関
係が成り立つことが知られている。
ようにＮ型層の厚さをｄとし、空乏層の厚さをｘとし、
Ｐ型領域の底面積をｌ×2lとすると、 （ここにεは空乏層の比誘電率、ｎはキャリア（電子）
の濃度、ｅは電子の電荷量、μは電子の移動度であ
る。）となる。一方、ｘと逆バイアス電圧Ｖとは次の関
係が成り立つことが知られている。
但し、V,VpにはφＢ（接合電位差）が含まれている。
（１）〜（６）式よりＲ及びＣがＶの関数として得ら
れる。
れる。
但し、 （Cm及びRmは、夫々（３）式及び（４）式におけるC1及
びR1の最小値） として数値計算した。この結果を第12図に示す。第13図
は、その一部を拡大した図で、第14図は、Ｒのピークの
Vpからのずれの割合をみた図で、 では、0.1％以下のずれとなり、この程度のずれは無視
できる。
びR1の最小値） として数値計算した。この結果を第12図に示す。第13図
は、その一部を拡大した図で、第14図は、Ｒのピークの
Vpからのずれの割合をみた図で、 では、0.1％以下のずれとなり、この程度のずれは無視
できる。
上述したところから明らかなようにＲ−Ｖ曲線によれ
ば、そのピークを示す電圧ＶをもってVpを正確に知るこ
とができる。
ば、そのピークを示す電圧ＶをもってVpを正確に知るこ
とができる。
このようにして検出用Ｐ型領域、例えば第３図及び第
４図における領域（8b）のVpを知ることができ、これに
よって、この領域（8b）と同時に形成された半導体素
子、すなわち接合型FETのゲート領域（７）による素子
としてVpを間接的に推定することができる。したがって
その製造工程中においてVpを確認しながら領域（７）及
び（8b）への不純物の拡散を追加し、Vpを目的の値とす
ることができる。
４図における領域（8b）のVpを知ることができ、これに
よって、この領域（8b）と同時に形成された半導体素
子、すなわち接合型FETのゲート領域（７）による素子
としてVpを間接的に推定することができる。したがって
その製造工程中においてVpを確認しながら領域（７）及
び（8b）への不純物の拡散を追加し、Vpを目的の値とす
ることができる。
そして、この場合、実際の接合は、理想的接合でない
ためにＲ−Ｖ曲線のピークを示すＶ値とVp値とに、差が
生じるが、これは予めこれを考慮してそのVp値の推定を
なせばよいものである。
ためにＲ−Ｖ曲線のピークを示すＶ値とVp値とに、差が
生じるが、これは予めこれを考慮してそのVp値の推定を
なせばよいものである。
第15図は、第３図における領域（8a）−（３）−（8
b）によるモニター用のＰ−Ｎ−Ｐトランジスタによる
Ｃ−V,R−Ｖ各曲線の測定結果を示すもので、この場合
両領域（8a）及び（8b）は夫々の一辺が200μｍ、他の
辺が150μｍの長方形パターンとし、その各深さを0.15
μｍとした場合である。
b）によるモニター用のＰ−Ｎ−Ｐトランジスタによる
Ｃ−V,R−Ｖ各曲線の測定結果を示すもので、この場合
両領域（8a）及び（8b）は夫々の一辺が200μｍ、他の
辺が150μｍの長方形パターンとし、その各深さを0.15
μｍとした場合である。
発明の効果 上述したように本発明においては、高濃度Ｐ型GaAs系
化合物半導体に対して針を接触させるのみで充分オーミ
ックなコンタクトを行い得ることを利用して、検出用の
領域によって目的とする横型接合型FETのＰ型ゲート領
域によるピンチオフ電圧を推定することができるので、
その製造過程でこのVpを推定し、これに基づいてその目
的とするＰ型領域の拡散法の不純物導入を追加調整して
目的とする素子を得ることができるので、特性がウェフ
ァー毎にばらつく不都合を確実に回避できるものであ
る。
化合物半導体に対して針を接触させるのみで充分オーミ
ックなコンタクトを行い得ることを利用して、検出用の
領域によって目的とする横型接合型FETのＰ型ゲート領
域によるピンチオフ電圧を推定することができるので、
その製造過程でこのVpを推定し、これに基づいてその目
的とするＰ型領域の拡散法の不純物導入を追加調整して
目的とする素子を得ることができるので、特性がウェフ
ァー毎にばらつく不都合を確実に回避できるものであ
る。
第１図〜第３図は本発明製法の一例の工程図、第４図は
本発明におけるピンチオフ電圧測定の説明図、第５図及
び第６図はそのＣ−Ｖ及びＲ−Ｖ特性曲線図、第７図〜
第９図はその現象説明図、第10図は等価回路図、第11図
は各部の寸法表示の説明図、第12図〜第15図はその特性
曲線図である。 （１）は基板、（７）はゲート領域、（8a）及び（8b）
は検出用領域、（9a）及び（9b）は探針、（11）は接合
型FET。
本発明におけるピンチオフ電圧測定の説明図、第５図及
び第６図はそのＣ−Ｖ及びＲ−Ｖ特性曲線図、第７図〜
第９図はその現象説明図、第10図は等価回路図、第11図
は各部の寸法表示の説明図、第12図〜第15図はその特性
曲線図である。 （１）は基板、（７）はゲート領域、（8a）及び（8b）
は検出用領域、（9a）及び（9b）は探針、（11）は接合
型FET。
Claims (1)
- 【請求項１】化合物半導体基板中に、横型接合型電界効
果トランジスタのチャンネル層となる第1n型ウエル領域
と、ピンチオフ電圧検出用の第2n型ウエル領域とを同時
に不純物を導入する第１の工程と、 上記第1n型ウエル領域中にゲートとなるＰ型領域と、上
記第2n型ウエル領域中に少なくとも２つの特性検出用の
Ｐ型領域とを同時に不純物を導入する第２の工程とを含
み、 少なくとも一回、上記２つの特性検出用のＰ型領域に、
特性検出用探針を接触させ、該探針間のインピーダンス
のバイアス電圧特性を測定して、直列成分のピークを与
える電圧をもって上記Ｐ型ゲート領域のピンチオフ電圧
を推定した後、上記第1n型ウエル領域中にゲートとなる
Ｐ型領域と、上記第2n型ウエル領域中に少なくとも２つ
の特性検出用のＰ型領域とを同時に不純物を導入する第
３の工程を追加することにより所要のピンチオフ電圧を
設定することを特徴とする横型接合型電界効果トランジ
スタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213872A JPH0810698B2 (ja) | 1983-11-14 | 1983-11-14 | 横型接合型電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213872A JPH0810698B2 (ja) | 1983-11-14 | 1983-11-14 | 横型接合型電界効果トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106177A JPS60106177A (ja) | 1985-06-11 |
| JPH0810698B2 true JPH0810698B2 (ja) | 1996-01-31 |
Family
ID=16646411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213872A Expired - Lifetime JPH0810698B2 (ja) | 1983-11-14 | 1983-11-14 | 横型接合型電界効果トランジスタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810698B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4608717B2 (ja) * | 1999-12-28 | 2011-01-12 | ソニー株式会社 | トランジスタ用ピンチオフ電圧測定回路およびその製造方法と、電界効果トランジスタの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931074A (ja) * | 1982-08-13 | 1984-02-18 | Mitsubishi Electric Corp | 静電誘導トランジスタの製造方法 |
| JPS5972180A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-14 JP JP58213872A patent/JPH0810698B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60106177A (ja) | 1985-06-11 |
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