JP2869112B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体のウエツトエツチングに関するもの
である。
である。
半導体のエツチングに関してはドライ法とウエツト法
があり、エツチングの制御性に優れているドライ法が広
く用いられている。しかしながらドライエツチングによ
る損傷により素子特性が大きく変動するGaAsを代表とす
る化合物半導体においては末だウエツトエツチングが用
いられている。化合物半導体素子の中で最もエツチング
精度を要求するものはGaAsの電界効果トランジスタ（以
下FETと略す）及び高移動度電界効果トランジスタ（以
下HEMTと略す）である。
があり、エツチングの制御性に優れているドライ法が広
く用いられている。しかしながらドライエツチングによ
る損傷により素子特性が大きく変動するGaAsを代表とす
る化合物半導体においては末だウエツトエツチングが用
いられている。化合物半導体素子の中で最もエツチング
精度を要求するものはGaAsの電界効果トランジスタ（以
下FETと略す）及び高移動度電界効果トランジスタ（以
下HEMTと略す）である。
以下GaAs FETを例にとり従来の半導体装置の製造方法
を図によつて説明をする。
を図によつて説明をする。
第５図はGaAs FETの構造を示す断面図、第６図は第５
図に示す凹構造の形成工程を示すGaAs FETの断面図であ
る。図において（１）はソ−ス電極、（２）はドレイン
電極、（３）はゲート電極、（４）は動作層、（５）は
エツチングにより動作層（４）を除去した凹構造（以下
リセス構造という）、（６）はバツフア層、（７）はGa
As半絶縁性基板、（８）はレジストである。GaAs FETに
おいては通常寄生抵抗を減少し、かつ逆方向破壊耐圧を
向上させるために、ソース電極（１）とドレイン電極
（２）間に形成されるゲート電極（３）部分の動作層
（４）はリセス構造（５）が採用されている。リセス構
造（５）におけるGaAs FETのチヤネル電流は初期動作層
ｄよりリセス構造（５）形成のためのエツチング深さｔ
との差、ゲート電極（３）直下の動作層（４）厚ａで決
定される。GaAs FETの性能及び歩留りは主としてチヤネ
ル電流により決定される。すなわちａを所望の値に正確
に再現性よく制御することがGaAs FETの性能及び歩留り
を同上させることである。通常のリセス機造（５）の形
成は第６図に示す如くソ−ス電極（１）、ドレイン電極
（２）を形成し、レジスト（８）によりリセス構造
（５）をパターニングし、露出されたリセス構造（６）
をウエツトエツチヤントを用い数回に分けエツチング
し、各エツチング毎にソース電極（１）、ドレイン電極
（２）間のチヤネル電流を測定し、エツチング時間を補
正しながら所望の電流値（厚みａ）を決定する方法によ
り行なわれている。
図に示す凹構造の形成工程を示すGaAs FETの断面図であ
る。図において（１）はソ−ス電極、（２）はドレイン
電極、（３）はゲート電極、（４）は動作層、（５）は
エツチングにより動作層（４）を除去した凹構造（以下
リセス構造という）、（６）はバツフア層、（７）はGa
As半絶縁性基板、（８）はレジストである。GaAs FETに
おいては通常寄生抵抗を減少し、かつ逆方向破壊耐圧を
向上させるために、ソース電極（１）とドレイン電極
（２）間に形成されるゲート電極（３）部分の動作層
（４）はリセス構造（５）が採用されている。リセス構
造（５）におけるGaAs FETのチヤネル電流は初期動作層
ｄよりリセス構造（５）形成のためのエツチング深さｔ
との差、ゲート電極（３）直下の動作層（４）厚ａで決
定される。GaAs FETの性能及び歩留りは主としてチヤネ
ル電流により決定される。すなわちａを所望の値に正確
に再現性よく制御することがGaAs FETの性能及び歩留り
を同上させることである。通常のリセス機造（５）の形
成は第６図に示す如くソ−ス電極（１）、ドレイン電極
（２）を形成し、レジスト（８）によりリセス構造
（５）をパターニングし、露出されたリセス構造（６）
をウエツトエツチヤントを用い数回に分けエツチング
し、各エツチング毎にソース電極（１）、ドレイン電極
（２）間のチヤネル電流を測定し、エツチング時間を補
正しながら所望の電流値（厚みａ）を決定する方法によ
り行なわれている。
従来の半導体装置の製造方法は以上のように行われて
いるので、エツチング時間を経験により決定すること、
及び一定エツチヤント組成，エツチング温度において
も、動作層の表面状態，水洗によるエツチング停止のバ
ラツキにより所望値に対し±10％が限度である。すなわ
ちGaAs FETの性能のバラツキ及び再現性を向上させるた
めにはリセス構造形成時のウエツトエツチングの精度を
向上させることが重要で高度な技能を必要とするという
問題点があつた。
いるので、エツチング時間を経験により決定すること、
及び一定エツチヤント組成，エツチング温度において
も、動作層の表面状態，水洗によるエツチング停止のバ
ラツキにより所望値に対し±10％が限度である。すなわ
ちGaAs FETの性能のバラツキ及び再現性を向上させるた
めにはリセス構造形成時のウエツトエツチングの精度を
向上させることが重要で高度な技能を必要とするという
問題点があつた。
この発明は上記のような問題点を解決するためになさ
れたもので、光が照射されている時のみ半導体をエツチ
ングするエツチヤントを用い、エツチング量を半導体と
エツチヤント間を流れる電流により検知することによ
り、半導体のエツチング精度を向上させることを目的と
したものである。
れたもので、光が照射されている時のみ半導体をエツチ
ングするエツチヤントを用い、エツチング量を半導体と
エツチヤント間を流れる電流により検知することによ
り、半導体のエツチング精度を向上させることを目的と
したものである。
この発明による半導体装置の製造方法は、半導体層の
表面に配設されたドーピング層の表面の一部を、光の照
射に応じて選択的に半導体をエッチングするエッチャン
トに接触させ、ドーピング層の表面に光を照射しエッチ
ャントと半導体層を流れる光電流をモニターしながらエ
ッチングし、予め求めておいたエッチャントを用いた光
照射によるエッチングのエッチング深さと光電流との関
係並びにドーピングプロファイルに基づいて定められる
ドーピング層の所定の残留厚みに対応する光電流値によ
り、光照射を停止する工程を含むものである。
表面に配設されたドーピング層の表面の一部を、光の照
射に応じて選択的に半導体をエッチングするエッチャン
トに接触させ、ドーピング層の表面に光を照射しエッチ
ャントと半導体層を流れる光電流をモニターしながらエ
ッチングし、予め求めておいたエッチャントを用いた光
照射によるエッチングのエッチング深さと光電流との関
係並びにドーピングプロファイルに基づいて定められる
ドーピング層の所定の残留厚みに対応する光電流値によ
り、光照射を停止する工程を含むものである。
さらに、ドーピング層が電界効果型トランジスタの動
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するものである。
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するものである。
またさらに、半導体層が化合物半導体で形成されてい
るものである。
るものである。
この発明における半導体装置の製造方法は、半導体層
の表面に配設されたドーピング層の表面の一部を、光の
照射に応じて選択的に半導体をエッチングするエッチャ
ントに接触させ、エッチャントと半導体層を流れる光電
流をモニターしながらエッチングし、予め求めておいた
光照射によるエッチングのエッチング深さと光電流との
関係並びにドーピングプロファイルに基づいて定められ
るドーピング層の所定の残留厚みに対応する光電流値に
より光照射を停止する工程を含むもので、光が半導体に
照射された時に発生する正孔とエッチャントとの化学反
応により半導体がエッチングされ、正孔の濃度と半導体
の抵抗（膜厚・キャリア濃度）とで決定される電流が発
生し、この電流の変化により一定光照射量下では半導体
の厚みを検知でき、エッチング深さと光電流との関係を
求めることができる。さらにエッチング深さと光電流と
の関係に加えて半導体層の表面のドーピングプロファイ
ルをも予め求めておいて、ドーピング層の所定の残留厚
みに対応する光電流値に基づき、再現性よく半導体層の
所定のエッチング量を制御できる。またドーピングプロ
ファイルのキャリア濃度の値に応じて、エッチングの際
のドーピング層の残留厚みを設定できる。
の表面に配設されたドーピング層の表面の一部を、光の
照射に応じて選択的に半導体をエッチングするエッチャ
ントに接触させ、エッチャントと半導体層を流れる光電
流をモニターしながらエッチングし、予め求めておいた
光照射によるエッチングのエッチング深さと光電流との
関係並びにドーピングプロファイルに基づいて定められ
るドーピング層の所定の残留厚みに対応する光電流値に
より光照射を停止する工程を含むもので、光が半導体に
照射された時に発生する正孔とエッチャントとの化学反
応により半導体がエッチングされ、正孔の濃度と半導体
の抵抗（膜厚・キャリア濃度）とで決定される電流が発
生し、この電流の変化により一定光照射量下では半導体
の厚みを検知でき、エッチング深さと光電流との関係を
求めることができる。さらにエッチング深さと光電流と
の関係に加えて半導体層の表面のドーピングプロファイ
ルをも予め求めておいて、ドーピング層の所定の残留厚
みに対応する光電流値に基づき、再現性よく半導体層の
所定のエッチング量を制御できる。またドーピングプロ
ファイルのキャリア濃度の値に応じて、エッチングの際
のドーピング層の残留厚みを設定できる。
さらに、ドーピング層が電界効果型トランジスタの動
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するもので、ドーピングプロフ
ァイルのキャリア濃度の値に応じてチャネル層の厚みが
設定でき、再現性よくゲートリセスの所定のエッチング
量を制御できる。
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するもので、ドーピングプロフ
ァイルのキャリア濃度の値に応じてチャネル層の厚みが
設定でき、再現性よくゲートリセスの所定のエッチング
量を制御できる。
またさらに、半導体層が化合物半導体で形成されてい
るので、安定した素子特性が得られるエッチングを行う
ことができるものである。
るので、安定した素子特性が得られるエッチングを行う
ことができるものである。
以下この発明に係る半導体装置の製造方法の一実施例
をGaAs FETを例にとり図について説明する。
をGaAs FETを例にとり図について説明する。
第１図及び第４図はGaAsウエハのエッチング装置の模
式断面図で、第１図は光照射によるエツチングと同時に
Ｃ−Ｖ法によるドーピングプロフアイル測定を行う工
程、第４図は第１図に示す工程以降の工程を示す。第２
図は第１図の工程で測定した光電流と動作層表面からの
深さの関係を示すグラフ、第３図は第１図の工程で測定
したキャリア濃度と動作層表面からの深さの関係を示す
グラフである。図において（９）はGaAsウエハ、（10）
はエッチヤント、（11）シーリング、（12）はサフアイ
ア窓、（13）はカーボン電極、（14）はウエハ上の電
極、（15）は電流計、（16）は白金電極、（17）はセ
ル、（18）はウエハ押え具、（19）は光である。
式断面図で、第１図は光照射によるエツチングと同時に
Ｃ−Ｖ法によるドーピングプロフアイル測定を行う工
程、第４図は第１図に示す工程以降の工程を示す。第２
図は第１図の工程で測定した光電流と動作層表面からの
深さの関係を示すグラフ、第３図は第１図の工程で測定
したキャリア濃度と動作層表面からの深さの関係を示す
グラフである。図において（９）はGaAsウエハ、（10）
はエッチヤント、（11）シーリング、（12）はサフアイ
ア窓、（13）はカーボン電極、（14）はウエハ上の電
極、（15）は電流計、（16）は白金電極、（17）はセ
ル、（18）はウエハ押え具、（19）は光である。
次に製造方法について説明する。
光を照射した時のみGaAsをエツチングするエツチヤン
トとしてはKOH、タイロン等が知られている。まず第１
図に示す様にGaAsウエハ（９）の一部をエツチヤント
（10）とシーリング（11）を介して接触させ、GaAsウエ
ハ（９）にサフアイア（12）を通してGaAsのバンドギヤ
ツプエネルギーより大きなエネルギーをもつ光（19）を
照射する。この際エツチヤント（10）中のカーボン電極
（13）とウエハ上の電極（14）との間をDGバイアスし、
エツチング中の電流を電流計（15）で測定する。これと
同時にエツチヤント（10）中の白金電極（16）とウエハ
上の電極（14）との間に交流バイアスを加え、GaAsウエ
ハ（９）とエツチヤント（10）とのキヤパシタンス−電
圧（Ｃ−V）測定を行ないＣ−V特性よりGaAsウエハ
（９）上の動作層（４）の厚みとキヤリア濃度の関係
（ドーピングプロファイル）を求める。
トとしてはKOH、タイロン等が知られている。まず第１
図に示す様にGaAsウエハ（９）の一部をエツチヤント
（10）とシーリング（11）を介して接触させ、GaAsウエ
ハ（９）にサフアイア（12）を通してGaAsのバンドギヤ
ツプエネルギーより大きなエネルギーをもつ光（19）を
照射する。この際エツチヤント（10）中のカーボン電極
（13）とウエハ上の電極（14）との間をDGバイアスし、
エツチング中の電流を電流計（15）で測定する。これと
同時にエツチヤント（10）中の白金電極（16）とウエハ
上の電極（14）との間に交流バイアスを加え、GaAsウエ
ハ（９）とエツチヤント（10）とのキヤパシタンス−電
圧（Ｃ−V）測定を行ないＣ−V特性よりGaAsウエハ
（９）上の動作層（４）の厚みとキヤリア濃度の関係
（ドーピングプロファイル）を求める。
上記の測定により、リセス構造（５）のエツチング後
の厚さａを1000Åとしたい時には光電流をエツチング開
始時から82％（147.5/180）に減少した時にすなわち図
中Ａ点で光（19）の照射を停止すればよいことが判明す
る。
の厚さａを1000Åとしたい時には光電流をエツチング開
始時から82％（147.5/180）に減少した時にすなわち図
中Ａ点で光（19）の照射を停止すればよいことが判明す
る。
次に第３図に示すごとく測定したGaAsウエハ（９）を
レジスト（８）によりリセス構造（５）のみを露出する
様にパターニングし、ウエハ上の電極（14）部分を除く
GaAsウエハ（９）全面をエツチヤント（10）に接触させ
光（19）を照射し、光電流がエツチング開始時の82％に
達した時に光（19）を停止し、GaAsウエハ（９）を水洗
し、エツチングを完了する。
レジスト（８）によりリセス構造（５）のみを露出する
様にパターニングし、ウエハ上の電極（14）部分を除く
GaAsウエハ（９）全面をエツチヤント（10）に接触させ
光（19）を照射し、光電流がエツチング開始時の82％に
達した時に光（19）を停止し、GaAsウエハ（９）を水洗
し、エツチングを完了する。
上記エツチングのバラツキにより決定されるソース電
極（ｌ）・ドレイン電極（２）間のチヤネル電流の実測
値は２インチウエハ全体で±５％と従来の半分以下に低
減することができる。叉、従来の製造方法は、エツチン
グ時間設定が前回のエツチングによるチヤネル電流の変
化（減少）度により決定するという高度な技能を必要と
するのに対し、この発明による製造方法は光電流値のみ
を検知し、光電流を停止すれば良いので再現性も従来の
±15％から±５％と大幅に改善できる。
極（ｌ）・ドレイン電極（２）間のチヤネル電流の実測
値は２インチウエハ全体で±５％と従来の半分以下に低
減することができる。叉、従来の製造方法は、エツチン
グ時間設定が前回のエツチングによるチヤネル電流の変
化（減少）度により決定するという高度な技能を必要と
するのに対し、この発明による製造方法は光電流値のみ
を検知し、光電流を停止すれば良いので再現性も従来の
±15％から±５％と大幅に改善できる。
なお、上記実施例ではGaAs FETを製造する場合につい
て説明したが、FETの他HEMT並びにヘテロ接合デバイス
にも適用できることは言うまでもない。更に半導体材料
としてGaAsに限らず、その他の化合物半導体,Si等に適
用しても上記実施例と同様の効果を奏する。
て説明したが、FETの他HEMT並びにヘテロ接合デバイス
にも適用できることは言うまでもない。更に半導体材料
としてGaAsに限らず、その他の化合物半導体,Si等に適
用しても上記実施例と同様の効果を奏する。
以上のように、この発明によれば半導体層の表面に配
設されたドーピング層の表面の一部を、光の照射に応じ
て選択的に半導体をエツチングするエツチャントに接触
させ、エツチャントと半導体層を流れる光電流をモニタ
ーしながらエツチングし、予め求めておいた光照射によ
るエツチングのエツチング深さと光電流との関係並びに
ドーピングプロファイルに基づいて定められるドーピン
グ層の所定の残留厚みに対応する光電流値により、光照
射を停止する工程を含むもので、ドーピング層の所定の
残留厚みに対応する光電流値により、エツチング量を制
御でき、またドーピングプロファイルのキャリア濃度の
値によりドーピング層の残留深さを設定でき、ドーピン
グ層の所定の残留厚みを有する半導体装置が再現性よく
形成でき、延いてはドーピング層の残留厚みが半導体装
置の電気的特性に大きく影響する半導体装置を簡易な方
法で再現性よく得ることができる。
設されたドーピング層の表面の一部を、光の照射に応じ
て選択的に半導体をエツチングするエツチャントに接触
させ、エツチャントと半導体層を流れる光電流をモニタ
ーしながらエツチングし、予め求めておいた光照射によ
るエツチングのエツチング深さと光電流との関係並びに
ドーピングプロファイルに基づいて定められるドーピン
グ層の所定の残留厚みに対応する光電流値により、光照
射を停止する工程を含むもので、ドーピング層の所定の
残留厚みに対応する光電流値により、エツチング量を制
御でき、またドーピングプロファイルのキャリア濃度の
値によりドーピング層の残留深さを設定でき、ドーピン
グ層の所定の残留厚みを有する半導体装置が再現性よく
形成でき、延いてはドーピング層の残留厚みが半導体装
置の電気的特性に大きく影響する半導体装置を簡易な方
法で再現性よく得ることができる。
さらに、ドーピング層が電界効果型トランジスタの動
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するもので、チャネル層の厚み
に対応する光電流値により、ゲートリセスのエツチング
量を制御でき、チャネル層の厚みの揃った電界効果型ト
ランジスタを形成でき、延いてはチャネル電流が均一に
得られ電気的特性の揃った電界効果型トランジスタを歩
留りよく得ることができる。
作層であって、この動作層の表面に光を照射することに
よりゲートリセスを形成するもので、チャネル層の厚み
に対応する光電流値により、ゲートリセスのエツチング
量を制御でき、チャネル層の厚みの揃った電界効果型ト
ランジスタを形成でき、延いてはチャネル電流が均一に
得られ電気的特性の揃った電界効果型トランジスタを歩
留りよく得ることができる。
またさらに、半導体層が化合物半導体で形成されてい
るので、安定した素子特性が得られるエツチングを行う
ことができ、延いては簡易な方法で再現性よく化合物半
導体装置を得ることができる。
るので、安定した素子特性が得られるエツチングを行う
ことができ、延いては簡易な方法で再現性よく化合物半
導体装置を得ることができる。
第１図及び第４図はこの発明に係る半導体装置の製造方
法の一実施例によるGaAsウエハのエツチング装置の模式
断面図で、第１図は光照射によるエツチングと同時にＣ
−Ｖ法によるドーピングプロフアイル測定を行う工程を
示し、第４図は第１図に示す以降の工程を示し、第２図
は第１図の工程で測定した光電流と動作層表面からの深
さの関係を示すグラフ、第３図は第１図の工程で測定し
たキヤリア濃度と動作層表面からの深さの関係を示すグ
ラフ、第５図は従来のGaAs FETの構造を示す断面図、第
６図は第５図に示すリセス構造の形成工程を示すGaAs F
ETの断面図である。 図において、（９）はGaAsウエハ、（10）はエツチヤン
ト、（11）はシーリング、（12）はサフアイア窓、（1
3）はカーボン電極、（14）はウエハ上の電極、（15）
は電流計、（16）は白金電極、（17）はセル、（18）は
ウエハ押え具、（19）は光である。 なお、図中、同一符号は同一、又は相当部分を示す。
法の一実施例によるGaAsウエハのエツチング装置の模式
断面図で、第１図は光照射によるエツチングと同時にＣ
−Ｖ法によるドーピングプロフアイル測定を行う工程を
示し、第４図は第１図に示す以降の工程を示し、第２図
は第１図の工程で測定した光電流と動作層表面からの深
さの関係を示すグラフ、第３図は第１図の工程で測定し
たキヤリア濃度と動作層表面からの深さの関係を示すグ
ラフ、第５図は従来のGaAs FETの構造を示す断面図、第
６図は第５図に示すリセス構造の形成工程を示すGaAs F
ETの断面図である。 図において、（９）はGaAsウエハ、（10）はエツチヤン
ト、（11）はシーリング、（12）はサフアイア窓、（1
3）はカーボン電極、（14）はウエハ上の電極、（15）
は電流計、（16）は白金電極、（17）はセル、（18）は
ウエハ押え具、（19）は光である。 なお、図中、同一符号は同一、又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/306 - 21/3063 H01L 21/308 H01L 21/465 - 21/467 H01L 29/80
Claims (3)
- 【請求項１】半導体層の表面に配設されたドーピング層
の表面の一部を、光の照射に応じて選択的に半導体をエ
ッチングするエッチャントに接触させ、上記ドーピング
層の表面に光を照射しエッチャントと半導体層を流れる
光電流をモニターしながらエッチングし、予め求めてお
いた上記エッチャントを用いた光照射によるエッチング
のエッチング深さと光電流との関係並びにドーピングプ
ロファイルに基づいて定められるドーピング層の所定の
残留厚みに対応する光電流値により、光照射を停止する
工程を含む半導体装置の製造方法。 - 【請求項２】ドーピング層が電界効果型トランジスタの
動作層であって、この動作層の表面に光を照射すること
によりゲートリセスを形成することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】半導体層が化合物半導体で形成されている
ことを特徴とする請求項１または２に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32628089A JP2869112B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32628089A JP2869112B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185725A JPH03185725A (ja) | 1991-08-13 |
| JP2869112B2 true JP2869112B2 (ja) | 1999-03-10 |
Family
ID=18186003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32628089A Expired - Lifetime JP2869112B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869112B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6500874B2 (ja) | 2016-10-21 | 2019-04-17 | 株式会社豊田中央研究所 | 半導体基板の光電気化学エッチングに用いるエッチング装置 |
-
1989
- 1989-12-14 JP JP32628089A patent/JP2869112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03185725A (ja) | 1991-08-13 |
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