JPH0810699B2 - 半導体デバイス - Google Patents
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- JPH0810699B2 JPH0810699B2 JP61027763A JP2776386A JPH0810699B2 JP H0810699 B2 JPH0810699 B2 JP H0810699B2 JP 61027763 A JP61027763 A JP 61027763A JP 2776386 A JP2776386 A JP 2776386A JP H0810699 B2 JPH0810699 B2 JP H0810699B2
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Description
技術分野 本発明は半導体回路に関し、特に種々の基板構造を含
む半導体回路に関する。 発明の背景 通信技術及びコンピュータ技術の双方において、III
−Ｖ集積回路技術の分野への要請が高まっている。これ
らの要請にはより高い速度、より高い感度、より大きい
ゲイン、より高い実装密度及び回路素子のより精密な許
容誤差が含まれる。 III−Ｖ集積回路の構造で特に重要なのは基板材料の
本性である。特に、集積回路の種々の素子の絶縁を図る
ための基板の抵抗と、基板と回路のインタフェースにお
けるトラップ密度は重要である。トラップ密度が高いと
集積回路の電流−電圧特性におけるヒステリシス効果を
生じ、これにより例えばノイズ効率及び回路安定性など
の望ましい特性を得ることができる。 電界効果トランジスタ（FET）素子または接合型電界
効果トランジスタ（JFET）素子を用いる従来の集積回路
では一般に、回路素子間の電気的絶縁を図るために半絶
縁性インジウム・リン基板が使われている。そのような
回路は多くの文献中に見られる。例えばディ・ウェーク
（D.Wake）らアイイーイーイー エレクトロン デバイ
ス レターズ（IEEE Electron Device Letters）,Vol.
EDL−5,No.7（1984年７月），ワイ．ジー．チャイ（Y.
G.Chai）らアイイーイーイー エレクトロン デバイス
レターズ、Vol.EDL−4,No.7（1983年７月）を参照の
こと。半絶縁性インジウム・リン基板を用いるこれらの
回路は作動はするけれども、基板と回路素子間の欠陥密
度が実質的に低い回路が強く望まれている。さらに、多
重FET素子、または光検出素子やダイオード素子のよう
な他のデバイス素子に組込まれるFET素子を用いるIII−
Ｖ半導体回路においては、半絶縁性基板は柔軟性、集積
の容易さ、または有利な集積形状をさまたげることが多
い。
む半導体回路に関する。 発明の背景 通信技術及びコンピュータ技術の双方において、III
−Ｖ集積回路技術の分野への要請が高まっている。これ
らの要請にはより高い速度、より高い感度、より大きい
ゲイン、より高い実装密度及び回路素子のより精密な許
容誤差が含まれる。 III−Ｖ集積回路の構造で特に重要なのは基板材料の
本性である。特に、集積回路の種々の素子の絶縁を図る
ための基板の抵抗と、基板と回路のインタフェースにお
けるトラップ密度は重要である。トラップ密度が高いと
集積回路の電流−電圧特性におけるヒステリシス効果を
生じ、これにより例えばノイズ効率及び回路安定性など
の望ましい特性を得ることができる。 電界効果トランジスタ（FET）素子または接合型電界
効果トランジスタ（JFET）素子を用いる従来の集積回路
では一般に、回路素子間の電気的絶縁を図るために半絶
縁性インジウム・リン基板が使われている。そのような
回路は多くの文献中に見られる。例えばディ・ウェーク
（D.Wake）らアイイーイーイー エレクトロン デバイ
ス レターズ（IEEE Electron Device Letters）,Vol.
EDL−5,No.7（1984年７月），ワイ．ジー．チャイ（Y.
G.Chai）らアイイーイーイー エレクトロン デバイス
レターズ、Vol.EDL−4,No.7（1983年７月）を参照の
こと。半絶縁性インジウム・リン基板を用いるこれらの
回路は作動はするけれども、基板と回路素子間の欠陥密
度が実質的に低い回路が強く望まれている。さらに、多
重FET素子、または光検出素子やダイオード素子のよう
な他のデバイス素子に組込まれるFET素子を用いるIII−
Ｖ半導体回路においては、半絶縁性基板は柔軟性、集積
の容易さ、または有利な集積形状をさまたげることが多
い。
本発明は１個または複数個のIII−Ｖ半導体集積回路
を含むデバイスであって、この集積回路の基板は、ｐ型
III−Ｖ半導体化合物でできたIII−Ｖ半導体集積回路に
表面が接触する高ドープインジウム・リン（ｎ型あるい
はｐ型）から主として成る。本発明にはいくつかの特定
の基板構造が含まれる。一つの基板構成は全体としてP+
InPから成る。このような基板材料に対する典型的なド
ーパントは濃度が２−40×1017原子/cm3の範囲の亜鉛で
ある。（Cd,Mg及びBeも有用である。）他の基板構成は
ｐ型エピタキシャル層で覆われたN+InPの平板である。
ｐ型エピタキシャル層は集積したIII−Ｖ半導体回路に
接触する。典型的には、N+InP平板は約２−40×1017原
子/cm3の濃度範囲でＳまたはSnをドープされる。（Si及
びTeも有用である。）ｐ型エピタキシャル層は、N+InP
表面と一致するいかなるIII−Ｖ半導体層であっても良
く、一般にはN+InPと格子整合されたIII−Ｖ半導体化合
物である。典型例はInPと格子整合された組成をもつP+I
nGaAs（ほぼIn0.53Ga0.47As）とP+InPである。P+InGaAs
及びP+InPエピタキシャル層に対する典型的なドーパン
トは２−60×1017原子/cm3の濃度範囲のBeである。この
ような基板構成は、基板と集積回路構成とのインタフェ
ースにおける欠陥密度が低いので極めて有利である。典
型的な集積回路構成には増幅器構造（電界効果トランジ
スタ構造）、特に接合型電界効果トランジスタ（JFET）
が組込まれる。一般に、集積構造はJFETの多重構造また
は他の回路素子（多くの場合光検出器のような光学回路
素子（例えばPINFET））と集積されたJFETの多重構造で
ある。このような回路は周波数応答がより優れており、
ノイズ特性がより低く、歩留りをより高くして信頼性を
高くして製作するのがより容易である。他の利点はIFET
のゲインを電気的に制御するのに用いられるバックゲー
ト電極を使用する可能性を生み出すことである。 実施例の説明 本発明は種々の新規な基板構造がIII−Ｖ半導体デバ
イスに有用であるということの発見及びこれらの新規な
基板構造が、デバイスの活性素子が形成される表面を生
じるためにｐ型材料を使用することに基づいている。こ
のｐ型材料の表面は電界効果型デバイスのチャネルを規
定する表面または層として用いられることが多い。応用
する可能性としては、集積回路及び集積光電回路を含む
FETまたはJFET素子を使用する増幅器、論理回路または
メモリ回路がある。 本発明は単一の接合型電界効果トランジスタを記述す
ることで最も良く説明される。そのような構造の側面図
を第１図に示す。これはJFETの特定の例であり、FET構
造またはJFET構造におけるチャネル規定層としてｐ型基
板またはｐ層を用いることを説明するためのものであ
る。 JFET構造10はｎ型格子整合インジウム・ガリウムヒ素
の層12を上に持つP+InPの基板11でできている。基板は
チャネル規定層11として機能し、ｎ型インジウム・ガリ
ウムヒ素はチャネル層12として機能する。チャネル層の
上にはドレイン電極13及びソース電極14がある。これら
は通常金−ゲルマニウム、金−シリコンまたは金−スズ
でできており、オーム接点にするため通常は熱処理を受
ける。ソースとドレインの間にはｐ型半導体の小柱15が
あり、これはｎ型チャネル層12と共に構造のｐ−ｎ接合
を形成する。便宜を図るため、このｐ層はゲートｐ層と
呼ばれる。ゲート電極16はゲートｐ層15の上に位置す
る。ゲート電極は典型的には小柱から約0.1ないし1.0μ
ｍ突出している。ゲート電極は一般にはパラジウム−
金、亜鉛−金などの金合金あるいはクローム−金のよう
な非合金材料でできているが、他の電極材料を用いるこ
とも可能である。 特に望ましいのはｐ型材料の短柱である。典型的には
柱の長さは５μｍ以下であり、さらに２μｍまたは１μ
ｍ以下にする。 この構造の本質的な特徴はゲート電極16がｐ型材料
（ゲートｐ層）15の柱から突出していることである。特
別な再調整工程を必要とせずにソース及びドレイン電極
をｐ−ｎ接合に対し精密に位置合わせできるようにする
のはこのゲート電極の、ｐ型材料柱からの突出である。
ここで、ゲート電極はドレイン及びソース電極を堆積さ
せる時のシャドーマスクとして作用する。突出量はｐ層
のほとんどを除去するエッチ工程におけるアンダーカッ
トで制御される。ソース及びドレイン電極は一般に蒸着
によって形成され、ゲート電極突出量によりソース及び
ドレイン電極のｐ−ｎ接合に対する近接の程度が決定さ
れる。適当なソース及びドレイン電極を形成するため
に、金属蒸着に先だち打込みを用いても良い。例えば、
接触抵抗は、電極が形成されるべき表面上（例えば層17
及び18の表面上）にイオンを打込むことで減少させるこ
とができる。同様の目的のために様々な合金や金属混合
物を使用することができる。 第２図にドレイン電極13、ソース電極14及びゲート電
極16を有する同一の構造の平面図を示す。さらにゲート
パッド21と、エアブリッジが配置されるゲート電極の一
部分22とを示す。 ここで命名についての注記をしておくと便利であろ
う。チャネル層の面においてソース及びドレイン電極の
方を指すゲート電極の寸法は、普通はゲート電極の短い
方の寸法ではあるが、ゲートの長さと呼ばれる。長さに
垂直な方向は、普通はソース及びドレイン電極の間に伸
びるものであり、ゲート電極の長い方の寸法であること
が多いが、ゲートの幅と呼ばれる。ゲート電極の幅と長
さが測られる方向は第２図に示される（方向Ｗは幅を、
方向Ｌは長さを表わす）。これらのデバイスはある種の
やり方で半導体材料の結晶面に関連付けて方向付けをす
ることが望ましい。そのやり方とはつまり、エピタキシ
ャル層とデバイスが堆積される面（第２図の紙面）が
［100］結晶面であり、ゲート幅が〈110〉結晶学的方向
に沿うようにするのである。 前述の構造は、チャネル層及びゲートｐ層（第１図の
柱15）として極めて多くの半導体材料を用いて製作でき
ることを認識されたい。例えば、ｎ型及びｐ型材料は同
一でも良いし異なっても良い。 移動度と飽和速度の高い半導体材料系またはそのよう
な材料に関連する（一般には格子整合されている）材料
が望ましい。このような材料に含まれるのはインジウム
・リン、インジウム・ガリウムヒ素（一般には組成がほ
ぼIn0.53Ga0.47Asであり、これはインジウム・リンに格
子整合される）、アルミニウム・インジウムヒ素（例え
ばAl0.48In0.52As）、及びインジウム・リンに格子整合
されたインジウム・ガリウムヒ素リンやインジウム・ガ
リウム・アルミニウムヒ素などの四元化合物である。 そのような組成はエイチ．シー．カゼイ（H.C.Case
y）とエム．ビー．パニッシュ（M.B.Panish）の「ヘテ
ロ構造レーザ」（Heterostructure Lasers）と題する
本、アカデミック プレス（Academic Press）ニューヨ
ーク1978年刊の特にパートＢ「材料及び動作特性」（Ma
terials and Operating Characteristics）に略述され
ている。 ｎ型材料としてIn0.53Ga0.47Asを、ｐ型材料としてIn
PまたはIn0.53Ga0.47Asを用いると最も便利である。 ここでｐ型層及びｎ型層に用いられる様々な好ましい
ドーパントとその好ましい濃度について略述しておくと
便利である。これらは典型的なドーパント、典型的な濃
度範囲であって本発明は他のドーパント、他の濃度範囲
でも実施できることを理解されたい。さらに、ドーパン
ト濃度は種々の層の厚さによって変化しても良く、電気
的接触特性を改善するために様々な電極の近くでは極め
て高くしても良い。典型的なｎ型ドーパントは典型的濃
度範囲1016ないし1017原子/cm3のSn,Si,S及びTeであ
る。InP及びInAlAsに対しては８−９×1016原子/cm3の
範囲が、InGaAsに対しては４−７×1016原子/cm3の範囲
が、InGaAsPに対しては６−８×1016原子/cm3の範囲が
最も好ましい。ｐ型層に対しては典型的ドーパントはC
d,Zn,Mg及びBeであり、濃度範囲は1018−1019原子/cm3
である。電極とｐ層の間の低抵抗オーム接触を得るため
にゲート電極の近くでは、ドーピング濃度はこの範囲を
超えてもよい（通常1020原子/cm3に近づく）。 ｎ型層及びｐ型層の厚さは所望の応用例に依存して大
きく変化しても良い。数μｍの厚さが有用である。通常
１μｍ以下の厚さが望ましい。ｐ型層の厚さは一般に材
料、ドーピング濃度、デバイスの所望特性などに依存す
るが、通常は0.1ないし0.7μｍの範囲である。ｐ層の厚
さは通常１μｍ以下である。ｐ層の厚さはゲート電極の
下の所望のアンダーカットに近くなることが多く、約0.
5μｍであることが多い。 本発明の重要な特徴は基板としてP+InPを用いること
である。これはチャネル規定層としても機能する。この
チャネル規定層に対して伝導電子は動作中にピンチオフ
される。このような構造の利点は基板とチャネル層との
インタフェースにおける欠陥密度が低いことであり、こ
のことによりインタフェースにおけるばかりでなく、チ
ャネルとゲートｐ層全体における欠陥密度が低くなる。 他の基板構造を第３図に示す。この図は第１図及び第
２図に示す構造によく似たJFET構造30の側面図である。
ここで、基板は比較的厚いN+InPの層31でできている。
層31はあるいはP+InPでも良く、一般的には大量に成長
される。この層の上にはN+InP31とほぼ格子整合（ある
いは少なくともその上に適正に成長された）ｐ型材料の
エピタキシャル層が配置される。典型的な層はP+InGaAs
（例えば２−40×1017原子/cm3の範囲のBeをドープされ
たIn0.53Ga0.47As）及び前述のようにドープされたP+In
Pである。 この構造の残りの部分は第１図と同様のものである。
P+型エピタキシャル層32の上にはチャネル層33が配置さ
れており、これは典型的にはｎ−InGaAsまたはｎ−InP
である。チャネル層の一部はｎ型接点（一つはドレイン
電極34、一つはソース電極35）で覆われている。これら
の電極は一般には金−ゲルマニゥム、金−シリコンまた
は金−スズでできており、ｎ型ドーパントがチャネル層
内に拡散して高ドープ（n+）表面の狭い領域36を形成す
るように熱処理を施される。これにより優れたオーム接
触が得られる。高ドープ表面領域36を形成するためにイ
オン打込みを用いることもできる。他にゲートｐ層37及
びゲート電極38が示されている。 さらに複雑な構造を本発明を実施する際に用いること
もできる。例えば論理回路、メモリ回路等を含む様々な
応用例について、上述のようにして作られるJFET構造の
大アレイが有用である。 本発明はより複雑な構造を用いてさらに説明すること
ができる。例えば光学的及び電子工学的構造が同一基板
構造上に集積されている例である。特に、PIN光検出器
及びJFET増幅器を用いて集積光検出増幅器構造を説明す
る。この構造は一般にはPINFETと呼ばれる。 PINFETの概略的構造はその側面図から最も良く分か
る。PINFETの側面図にはエピタキシャル構造、ｐ拡散領
域及びPIN光検出器上のｐ接点からJFET構造のゲート電
極へのエアブリッジが明らかに示される。第４図にPINF
ETの側面図を、PIN光検出器部分及び電界効果トランジ
スタのゲートの断面として示す。PINFET40は基板41で始
まるIII−Ｖ半導体化合物の層でできており、基板41は
概して１−５×1018原子/cm3の範囲のスズまたはイオウ
をドープしたN+InPである。この層は概して約150μｍの
厚さである。この層の上にはInPに格子整合されたInGaA
s（概略組成In0.53Ga0.47As）の真正層42がある。この
層は概して、約５×1014原子/cm3の濃度で軽くｎ型にド
ープする不純物を含んでいる。この層の厚さは約５μｍ
である。この層のバンドギャップ（0.75eV）はこの層に
入射する放射（0.75eVより大きいエネルギーまたは1.65
μｍより短い波長を持つ放射）を確実に吸収するような
ものであり、ドーピングレベルは層全体に電界勾配が行
きわたるように低く（理論的に可能な限り低く）する。 この層42の上にはInP系と格子整合された（または少
なくとも適合する）ｐ型半導体材料の薄い層43が配置さ
れる。この層はチャネル規定層と呼ばれる。大きいバン
ドギャップを有する材料（例えばバンドギャップ1.35eV
のＰ−InPまたはバンドギャップ1.4eVのＰ−InAlAs）が
電圧ブレークタウンを避けるために好まれることが多
い。しかし特に、下の層42及び上の層44との適合性によ
り製造がより容易になる場合は他の材料が有利であろ
う。例えば吸収層42とチャネル層44がInGaAsである時は
ｐ−InGaAsが好まれるであろう。チャネル規定層43の上
にはJFETのｎ及びｐ層を形成するために用いられる二つ
のIII−Ｖ半導体層が配置される。これらの層はｎ型InG
aAs44及びｎ型InGaAs45であり双方ともInPに格子整合さ
れる。これらの層には他の材料（原則としてInPまたはI
nGaAsP）を使っても良い。典型的厚さはｎ−InGaAsの場
合0.4μm p−InGaAsの場合0.6μｍである。これらの層
はｎ型JFET層またはチャネル層、及びｐ型JFET層または
ゲートｐ層と呼ばれることがある。これらの層について
は以下に詳述する。 様々なメタライゼーションもPINFET構造の一部として
含まれる。例えばN+−InP基板41には放射を受容する開
口を有するｎ型接点46（典型的にはAu−Sn）が付加され
ている。通常、ｎ型接点46中の開口により露出されるN+
−InPの表面は、表面での反射を減少させるための抗反
射（anti−reflection,AR）被覆47で覆われている。 さらに、一般にはCr−Au合金で作られるいくつかのｐ
接点も示されている。例えばそのような合金は構造のPI
Nゲート用のｐ接点48及びJFETゲート電極用のｐ接点49
を形成する。同様のメタライゼーションが、回路のPIN
部分をJFETのゲート49に接続するエアブリッジ50を形成
する。バックゲートへの接点は接点54を介し、典型的に
はゲート電極49と同じ金属組成で作られる。 さらに、PIN構造のＰ領域を形成するP+型領域51も示
されている。これは一般には、PIN構造のｐ接点を形成
する前に亜鉛を上部の二層（44,45）に拡散させること
で導入される。ドーピング濃度は通常1018−1019原子/c
m3の範囲である。いくつかの不動態化層（例えばSiNx）
を用いても良いが図示はしていない。図示の部分はゲー
ト電極の中心を下降しているので、第４図にはソース及
びドレイン電極は示されていない。 チャネル規定層としてｐ層を用いているので、PIN接
合を形成するにあたって他の変型も可能である。ここで
はP+−型領域51の代りに、PIN構造のｐ−接点がチャネ
ル規定層43に直接接触するために形成される。これは以
下のようにしてなされる。つまり初めに、チャネル層と
PIN構造のｐ接点領域の下に位置するｐ層45の小部分を
エッチングまたは除去し、次にｐ接点がチャネル規定層
43に接触してPIN接合を形成するようにする。 本発明の二つの重要な特徴は強調する価値がある。即
ち、JFETのゲート電極からPIN電極を隔離するエアブリ
ッジ50の下のギャップ52と、PIN構造を囲み、これをJFE
T構造から隔離するメサ隔離堀53である。さらにチャネ
ル規定層としてｐ層を用いていることが利点である。こ
れにより、様々なインターフェースにおいて欠陥密度の
低いより優れた半導体材料を用いることが可能である。 第５図に、PIN光検出器上のｐ接点48、エアブリッジ5
0及びJFET構造のゲート電極49を有する同様の構造の斜
視図を示す。さらにｐ型InGaAs45と、構造のPIN部分及
びJFET部分の両方に存在するｎ型InGaAs層44とが示され
ている。構造のJFET部分におけるｐ型InGaAsはゲート電
極の下に存在する。これらの層は構造の光検出器部分と
増幅器部分との間の電気的絶縁を図るために構造のPIN
部分とJFET部分との間で（エアブリッジ52の下部で）除
去される。チャネル規定層43はこれらの層の下に存在す
るが、それは構造のPIN部分を構造のJFET部分から電気
的に切離すためであり、またJFET構造においてチャネル
規定層として機能するためである。次は吸収層42であっ
て、典型的にはInPとN+−InP構造41に格子整合されたIn
GaASで作られる。ｎ型接点層55は構造に対する電気的接
点の一つとして機能する。ｐ型接点層49がこの構造の最
上部に示されている。 第４図に強調して示されているのはP+型領域51であっ
て、JFET層44,45を介してチャネル規定層43に延びてい
る。このことにより光検出器のｐ−ｎ接合が形成され、
PIN光検出器のｐ接点48への伝導が行なわれる。さらに
図中には構造の回路図が示されている。前述のように、
PIN接合のためにｐ領域を接触させる別のやり方はｐ及
び層44及び45に穴をあけるチャネル規定層43上にｐ接点
を形成することである。これによりｐ領域51の形成が避
けられる。 図中にはさらにドレイン電極55、ソース電極56及びバ
ックゲート電極54が示されている。くり返すが、ドレイ
ン及びソース電極は、ゲート電極の突出部がシャドウマ
スクとして作用し、これらの電極がｐ−InGaAs柱に対し
て現実の電気的接接点なしで近接できるように作用する
ように形成される。 本発明の構造の特別の利点は、最適動作を得る際に製
造が容易なことである。製造方法の記述は第６図に示さ
れる層構造60から始めるのが便利である。この構造はN+
−InP基板に始まる様々なエピタキシャル層成長技術に
より作られる。 構造60は１−５×1018原子/cm3の範囲でイオウまたは
スズをドープされたN+−InP基板61を含む。この基板61
は一般的には製造工程の後半で厚さ150μｍまで最終的
には薄くされる。基板の上には厚さ約５μｍのInGaAsの
非ドープ層62が形成される。この層はInPに対してほぼ
格子整合されるように概ねIn0.53Ga0.47Asの組成を有す
る。不純物によりこの層は１−30×1014原子/cm3の範囲
のドーピング濃度でｎ型になる。次はチャネル規定層63
で通常はｐ型InPまたはｐ型InAlAsで作られる。InPに対
して格子整合されたｐ型InGaAsも使用される。この型の
層はInGaAsが一つまたは複数の隣接層に対して用いられ
る場合は特に有用である。層63の厚さは約１μｍであ
る。次は二つのJFET層である。一つは４−８×1016原子
/cm3の濃度範囲のシリコンをドープされたｎ型InGaAsの
層64である。層64は通常チャネル層と呼ばれるが、厚さ
は一般に0.3ないし0.5μｍである。 もう一つのJFET層はＰ−InGaAs層65であり、典型的に
はBeをドープされる。通常はｐ−InGaAs層の異なる部分
ではドーピング濃度は異なる。ｎ−InGaAs層とのインタ
フェースを含みｐ−InGaAs層の厚さ（典型的には0.5な
いし0.6μｍ）のほとんどにわたりドーピング濃度は約
１−５×1018原子/cm3であり、ｐ接点に隣接するｐ層上
にある薄い層（典型的には500Å）に対してはドーピン
グ濃度は約１−２×1019原子/cm3である。この濃度を製
造するための方法の例は次の通りである。初めに第６図
に示される構造が、〈110〉方向が［100］ウェハ中に方
向付けられるように方向付けしその結果ゲートの長い方
の寸法（ゲート幅）がこの方向に沿うようにする。 PIN構造のｐ−ｎ接合を形成するためにｐ拡散工程が
実行される。ｐ−InGaAs上にSiN層が形成される。これ
は第２図の活性PIN領域21を規定するための拡散マスク
として機能するためにパターン化される。亜鉛拡散工程
が、拡散深さが第１図のｐ型InGaAs層12の上部をちょう
ど貫くように実行される。拡散の後、SiNマスクは除去
される。 次にｐ接点金属パターン（PIN接点及び種々のFETのゲ
ート接点を含む）がCr−Auまたは他の適正なｐ接点金属
を用いてフォトリソグラフで規定される。 これらの金属接点はJFETのソース及びドレインが形成
される時にシャドウマスクとして機能することができる
ように作られる。 製造工程中の重要な部分はｎ層または基板に実質的な
影響を与えないでｐ層（ゲート電極のアンダーカットを
いくらか含む）を除去することである。一般に、正確な
工程はｎ層及びｐ層中のIII−Ｖ半導体材料の本性に依
存する。 本発明を実施するにあたり特に重要なことは柱用ｐ型
材料のための適正な形状を得てその結果ゲート電極が有
効的なシャドウマスクとして機能し、かつ蒸着されたソ
ース及びＰ−InGaAs層が過酸化水素水を伴なう50容量％
のクエン酸溶液を用いてエッチされてしまうようにする
こと、及びエッチング工程中の過程を測定するための電
気的モニター装置を得ることである。二つの隣接するゲ
ート電極の電極−電圧特性が測定され、抵抗特性が消失
し、バック−ツウ−バック（back−to−back）ダイオー
ド特性のみが残留する時にエッチングは終了される。こ
のことは各ゲート電極の下にｐ−ｎ接合のみが残留した
状態で隣接ゲート電極間のｐ層が除去されたことを示す
ものである。さらにｐ層の除去の結果、ゲート電極の下
にｐ層の元の厚さに実質的に等しい距離のアンダーカッ
トが生じる。ｐ層柱からのゲート電極の突出により、後
に形成されるソース及びドレイン電極の自己位置合わせ
が確実なものとなる。 JFETのソース及びドレインのｎ接点メタライゼーショ
ンは典型的にはGe−Auを用いる標準的フォトリソグラフ
技術により形成される。アンダカットされたゲートが突
出しているからこれは自己位置合わせ工程である。これ
によりｐ層との接触の危険なしでドレイン及びソース接
点の極めて接近した配置（典型的には２μｍ）を行なう
ことができる。 次に、JFET構造を覆い、ブリッジ領域を含むｎ−InGa
As及びｐ−InGaAs層をエッチングすることによりメサ隔
離が行なわれる。典型的なエッチャントは過酸化水素水
を伴なう50容量％のクエン酸である。 この時点で基板（N+−InP）を150μｍに薄くしても良
い。 基板（N+−InP）の反対面では入射光を受容するため
の、活性PIN領域直下の開口を除いてｎ接点が形成され
る。 本発明を実施するにあたり多くの変型を用いることが
できる。例えば、InP基板に対して格子整合されていれ
ば（または他の基板材料に対して格子整合された材料で
あれば）、二つのJFET層用に他のIII−Ｖ半導体材料を
用いることができる。第１、２及び３図に示された上述
のデバイスは格子整合されたInGaAs（概略組成In0.53Ga
0.47As）を用いている。ｎ層またはｐ層のどちらかにお
いてInGaAsの代りに用いることができる他の材料は以下
の通りである。InPに格子整合されたInGaAsP,InP、InP
に格子整合され得る他の三元または四元III−Ｖ化合
物。 典型的な組合せとエッチング法は以下の通りである。 1. ｐ層、ｎ層共にInPである。典型的なエッチャント
は塩酸−リン酸の混合物（濃縮塩酸を用い、典型的には
容積比1:4）であり、時に少量の過酸化水素を加えるこ
とがある。あるいは臭素−メタノール（通常は希釈溶
液）である。上述のものと同様のモニタ技術を用いるこ
とができる。 2. InPに対して格子整合されたｐ層InGaAs（またはInG
aAsP）及びｎ層InPの場合。典型的なエッチャントはク
エン酸であり、上述の水性過酸化水素を伴なうこともあ
れば伴わないこともある。このエッチャントはｐ層を除
去し、ｎ型InPで停止する。エッチ速度は約800−1200Å
／分である。エッチング工程を観測するために上述のも
のと同様のモニタ技術を用いることができる。しかしIn
Pに到達するとエッチ速度は大きく減少するので、この
技術は自己で停止し、従って電気的モニタ技術は重要で
はない。 3. ｐ層はInPであり、ｎ層はInPに格子整合されたInGa
AsまたはInGaAsPである。典型的なエッチャントはリン
酸中の塩酸（上述の組成）であり、これはInPをエッチ
するがInGaAsまたはInGaAsPはエッチしない。くり返す
が、本方法にとって本質的なものではないが、エッチン
グ工程は上述の技術を用いてモニタすることがでぎる。
このエッチャントを用いるInPのエッチング速度は3000
−6000Å／分である。 第７図に別のPINFET構造70を示す。これはチャネル規
定層としてｐ層を用いる、本発明の別の変型例を示すも
のである。ゲート電極の長い方の寸法（幅）を減じるた
め、かつドレイン及びバックゲート電極の浮遊容量を減
じさせてデバイスのゲインを変えるために、この構造は
双ゲート構造を採用している。バックゲート電極はチャ
ネル規定層としてｐ層が用いられる場合のみ可能である
ことに注意されたい。このデバイスの回路図も示されて
いる。ここでＧはゲート、Ｇ′はバックゲート、Ｎはｎ
接点、Ｓはソース（ソースS1とS2は通常は結合され
る）、Ｄはドレインである。 第８図に本発明が最も多く使用されると思われる典型
的な回路を示す。ここでRBはバイアス抵抗、RLは回路の
負荷抵抗である。 ほとんどの回路において、所望の特性を得るために抵
抗（RBとRL）は通常は、半導体構造中で適切にバイアス
され配置されたFETの形で作られる。一般に負荷抵抗は
上述のJFET構造に極めて近いJFET構造によって作られ
る。これは容量を最小にし、ドーピングが最適でなかっ
た場合であっても優れた電気的特性を得るためである。
多くの場合そのようなFETはソース電極に接続されたゲ
ート電極を有する。バイアス抵抗も通常はFET構造で供
給されるが、上述のような構造である必要はない。また
上述のJFETに比べてゲート長が長い。 本発明を実施するのにより複雑な回路も有用である。
第９図に本発明を実施するのに有用なカスコード段を含
む典型的な相互インピーダンス光受信回路を示す。
を含むデバイスであって、この集積回路の基板は、ｐ型
III−Ｖ半導体化合物でできたIII−Ｖ半導体集積回路に
表面が接触する高ドープインジウム・リン（ｎ型あるい
はｐ型）から主として成る。本発明にはいくつかの特定
の基板構造が含まれる。一つの基板構成は全体としてP+
InPから成る。このような基板材料に対する典型的なド
ーパントは濃度が２−40×1017原子/cm3の範囲の亜鉛で
ある。（Cd,Mg及びBeも有用である。）他の基板構成は
ｐ型エピタキシャル層で覆われたN+InPの平板である。
ｐ型エピタキシャル層は集積したIII−Ｖ半導体回路に
接触する。典型的には、N+InP平板は約２−40×1017原
子/cm3の濃度範囲でＳまたはSnをドープされる。（Si及
びTeも有用である。）ｐ型エピタキシャル層は、N+InP
表面と一致するいかなるIII−Ｖ半導体層であっても良
く、一般にはN+InPと格子整合されたIII−Ｖ半導体化合
物である。典型例はInPと格子整合された組成をもつP+I
nGaAs（ほぼIn0.53Ga0.47As）とP+InPである。P+InGaAs
及びP+InPエピタキシャル層に対する典型的なドーパン
トは２−60×1017原子/cm3の濃度範囲のBeである。この
ような基板構成は、基板と集積回路構成とのインタフェ
ースにおける欠陥密度が低いので極めて有利である。典
型的な集積回路構成には増幅器構造（電界効果トランジ
スタ構造）、特に接合型電界効果トランジスタ（JFET）
が組込まれる。一般に、集積構造はJFETの多重構造また
は他の回路素子（多くの場合光検出器のような光学回路
素子（例えばPINFET））と集積されたJFETの多重構造で
ある。このような回路は周波数応答がより優れており、
ノイズ特性がより低く、歩留りをより高くして信頼性を
高くして製作するのがより容易である。他の利点はIFET
のゲインを電気的に制御するのに用いられるバックゲー
ト電極を使用する可能性を生み出すことである。 実施例の説明 本発明は種々の新規な基板構造がIII−Ｖ半導体デバ
イスに有用であるということの発見及びこれらの新規な
基板構造が、デバイスの活性素子が形成される表面を生
じるためにｐ型材料を使用することに基づいている。こ
のｐ型材料の表面は電界効果型デバイスのチャネルを規
定する表面または層として用いられることが多い。応用
する可能性としては、集積回路及び集積光電回路を含む
FETまたはJFET素子を使用する増幅器、論理回路または
メモリ回路がある。 本発明は単一の接合型電界効果トランジスタを記述す
ることで最も良く説明される。そのような構造の側面図
を第１図に示す。これはJFETの特定の例であり、FET構
造またはJFET構造におけるチャネル規定層としてｐ型基
板またはｐ層を用いることを説明するためのものであ
る。 JFET構造10はｎ型格子整合インジウム・ガリウムヒ素
の層12を上に持つP+InPの基板11でできている。基板は
チャネル規定層11として機能し、ｎ型インジウム・ガリ
ウムヒ素はチャネル層12として機能する。チャネル層の
上にはドレイン電極13及びソース電極14がある。これら
は通常金−ゲルマニウム、金−シリコンまたは金−スズ
でできており、オーム接点にするため通常は熱処理を受
ける。ソースとドレインの間にはｐ型半導体の小柱15が
あり、これはｎ型チャネル層12と共に構造のｐ−ｎ接合
を形成する。便宜を図るため、このｐ層はゲートｐ層と
呼ばれる。ゲート電極16はゲートｐ層15の上に位置す
る。ゲート電極は典型的には小柱から約0.1ないし1.0μ
ｍ突出している。ゲート電極は一般にはパラジウム−
金、亜鉛−金などの金合金あるいはクローム−金のよう
な非合金材料でできているが、他の電極材料を用いるこ
とも可能である。 特に望ましいのはｐ型材料の短柱である。典型的には
柱の長さは５μｍ以下であり、さらに２μｍまたは１μ
ｍ以下にする。 この構造の本質的な特徴はゲート電極16がｐ型材料
（ゲートｐ層）15の柱から突出していることである。特
別な再調整工程を必要とせずにソース及びドレイン電極
をｐ−ｎ接合に対し精密に位置合わせできるようにする
のはこのゲート電極の、ｐ型材料柱からの突出である。
ここで、ゲート電極はドレイン及びソース電極を堆積さ
せる時のシャドーマスクとして作用する。突出量はｐ層
のほとんどを除去するエッチ工程におけるアンダーカッ
トで制御される。ソース及びドレイン電極は一般に蒸着
によって形成され、ゲート電極突出量によりソース及び
ドレイン電極のｐ−ｎ接合に対する近接の程度が決定さ
れる。適当なソース及びドレイン電極を形成するため
に、金属蒸着に先だち打込みを用いても良い。例えば、
接触抵抗は、電極が形成されるべき表面上（例えば層17
及び18の表面上）にイオンを打込むことで減少させるこ
とができる。同様の目的のために様々な合金や金属混合
物を使用することができる。 第２図にドレイン電極13、ソース電極14及びゲート電
極16を有する同一の構造の平面図を示す。さらにゲート
パッド21と、エアブリッジが配置されるゲート電極の一
部分22とを示す。 ここで命名についての注記をしておくと便利であろ
う。チャネル層の面においてソース及びドレイン電極の
方を指すゲート電極の寸法は、普通はゲート電極の短い
方の寸法ではあるが、ゲートの長さと呼ばれる。長さに
垂直な方向は、普通はソース及びドレイン電極の間に伸
びるものであり、ゲート電極の長い方の寸法であること
が多いが、ゲートの幅と呼ばれる。ゲート電極の幅と長
さが測られる方向は第２図に示される（方向Ｗは幅を、
方向Ｌは長さを表わす）。これらのデバイスはある種の
やり方で半導体材料の結晶面に関連付けて方向付けをす
ることが望ましい。そのやり方とはつまり、エピタキシ
ャル層とデバイスが堆積される面（第２図の紙面）が
［100］結晶面であり、ゲート幅が〈110〉結晶学的方向
に沿うようにするのである。 前述の構造は、チャネル層及びゲートｐ層（第１図の
柱15）として極めて多くの半導体材料を用いて製作でき
ることを認識されたい。例えば、ｎ型及びｐ型材料は同
一でも良いし異なっても良い。 移動度と飽和速度の高い半導体材料系またはそのよう
な材料に関連する（一般には格子整合されている）材料
が望ましい。このような材料に含まれるのはインジウム
・リン、インジウム・ガリウムヒ素（一般には組成がほ
ぼIn0.53Ga0.47Asであり、これはインジウム・リンに格
子整合される）、アルミニウム・インジウムヒ素（例え
ばAl0.48In0.52As）、及びインジウム・リンに格子整合
されたインジウム・ガリウムヒ素リンやインジウム・ガ
リウム・アルミニウムヒ素などの四元化合物である。 そのような組成はエイチ．シー．カゼイ（H.C.Case
y）とエム．ビー．パニッシュ（M.B.Panish）の「ヘテ
ロ構造レーザ」（Heterostructure Lasers）と題する
本、アカデミック プレス（Academic Press）ニューヨ
ーク1978年刊の特にパートＢ「材料及び動作特性」（Ma
terials and Operating Characteristics）に略述され
ている。 ｎ型材料としてIn0.53Ga0.47Asを、ｐ型材料としてIn
PまたはIn0.53Ga0.47Asを用いると最も便利である。 ここでｐ型層及びｎ型層に用いられる様々な好ましい
ドーパントとその好ましい濃度について略述しておくと
便利である。これらは典型的なドーパント、典型的な濃
度範囲であって本発明は他のドーパント、他の濃度範囲
でも実施できることを理解されたい。さらに、ドーパン
ト濃度は種々の層の厚さによって変化しても良く、電気
的接触特性を改善するために様々な電極の近くでは極め
て高くしても良い。典型的なｎ型ドーパントは典型的濃
度範囲1016ないし1017原子/cm3のSn,Si,S及びTeであ
る。InP及びInAlAsに対しては８−９×1016原子/cm3の
範囲が、InGaAsに対しては４−７×1016原子/cm3の範囲
が、InGaAsPに対しては６−８×1016原子/cm3の範囲が
最も好ましい。ｐ型層に対しては典型的ドーパントはC
d,Zn,Mg及びBeであり、濃度範囲は1018−1019原子/cm3
である。電極とｐ層の間の低抵抗オーム接触を得るため
にゲート電極の近くでは、ドーピング濃度はこの範囲を
超えてもよい（通常1020原子/cm3に近づく）。 ｎ型層及びｐ型層の厚さは所望の応用例に依存して大
きく変化しても良い。数μｍの厚さが有用である。通常
１μｍ以下の厚さが望ましい。ｐ型層の厚さは一般に材
料、ドーピング濃度、デバイスの所望特性などに依存す
るが、通常は0.1ないし0.7μｍの範囲である。ｐ層の厚
さは通常１μｍ以下である。ｐ層の厚さはゲート電極の
下の所望のアンダーカットに近くなることが多く、約0.
5μｍであることが多い。 本発明の重要な特徴は基板としてP+InPを用いること
である。これはチャネル規定層としても機能する。この
チャネル規定層に対して伝導電子は動作中にピンチオフ
される。このような構造の利点は基板とチャネル層との
インタフェースにおける欠陥密度が低いことであり、こ
のことによりインタフェースにおけるばかりでなく、チ
ャネルとゲートｐ層全体における欠陥密度が低くなる。 他の基板構造を第３図に示す。この図は第１図及び第
２図に示す構造によく似たJFET構造30の側面図である。
ここで、基板は比較的厚いN+InPの層31でできている。
層31はあるいはP+InPでも良く、一般的には大量に成長
される。この層の上にはN+InP31とほぼ格子整合（ある
いは少なくともその上に適正に成長された）ｐ型材料の
エピタキシャル層が配置される。典型的な層はP+InGaAs
（例えば２−40×1017原子/cm3の範囲のBeをドープされ
たIn0.53Ga0.47As）及び前述のようにドープされたP+In
Pである。 この構造の残りの部分は第１図と同様のものである。
P+型エピタキシャル層32の上にはチャネル層33が配置さ
れており、これは典型的にはｎ−InGaAsまたはｎ−InP
である。チャネル層の一部はｎ型接点（一つはドレイン
電極34、一つはソース電極35）で覆われている。これら
の電極は一般には金−ゲルマニゥム、金−シリコンまた
は金−スズでできており、ｎ型ドーパントがチャネル層
内に拡散して高ドープ（n+）表面の狭い領域36を形成す
るように熱処理を施される。これにより優れたオーム接
触が得られる。高ドープ表面領域36を形成するためにイ
オン打込みを用いることもできる。他にゲートｐ層37及
びゲート電極38が示されている。 さらに複雑な構造を本発明を実施する際に用いること
もできる。例えば論理回路、メモリ回路等を含む様々な
応用例について、上述のようにして作られるJFET構造の
大アレイが有用である。 本発明はより複雑な構造を用いてさらに説明すること
ができる。例えば光学的及び電子工学的構造が同一基板
構造上に集積されている例である。特に、PIN光検出器
及びJFET増幅器を用いて集積光検出増幅器構造を説明す
る。この構造は一般にはPINFETと呼ばれる。 PINFETの概略的構造はその側面図から最も良く分か
る。PINFETの側面図にはエピタキシャル構造、ｐ拡散領
域及びPIN光検出器上のｐ接点からJFET構造のゲート電
極へのエアブリッジが明らかに示される。第４図にPINF
ETの側面図を、PIN光検出器部分及び電界効果トランジ
スタのゲートの断面として示す。PINFET40は基板41で始
まるIII−Ｖ半導体化合物の層でできており、基板41は
概して１−５×1018原子/cm3の範囲のスズまたはイオウ
をドープしたN+InPである。この層は概して約150μｍの
厚さである。この層の上にはInPに格子整合されたInGaA
s（概略組成In0.53Ga0.47As）の真正層42がある。この
層は概して、約５×1014原子/cm3の濃度で軽くｎ型にド
ープする不純物を含んでいる。この層の厚さは約５μｍ
である。この層のバンドギャップ（0.75eV）はこの層に
入射する放射（0.75eVより大きいエネルギーまたは1.65
μｍより短い波長を持つ放射）を確実に吸収するような
ものであり、ドーピングレベルは層全体に電界勾配が行
きわたるように低く（理論的に可能な限り低く）する。 この層42の上にはInP系と格子整合された（または少
なくとも適合する）ｐ型半導体材料の薄い層43が配置さ
れる。この層はチャネル規定層と呼ばれる。大きいバン
ドギャップを有する材料（例えばバンドギャップ1.35eV
のＰ−InPまたはバンドギャップ1.4eVのＰ−InAlAs）が
電圧ブレークタウンを避けるために好まれることが多
い。しかし特に、下の層42及び上の層44との適合性によ
り製造がより容易になる場合は他の材料が有利であろ
う。例えば吸収層42とチャネル層44がInGaAsである時は
ｐ−InGaAsが好まれるであろう。チャネル規定層43の上
にはJFETのｎ及びｐ層を形成するために用いられる二つ
のIII−Ｖ半導体層が配置される。これらの層はｎ型InG
aAs44及びｎ型InGaAs45であり双方ともInPに格子整合さ
れる。これらの層には他の材料（原則としてInPまたはI
nGaAsP）を使っても良い。典型的厚さはｎ−InGaAsの場
合0.4μm p−InGaAsの場合0.6μｍである。これらの層
はｎ型JFET層またはチャネル層、及びｐ型JFET層または
ゲートｐ層と呼ばれることがある。これらの層について
は以下に詳述する。 様々なメタライゼーションもPINFET構造の一部として
含まれる。例えばN+−InP基板41には放射を受容する開
口を有するｎ型接点46（典型的にはAu−Sn）が付加され
ている。通常、ｎ型接点46中の開口により露出されるN+
−InPの表面は、表面での反射を減少させるための抗反
射（anti−reflection,AR）被覆47で覆われている。 さらに、一般にはCr−Au合金で作られるいくつかのｐ
接点も示されている。例えばそのような合金は構造のPI
Nゲート用のｐ接点48及びJFETゲート電極用のｐ接点49
を形成する。同様のメタライゼーションが、回路のPIN
部分をJFETのゲート49に接続するエアブリッジ50を形成
する。バックゲートへの接点は接点54を介し、典型的に
はゲート電極49と同じ金属組成で作られる。 さらに、PIN構造のＰ領域を形成するP+型領域51も示
されている。これは一般には、PIN構造のｐ接点を形成
する前に亜鉛を上部の二層（44,45）に拡散させること
で導入される。ドーピング濃度は通常1018−1019原子/c
m3の範囲である。いくつかの不動態化層（例えばSiNx）
を用いても良いが図示はしていない。図示の部分はゲー
ト電極の中心を下降しているので、第４図にはソース及
びドレイン電極は示されていない。 チャネル規定層としてｐ層を用いているので、PIN接
合を形成するにあたって他の変型も可能である。ここで
はP+−型領域51の代りに、PIN構造のｐ−接点がチャネ
ル規定層43に直接接触するために形成される。これは以
下のようにしてなされる。つまり初めに、チャネル層と
PIN構造のｐ接点領域の下に位置するｐ層45の小部分を
エッチングまたは除去し、次にｐ接点がチャネル規定層
43に接触してPIN接合を形成するようにする。 本発明の二つの重要な特徴は強調する価値がある。即
ち、JFETのゲート電極からPIN電極を隔離するエアブリ
ッジ50の下のギャップ52と、PIN構造を囲み、これをJFE
T構造から隔離するメサ隔離堀53である。さらにチャネ
ル規定層としてｐ層を用いていることが利点である。こ
れにより、様々なインターフェースにおいて欠陥密度の
低いより優れた半導体材料を用いることが可能である。 第５図に、PIN光検出器上のｐ接点48、エアブリッジ5
0及びJFET構造のゲート電極49を有する同様の構造の斜
視図を示す。さらにｐ型InGaAs45と、構造のPIN部分及
びJFET部分の両方に存在するｎ型InGaAs層44とが示され
ている。構造のJFET部分におけるｐ型InGaAsはゲート電
極の下に存在する。これらの層は構造の光検出器部分と
増幅器部分との間の電気的絶縁を図るために構造のPIN
部分とJFET部分との間で（エアブリッジ52の下部で）除
去される。チャネル規定層43はこれらの層の下に存在す
るが、それは構造のPIN部分を構造のJFET部分から電気
的に切離すためであり、またJFET構造においてチャネル
規定層として機能するためである。次は吸収層42であっ
て、典型的にはInPとN+−InP構造41に格子整合されたIn
GaASで作られる。ｎ型接点層55は構造に対する電気的接
点の一つとして機能する。ｐ型接点層49がこの構造の最
上部に示されている。 第４図に強調して示されているのはP+型領域51であっ
て、JFET層44,45を介してチャネル規定層43に延びてい
る。このことにより光検出器のｐ−ｎ接合が形成され、
PIN光検出器のｐ接点48への伝導が行なわれる。さらに
図中には構造の回路図が示されている。前述のように、
PIN接合のためにｐ領域を接触させる別のやり方はｐ及
び層44及び45に穴をあけるチャネル規定層43上にｐ接点
を形成することである。これによりｐ領域51の形成が避
けられる。 図中にはさらにドレイン電極55、ソース電極56及びバ
ックゲート電極54が示されている。くり返すが、ドレイ
ン及びソース電極は、ゲート電極の突出部がシャドウマ
スクとして作用し、これらの電極がｐ−InGaAs柱に対し
て現実の電気的接接点なしで近接できるように作用する
ように形成される。 本発明の構造の特別の利点は、最適動作を得る際に製
造が容易なことである。製造方法の記述は第６図に示さ
れる層構造60から始めるのが便利である。この構造はN+
−InP基板に始まる様々なエピタキシャル層成長技術に
より作られる。 構造60は１−５×1018原子/cm3の範囲でイオウまたは
スズをドープされたN+−InP基板61を含む。この基板61
は一般的には製造工程の後半で厚さ150μｍまで最終的
には薄くされる。基板の上には厚さ約５μｍのInGaAsの
非ドープ層62が形成される。この層はInPに対してほぼ
格子整合されるように概ねIn0.53Ga0.47Asの組成を有す
る。不純物によりこの層は１−30×1014原子/cm3の範囲
のドーピング濃度でｎ型になる。次はチャネル規定層63
で通常はｐ型InPまたはｐ型InAlAsで作られる。InPに対
して格子整合されたｐ型InGaAsも使用される。この型の
層はInGaAsが一つまたは複数の隣接層に対して用いられ
る場合は特に有用である。層63の厚さは約１μｍであ
る。次は二つのJFET層である。一つは４−８×1016原子
/cm3の濃度範囲のシリコンをドープされたｎ型InGaAsの
層64である。層64は通常チャネル層と呼ばれるが、厚さ
は一般に0.3ないし0.5μｍである。 もう一つのJFET層はＰ−InGaAs層65であり、典型的に
はBeをドープされる。通常はｐ−InGaAs層の異なる部分
ではドーピング濃度は異なる。ｎ−InGaAs層とのインタ
フェースを含みｐ−InGaAs層の厚さ（典型的には0.5な
いし0.6μｍ）のほとんどにわたりドーピング濃度は約
１−５×1018原子/cm3であり、ｐ接点に隣接するｐ層上
にある薄い層（典型的には500Å）に対してはドーピン
グ濃度は約１−２×1019原子/cm3である。この濃度を製
造するための方法の例は次の通りである。初めに第６図
に示される構造が、〈110〉方向が［100］ウェハ中に方
向付けられるように方向付けしその結果ゲートの長い方
の寸法（ゲート幅）がこの方向に沿うようにする。 PIN構造のｐ−ｎ接合を形成するためにｐ拡散工程が
実行される。ｐ−InGaAs上にSiN層が形成される。これ
は第２図の活性PIN領域21を規定するための拡散マスク
として機能するためにパターン化される。亜鉛拡散工程
が、拡散深さが第１図のｐ型InGaAs層12の上部をちょう
ど貫くように実行される。拡散の後、SiNマスクは除去
される。 次にｐ接点金属パターン（PIN接点及び種々のFETのゲ
ート接点を含む）がCr−Auまたは他の適正なｐ接点金属
を用いてフォトリソグラフで規定される。 これらの金属接点はJFETのソース及びドレインが形成
される時にシャドウマスクとして機能することができる
ように作られる。 製造工程中の重要な部分はｎ層または基板に実質的な
影響を与えないでｐ層（ゲート電極のアンダーカットを
いくらか含む）を除去することである。一般に、正確な
工程はｎ層及びｐ層中のIII−Ｖ半導体材料の本性に依
存する。 本発明を実施するにあたり特に重要なことは柱用ｐ型
材料のための適正な形状を得てその結果ゲート電極が有
効的なシャドウマスクとして機能し、かつ蒸着されたソ
ース及びＰ−InGaAs層が過酸化水素水を伴なう50容量％
のクエン酸溶液を用いてエッチされてしまうようにする
こと、及びエッチング工程中の過程を測定するための電
気的モニター装置を得ることである。二つの隣接するゲ
ート電極の電極−電圧特性が測定され、抵抗特性が消失
し、バック−ツウ−バック（back−to−back）ダイオー
ド特性のみが残留する時にエッチングは終了される。こ
のことは各ゲート電極の下にｐ−ｎ接合のみが残留した
状態で隣接ゲート電極間のｐ層が除去されたことを示す
ものである。さらにｐ層の除去の結果、ゲート電極の下
にｐ層の元の厚さに実質的に等しい距離のアンダーカッ
トが生じる。ｐ層柱からのゲート電極の突出により、後
に形成されるソース及びドレイン電極の自己位置合わせ
が確実なものとなる。 JFETのソース及びドレインのｎ接点メタライゼーショ
ンは典型的にはGe−Auを用いる標準的フォトリソグラフ
技術により形成される。アンダカットされたゲートが突
出しているからこれは自己位置合わせ工程である。これ
によりｐ層との接触の危険なしでドレイン及びソース接
点の極めて接近した配置（典型的には２μｍ）を行なう
ことができる。 次に、JFET構造を覆い、ブリッジ領域を含むｎ−InGa
As及びｐ−InGaAs層をエッチングすることによりメサ隔
離が行なわれる。典型的なエッチャントは過酸化水素水
を伴なう50容量％のクエン酸である。 この時点で基板（N+−InP）を150μｍに薄くしても良
い。 基板（N+−InP）の反対面では入射光を受容するため
の、活性PIN領域直下の開口を除いてｎ接点が形成され
る。 本発明を実施するにあたり多くの変型を用いることが
できる。例えば、InP基板に対して格子整合されていれ
ば（または他の基板材料に対して格子整合された材料で
あれば）、二つのJFET層用に他のIII−Ｖ半導体材料を
用いることができる。第１、２及び３図に示された上述
のデバイスは格子整合されたInGaAs（概略組成In0.53Ga
0.47As）を用いている。ｎ層またはｐ層のどちらかにお
いてInGaAsの代りに用いることができる他の材料は以下
の通りである。InPに格子整合されたInGaAsP,InP、InP
に格子整合され得る他の三元または四元III−Ｖ化合
物。 典型的な組合せとエッチング法は以下の通りである。 1. ｐ層、ｎ層共にInPである。典型的なエッチャント
は塩酸−リン酸の混合物（濃縮塩酸を用い、典型的には
容積比1:4）であり、時に少量の過酸化水素を加えるこ
とがある。あるいは臭素−メタノール（通常は希釈溶
液）である。上述のものと同様のモニタ技術を用いるこ
とができる。 2. InPに対して格子整合されたｐ層InGaAs（またはInG
aAsP）及びｎ層InPの場合。典型的なエッチャントはク
エン酸であり、上述の水性過酸化水素を伴なうこともあ
れば伴わないこともある。このエッチャントはｐ層を除
去し、ｎ型InPで停止する。エッチ速度は約800−1200Å
／分である。エッチング工程を観測するために上述のも
のと同様のモニタ技術を用いることができる。しかしIn
Pに到達するとエッチ速度は大きく減少するので、この
技術は自己で停止し、従って電気的モニタ技術は重要で
はない。 3. ｐ層はInPであり、ｎ層はInPに格子整合されたInGa
AsまたはInGaAsPである。典型的なエッチャントはリン
酸中の塩酸（上述の組成）であり、これはInPをエッチ
するがInGaAsまたはInGaAsPはエッチしない。くり返す
が、本方法にとって本質的なものではないが、エッチン
グ工程は上述の技術を用いてモニタすることがでぎる。
このエッチャントを用いるInPのエッチング速度は3000
−6000Å／分である。 第７図に別のPINFET構造70を示す。これはチャネル規
定層としてｐ層を用いる、本発明の別の変型例を示すも
のである。ゲート電極の長い方の寸法（幅）を減じるた
め、かつドレイン及びバックゲート電極の浮遊容量を減
じさせてデバイスのゲインを変えるために、この構造は
双ゲート構造を採用している。バックゲート電極はチャ
ネル規定層としてｐ層が用いられる場合のみ可能である
ことに注意されたい。このデバイスの回路図も示されて
いる。ここでＧはゲート、Ｇ′はバックゲート、Ｎはｎ
接点、Ｓはソース（ソースS1とS2は通常は結合され
る）、Ｄはドレインである。 第８図に本発明が最も多く使用されると思われる典型
的な回路を示す。ここでRBはバイアス抵抗、RLは回路の
負荷抵抗である。 ほとんどの回路において、所望の特性を得るために抵
抗（RBとRL）は通常は、半導体構造中で適切にバイアス
され配置されたFETの形で作られる。一般に負荷抵抗は
上述のJFET構造に極めて近いJFET構造によって作られ
る。これは容量を最小にし、ドーピングが最適でなかっ
た場合であっても優れた電気的特性を得るためである。
多くの場合そのようなFETはソース電極に接続されたゲ
ート電極を有する。バイアス抵抗も通常はFET構造で供
給されるが、上述のような構造である必要はない。また
上述のJFETに比べてゲート長が長い。 本発明を実施するのにより複雑な回路も有用である。
第９図に本発明を実施するのに有用なカスコード段を含
む典型的な相互インピーダンス光受信回路を示す。
第１図はｐ型III−Ｖ半導体材料でできた基板を有するJ
FET構造の側面図、 第２図は第１図のJFET構造の斜視図、 第３図は第１図及び２図の構造とよく似ているが基板構
造が異なるJFET構造の側面図、 第４図は本発明の基板構造を有するPINFET構造の側面
図、 第５図は第４図のPINFET構造の斜視図、 第６図はPINFETデバイスが製造される層構造を示す図、 第７図は双ゲート及びバックゲートを有するPINFET構造
を示す図、 第８図はJFET構造およびPINFET構造を利用する典型的な
回路を示す図、及び 第９図は光検出器、JFET及びカスコード段を有する典型
的な光電回路を示す図である。 ［主要部分の符号の説明］ 基板……11、第一のエピタキシャル領域……12、第二エ
ピタキシャル領域……15、ソース電極……13、ドレイン
電極……14、ゲート電極……16
FET構造の側面図、 第２図は第１図のJFET構造の斜視図、 第３図は第１図及び２図の構造とよく似ているが基板構
造が異なるJFET構造の側面図、 第４図は本発明の基板構造を有するPINFET構造の側面
図、 第５図は第４図のPINFET構造の斜視図、 第６図はPINFETデバイスが製造される層構造を示す図、 第７図は双ゲート及びバックゲートを有するPINFET構造
を示す図、 第８図はJFET構造およびPINFET構造を利用する典型的な
回路を示す図、及び 第９図は光検出器、JFET及びカスコード段を有する典型
的な光電回路を示す図である。 ［主要部分の符号の説明］ 基板……11、第一のエピタキシャル領域……12、第二エ
ピタキシャル領域……15、ソース電極……13、ドレイン
電極……14、ゲート電極……16
Claims (25)
- 【請求項１】a. ｎ型III−Ｖ半導体化合物を含む第一
の領域、 b. 真性III−Ｖ半導体化合物を含み、該第一領域の少
なくとも一部に接触する第二のエピタキシャル領域、 c. III−Ｖ半導体化合物を含み、該第二エピタキシャ
ル領域の少なくとも一部に接触する第三のエピタキシャ
ル領域、 d. ｎ型伝導度のIII−Ｖ半導体化合物を含み、該第三
エピタキシャル領域の少なくとも一部に接触する第四の
エピタキシャル領域を含むPINFET構造のJFET部分、 e. ｐ型伝導度のIII−Ｖ半導体化合物を含み、該第四
エピタキシャル領域の少なくとも一部に接触し、ある長
さを有する第五のエピタキシャル領域、 f. 該第四エピタキシャル領域に接触するソース及びド
レイン電極、 g. 該第五エピタキシャル領域に接触しある長さを有す
るゲート電極であって、該第五エピタキシャル領域に関
連する該ゲート電極の長さ及び位置が該第五エピタキシ
ャル領域から突出するように構成され、 h. ｎ型伝導度のIII−Ｖ半導体化合物を含み該第三エ
ピタキシャル領域の少なくとも一部には接触するが該第
四または該第五エピタキシャル領域には接触しない第六
のエピタキシャル領域を含むPINFET構造のPIN部分、 i. ｐ型伝導度のIII−Ｖ半導体化合物を含み、該第六
エピタキシャル領域の少なくとも一部には接触するが該
第四または該第五エピタキシャル領域には接触しない第
七のエピタキシャル領域、 j. 該ｐ接点の下から該第七エピタキシャル領域及び該
第六エピタキシャル領域を介して延び、ｐ接点下該第三
エピタキシャル領域の一部へ部分的に延びる高ドープｐ
型領域の少なくとも一部に接触する導電性材料を含むｐ
接点、 k. 該ｐ接点を該ゲート電極に電気的に接続する手段、 を含むPINFET構造を少なくとも一つ含む半導体デバイス
において、 該第三エピタキシャル領域はｐ型III−Ｖ半導体化合物
を含み、バックゲート電極は該第三エピタキシャル層に
接触することを特徴とする半導体デバイス。 - 【請求項２】特許請求の範囲第１項記載のデバイスにお
いて、 該ｐ接点は該第六及び該第七エピタキシャル領域を介し
て該第三エピタキシャル領域に電気的に接触することを
特徴とする半導体デバイス。 - 【請求項３】特許請求の範囲第１項記載のデバイスにお
いて、 該ケント電極の長さはソース及びドレイン電極間の距離
により短いかまたは等しいことを特徴とする半導体デバ
イス。 - 【請求項４】特許請求の範囲第１項記載のデバイスにお
いて、 該第四エピタキシャル領域とのインタフェースに沿って
測った該第五エピタキシャル領域の長さは該ゲート電極
の長さより短いことを特徴とする半導体デバイス。 - 【請求項５】特許請求の範囲第４項記載のデバイスにお
いて、 該第一領域はｎ型InPの基板であり、該第二、三、四、
五、六及び七エピタキシャル領域はInPに格子整合され
た組成を有するIII−Ｖ半導体化合物であることを特徴
とする半導体デバイス。 - 【請求項６】特許請求の範囲第５項記載のデバイスにお
いて、 該第二エピタキシャル領域のIII−Ｖ半導体化合物はInP
にほぼ格子整合された組成を有する真性InGaAsであるこ
とを特徴とする半導体デバイス。 - 【請求項７】特許請求の範囲第６項記載のデバイスにお
いて、 該第三エピタキシャル領域はInPに格子整合された組成
を有する非ドープInAlAsであることを特徴とする半導体
デバイス。 - 【請求項８】特許請求の範囲第６項記載のデバイスにお
いて、 該第三エピタキシャル領域は半絶縁性InPであることを
特徴とする半導体デバイス。 - 【請求項９】特許請求の範囲第８項記載のデバイスにお
いて、 該半絶縁性InPは金属−有機化学蒸着によって形成され
た、FeをドープされたInPであることを特徴とする半導
体デバイス。 - 【請求項１０】特許請求の範囲第８項記載のデバイスに
おいて、 該第四及び該第六エピタキシャル領域と該第五及び該第
七エピタキシャル領域は同一のIII−Ｖ半導体化合物を
含むことを特徴とする半導体デバイス。 - 【請求項１１】特許請求の範囲第10項記載のデバイスに
おいて、 該第四及び第六エピタキシャル領域はｎ型InPを含み、
該第五及び第七エピタキシャル領域はｐ型InPを含むこ
とを特徴とする半導体デバイス。 - 【請求項１２】特許請求の範囲第11項記載のデバイスに
おいて、 ｎ型InPはスズ、ケイ素、硫黄及びテルルよりなる群よ
り選択される元素でドープされることを特徴とする半導
体デバイス。 - 【請求項１３】特許請求の範囲第11項記載のデバイスに
おいて、 ｐ型InPはカドミウム、亜鉛、マグネシウム及びベリリ
ウムからなる群より選択される元素でドープされること
を特徴とする半導体デバイス。 - 【請求項１４】特許請求の範囲第11項記載のデバイスに
おいて、 第四及び第六エピタキシャル領域はｎ型InGaAsであり第
五及び第七エピタキシャル領域はｐ型InPであることを
特徴とする半導体デバイス。 - 【請求項１５】特許請求の範囲第10項記載のデバイスに
おいて、 第四及び第六エピタキシャル領域は、第五及び第七エピ
タキシャル領域とは異なるIII−Ｖ半導体化合物で構成
されることを特徴とする半導体デバイス。 - 【請求項１６】特許請求の範囲第15項記載のデバイスに
おいて、 第四及び第六エピタキシャル領域はｎ型InPよりなり、
第五及び第七エピタキシャル領域はｐ型InGaAsよりなる
ことを特徴とする半導体デバイス。 - 【請求項１７】特許請求の範囲第15項記載のデバイスに
おいて、 第四及び第六エピタキシャル領域はｎ型InGaAsよりなり
第五及び第七エピタキシャル領域はｐ型InPよりなるこ
とを特徴とする半導体デバイス。 - 【請求項１８】特許請求の範囲第１項記載のデバイスに
おいて、 該ｐ接点とゲート電極の間の電気的接続は、第六及び第
七エピタキシャル領域が、第四及び第五エピタキシャル
領域と電気的に接触しないように、エアブリッジを含む
ことを特徴とする半導体デバイス。 - 【請求項１９】特許請求の範囲第１項記載のデバイスに
おいて、 該ゲート電極の該第五エピタキシャル領域からの突出
は、0.3乃至1.0μｍであることを特徴とする半導体デバ
イス。 - 【請求項２０】特許請求の範囲第１項記載のデバイスに
おいて、 該ソース電極及びドレイン電極が該第五エピタキシャル
領域の２μｍ以内にあることを特徴とする半導体デバイ
ス。 - 【請求項２１】特許請求の範囲第20項記載のデバイスに
おいて、 該ソース電極及び該ドレイン電極が該第五エピタキシャ
ル領域の１μｍ以内にあることを特徴とする半導体デバ
イス。 - 【請求項２２】特許請求の範囲第１項記載のデバイスに
おいて、 該第五エピタキシャル領域の長さは５μｍ以下であるこ
とを特徴とする半導体デバイス。 - 【請求項２３】特許請求の範囲第１項記載のデバイスに
おいて、 該第四エピタキシャル領域の厚さは１μｍ以下であるこ
とを特徴とする半導体デバイス。 - 【請求項２４】特許請求の範囲第１項記載のデバイスに
おいて、 該第五エピタキシャル領域の厚さは１μｍ以下であるこ
とを特徴とする半導体デバイス。 - 【請求項２５】特許請求の範囲第１項記載のデバイスに
おいて、 ダブルゲート電極は、該２つのゲート電極の実質的に間
にドレイン電極とともに用いられることを特徴とする半
導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70039185A | 1985-02-11 | 1985-02-11 | |
| US700391 | 1985-02-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222272A JPS61222272A (ja) | 1986-10-02 |
| JPH0810699B2 true JPH0810699B2 (ja) | 1996-01-31 |
Family
ID=24813313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61027763A Expired - Lifetime JPH0810699B2 (ja) | 1985-02-11 | 1986-02-10 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810699B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0286348A3 (en) * | 1987-04-10 | 1991-12-11 | AT&T Corp. | Vertically integrated photodetector-amplifier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2386903A1 (fr) * | 1977-04-08 | 1978-11-03 | Thomson Csf | Transistor a effet de champ sur support a grande bande interdite |
| JPS59222964A (ja) * | 1983-06-01 | 1984-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1986
- 1986-02-10 JP JP61027763A patent/JPH0810699B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61222272A (ja) | 1986-10-02 |
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