JPS61222272A - 半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は半導体回路に関し、特に種々の基板構造を含む
半導体回路に関する。

見更夏實見 通信技術及びコンピュータ技術の双方において、ｍ−ｖ
集積回路技術の分野への要請が高まっている。これらの
要請にはより高い速度、より高い感度、より大きいゲイ
ン、より高い実装密度及び回路素子のより精密な許容誤
差が含まれる。

ｍ−ｖ集積回路の製造で特に重要なのは基板材料の本性
である。特に、集積回路の種々の素子の絶縁を図るため
の基板の抵抗と、基板と回路のインタフェースにおける
トラップ密度は重要である。トラップ密度が高いと集積
回路の電流−電圧特性におけるヒステリシス効果を生じ
、これにより例えばノイズ効率及び回路安定性などの望
ましい特性を得ることができる。

電界効果トランジスタ（Ｆ　Ｅ　Ｔ）素子または接合型
電界効果トランジスタ（ＪＦＥＴ）素子を用いる従来の
集積回路では一般に、回路素子間の電気的絶縁を図るた
めに半絶縁性インジウム・リン基板が使われている。そ
のような回路は多くの文献中に見られる１例えばディー
、ウェーク（Ｄ、　Ｗａｋｅ）らアイイーイーイー　エ
レクトロン　デバイス　レターズ（Ｉ　Ｅ　Ｅ　Ｅ　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ　ＬＶ
ｏｌ、　Ｅ　Ｄ　Ｌ　−５、Ｎｏ、　７　（１９８４年
７月）。

クイ。ジー、チャイ（Ｙ、Ｇ、　Ｃｈａｉ）らアイイー
イーイー　エレクトロン　デバイス　レターズ％Ｖｏ１
．　ＥＤＬ−４，Ｎｏ、７　（１９８３年７月）を参照
のこと、半絶縁性インジウム・リン基板を用いるこれら
の回路は作動はするけれども、基板と回路素子間の欠陥
密度が実質的に低い回路が強く望まれている。さらに。

多重ＦＥＴ素子、または光検出素子やダイオード素子の
ような他のデバイス素子に組込まれるＦＥＴ素子を用い
る■−ｖ半導体回路においては、半絶縁性基板は柔軟性
、集積の容易さ、または有利な集積形状をさまたげるこ
とが多い。

１訓１１１略 本発明は１個または複数個のｍ−ｖ半導体集積回路を含
むデバイスであって、この集積回路の基板は、ｐ型■−
■半導体化合物でできたｍ−ｖ半導体集積回路に表面が
接触する高ドープインジウム・リン（ｎ型あるいはｐ型
）から主として成る０本発明にはいくつかの特定の基板
構成が含まれる。一つの基板構成は全体としてＰ十Ｉｎ
Ｐ　から成る。このような基板材料に対する典型的なド
ーパントは濃度が２−４０Ｘ１０１７原子／３３の範囲
の亜鉛である。（Ｃｄ、Ｍｇ及びＢｅも有用である。）
他の基板構成はｐ型エピタキシャル層で覆われたＮ”Ｉ
ｎＰの平板である。　ｐ型エピタキシャル層は集積した
■−■−■体回路に接触する。典型的には、　Ｎ”Ｉｎ
Ｐ平板は約２−４０ｘｌＯ１７原子／ｃｓ３の濃度範囲
でＳまたはＳｎをドープされる。（Ｓｉ及びＴｅも有用
である。）ｐ型エピタキシャル層は、Ｎ”ＩｎＰ　表面
と一致するいかなる■−■−■体層であっても良く、一
般にはＮ”ＩｎＰと格子整合された■−■半導半導体金
化合物る。

典型例はＩｎＰと格子整合された組成をもつＰ”　Ｉ　
ｎ　Ｇ　ａ　Ａ　ｓ　（はぼＩ　ｎ、、、、　Ｇ　ａ、
、４．Ａ　ｓ　）とＰ”ＩｎＰであるＳ　Ｐ”　ＩｎＧ
ａＡｓ及びＰ”ＩｎＰエピタキシャル層に対する典型的
なドーパントは２−６０Ｘ１０”原子／ａｌＩ３の濃度
範囲のＢｅである。このような基板構成は、基板と集積
回路構成とのインタフェースにおける欠陥密度が低いの
で極めて有利である。典型的な集積回路構成には増幅器
構造（電界効果トランジスタ構造）、特に接合型電界効
果トランジスタ（ＪＦＥＴ）が組込まれる。一般に、集
積構造はＪＦＥＴの多重構造または他の回路素子（多く
の場合光検出器のような光学回路素子（例えばＰＩＮＦ
ＥＴ））と集積されたＪＦＥＴの多重構造である。この
ような回路は周波数応答がより優れており、ノイズ特性
がより低く１歩留りをより高くして信頼性を高くして製
作するのがより容易である。他の利点はＪＦＥＴのゲイ
ンを電気的に制御するのに用いられるバックゲート電極
を使用する可能性を生み出すことである。

去１」１旧ｌ吸 本発明は種々の新規な基板構造が■−■半導体デバイス
に有用であるということの発見及びこれらの新規な基板
構造が、デバイスの活性素子が形成される表面を生じる
ためにｐ型材料を使用することに基づいている。このｐ
型材料の表面は電界効果型デバイスのチャネルを規定す
る表面または層として用いられることが多い、応用する
可能性としては、集積回路及び集積光電回路を含むＦＥ
ＴまたはＪＦＥＴ素子を使用する増幅器、論理回路また
はメモリ回路がある。

本発明は単一の接合型電界効果トランジスタを記述する
ことで最も良く説明される。そのような構造の側面図を
第１図に示す、これはＪＦＥＴの特定の例であり、ＦＥ
Ｔ構造または′ＪＦＥＴ構造におけるチャネル規定層と
してｐ型基板またはｐ層を用いることを説明するための
ものである。

ＪＦＥＴ構造１０はｎ型格子整合インジウム・ガリウム
ヒ素の層１２を上に持っＰ”ＩｎＰの基板１１でできて
いる。基板はチャネル規定層１１として機能し、ｎ型イ
ンジウム・ガリウムヒ素はチャネル層１２として機能す
る。

チャネル層の上にはドレイン電極１３及びソース電極１
４がある。これらは通常金−ゲルマニウム、金−シリコ
ンまたは金−スズでできており、オーム接点にするため
通常は熱処理を受ける。ソースとドレインの間にはｐ型
半導体の小柱１５があり、これはｎ型チャネル層１２と
共に構造のｐ−ｎ接合を形成する。

便宜を図るため、このｐ層はグー８２層と呼ばれる。ゲ
ート電極１６はグー８２層１５の上に位置する。ゲート
電極は典型的には小柱から約０．１ないし１．０μｍ突
出している。

ゲート電極は一般にはパラジウム−金、亜鉛−金などの
金合金あるいはクローム−金のような非合金材料ででき
ているが、他の電極材料を用いることも可能である。

特に望ましいのはＰ型材料の短柱である。

典型的には柱の長さは５μｍ以下であり、さらに２μｍ
または１μｍ以下にする。

この構造の本質的な特徴はゲート電極１６がｐ型材料（
グー８２層）１５の柱から突出していることである。特
別な再調整工程を必要とせずにソース及びドレイン電極
をｐ−ｎ接合に対し精密に位置合わせできるようにする
のはこのゲート電極の、ｐ型材料柱からの突出である。

ここで、ゲート電極はドレイン及びソース電極を堆積さ
せる時のシャドーマスクとして作用する。突出量はｐ層
のほとんどを除去するエッチ工程におけるアンダーカッ
トで制御される。ソース及びドレイン電極は一般に蒸着
によって形成され、ゲート電極突出量によりソース及び
ドレイン電極のｐ−ｎ接合に対する近接の程度が決定さ
れる。

適当なソース及びドレイン電極を形成するために、金属
蒸着に先たち打込みを用いても良い０例えば、接触抵抗
は、電極が形成されるべき表面上（例えば層１７及び１
８の表面上）にイオンを打込むことで減少させることが
できる。同様の目的のために様々な合金や金属混合物を
使用することができる。

第２図に　ドレイン電極１３、　ソース電極１４及びゲ
ート電極１６を有する同一の構造の平面図を示す、さら
にゲートパッド２１と、エアブリッジが配置されるゲー
ト電極の一部分２２とを示す。

ここで命名についての注記をしておくと便利であろう、
チャネル層の面においてソース及びドレイン電極の方を
指すゲート電極の寸法は、普通はゲート電極の短い方の
寸法ではあるが、ゲートの長さと呼ばれる。長さに垂直
な方向は、普通はソース及びドレイン電極の間に伸びる
ものであり、ゲート電極の長い方の寸法であることが多
いが、ゲートの幅と呼ばれる。ゲート電極の幅と長さが
測られる方向は第２図に示される（方向Ｗは幅を、方向
りは長さを表わす）。これらのデバイスはある種のやり
方で半導体材料の結晶面に関連付けて方向付けをするこ
とが望ましい、そのやり方とはつまり、エピタキシャル
層とデバイスが堆積される面（第２図の紙面）が［１０
０１結晶面であり、ゲート幅が＜１１０＞結晶学的方向
に沿うようにするのである。

前述の構造はチャネル層及びグー８２層（第１図の柱１
５）として極めて多くの半導体材料を用いて製作できる
ことを認識されたい。

例えば、ｎ型及びｐ型材料は同一でも良いし異なっても
良い。

移動度と飽和速度の高い半導体材料系またはそのような
材料に関連する（一般には格子整合されている）材料が
望ましい、このような材料に含まれるのはインジウム・
リン、インジウム・ガリウムヒ素（一般には組成がほぼ
Ｉ　ｎ　ｏ、ｓ　３Ｇ　ａ　ａ４ｔ　Ａ　８であり、コ
レハインシウム・リンに格子整合される）、アルミニウ
ム・インジウムヒ素（例えばＡ　Ｑ　、、４゜Ｉｎ、、
、□Ａｓ）、及びインジウム・リンに格子整合されたイ
ンジウム・ガリウムヒ素リンやインジウム・ガリウム・
アルミニウムヒ素などの四元化合物である。

そのような組成はエイチ、シー、カゼイ（Ｈ，Ｃ，Ｃａ
５ａｙ　）とエム、ビー、バニッシュ（Ｍ、Ｂ、　Ｐａ
ｎ１ｓｈ）の「ヘテロ構造レーザ」（Ｈｅｔｅｒｏｇｔ
ｒｕｃｔｕｒａ　Ｌａ５ｅｒｓ）と題する本、アカデミ
ツク　プレス（Ａｃａｄｅｍｉｃ　Ｐｒｅｓｓ　）ニュ
ーヨーク１９７８年刊の特にパートＢ「材料及び動作特
性Ｊ　　（Ｍａｔｅｒｉａｌｓ　ａｎｄ　Ｏｐｅｒａｔ
ｉｎｇＣｈａｒａｃｔａｒｉｓｔｉｃｓ　）に略述され
ている。

ｎ型材料としてＩ　ｎ　６．Ｂ　＠　Ｇ　ａ　ｅ、４７
　Ａ　ｓを、ｐ型材料としてＩｎＰまたはＩ　ｎ　１１
．１３　Ｇ　ａ　０．４？　Ａ　ｓを用いると最も便利
である。

ここでｐ型層及びｎ型層に用いられる様々な好ましいド
ーパントとその好ましい濃度について略述しておくと便
利である。これらは典型的なドーパント、典型的な濃度
範囲であって本発明は他のドーパント、他の濃度範囲で
も実施できることを理解されたい、さらに、ドーパント
濃度は種々の層の厚さによって変化しても良く、電気的
接触特性を改善するために様衆な電極の近くでは極めて
高くしても良い。典型的なｎ型ドーパントは典型的濃度
範囲１０１ｍないし１０１７原子／ｃｍ’のＳｎ。

Ｓｉ、Ｓ及びＴｅである。ＩｎＰ及びＩｎＡｌＡｓに対
しては８−９Ｘ１０”ｉ子／ｃｍ”の範囲が、Ｉ　ｎ　
Ｇ　ａ　Ａ　ｓに対しては４−７×１０１１原子／ａｍ
”の範囲が、ＩｎＧａＡｓＰに対しては６−８Ｘ１０”
原子／ｃｍ’の範囲が最も好ましい。ｐ型層に対しては
典型的ドーパントはＣｄ、Ｚｎｅ　Ｍ＆及びＢｅであり
、濃度範囲は１０１ｍ−１ｏ　Ｌ＠原子／ｃｍ”である
。電極とｐ層の間の低抵抗オーム接触を得るためにゲー
ト電極の近くでは　ドーピング濃度はこの範囲を超えて
もよい（通常ｘｏ２０原子／ａｍ’に近づく）。

ｎ型層及びｐ型層の厚さは所望の応用例に依存して大き
く変化しても良い。数μｍの厚さが有用である。通常１
μｍ以下の厚さが望ましい、ｎ型層の厚さは一般に材料
、ドーピング濃度、デバイスの所望特性などに依存する
が、通常は０．１ないし０．７μｍの範囲である。　ｐ
層の厚さは通常１μｍ以下である。

ｐ層の厚さはゲート電極の下の所望のアンダーカットに
近くなることが多く、約０．５μｍであることが多い。

本発明の重要な特徴は基板としてＰ　　ＩｎＰを用いる
ことである。これはチャネル規定層としても機能する。

このチャネル規定層に対して伝導電子は動作中ピンチオ
フされる。

このような構造の利点は基板とチャネル層とのインタフ
ェースにおける欠陥密度が低いことであり、このことに
よりインタフェースにおけるばかりでなく、チャネルと
グー８２層全体における欠陥密度が低くなる。

他の基板構造を第３図に示す。この図は第１図及び第２
図に示す構造によく似たＪＦＥＴ構造３ｏの側面図であ
る。ここで、基板は比較的厚いＮ”　ＩｎＰの層３１で
できている。

層３１はあるいはＰ”ＩｎＰでも良く、一般には大量に
成長される。この層の上にはＮ＋ＩｎＰ３１とほぼ格子
整合（あるいは少なくともその上に適正に成長された）
ｐ型材料のエピタキシャル層が配置される。典型的な層
はＰ”　ＩｎＧａＡｓ（例えば２−４０Ｘ１０”原子／
　ｃ　ｍ　３の範囲のＢｅ　　をドープされたＩ　ｎ、
、、３Ｇ　ａ、、、、Ａ　ｓ　）及び前述のようにドー
プされたＰ　　ＩｎＰである。

この構造の残りの部分は第１図と同様のものである。Ｐ
＋型エピタキシャル層３２の上にはチャネル層３３が配
置されており、これは典型的にはｎ　−Ｉ　ｎ　Ｇ　ａ
　Ａ　ｓまたはｎ−ＩｎＰである。チャネル層の一部は
ｎ型接点（一つは　ドレイン電極３４．一つはソース電
仁’４３５　）で覆われている。これらの電極は一般に
は金−ゲルマニウム、金−シリコンまたは金−スズでで
きており、ｎ型ドーパントがチャネル層内に拡散して高
ドープ（ｎ＋）表面の狭い領域３６を形成するように熱
処理を施される。これにより優れたオーム接触が得られ
る。高ドープ表面領域３６を形成するためにイオン打込
みを用いることもできる。他にグー８２層３７及びゲー
ト電極３８が示されている。

さらに複雑な構造を本発明を実施する際に用いることも
できる１例えば論理回路、メモリ回路等を含む様々な応
用例について、上述のようにして作られるＪＦＥＴ構造
の大アレイが有用である。

本発明はより複雑な構造を用いてさらに説明することが
できる０例えば光学的及び電子工学的構造が同一基板構
造上に集積されている例である。特に、ＰＩＮ光検出器
及びＪＦＥＴ増幅器を用いて集積光検出増幅器構造を説
明する。この構造は一般にはＰＩＮＦＥＴと呼ばれる。

ＰＩＮＦＥＴの概略的構造はその側面図から最も良く分
かる。ＰＩＮＦＥＴの側面図にはエピタキシャル構造、
ｐ拡散領域及びＰＩＮ光検出器上のｐ接点からＪＦＥＴ
構造のゲート電極へのエアブリッジが明らかに示される
。第４図にＰＩＮＦＥＴの側面図を、ＰＩＮ光検出器部
分及び電界効果トランジスタのゲートの断面として示す
、ＰＩＮＦＥＴ４０は基板４１で始まるｍ−ｖ半導体化
合物の層でできており、基板４１は概して１−５×１０
１＠原子／ｃｍ”の範囲のスズまたはイオウをドープし
たＮ　　ＩｎＰである。この層は概して約１５０μｍの
厚さである。この層の上にはＩｎＰに格子整合されたＩ
ｎＧａＡｓ（概略組成Ｉ　ｎ　ｏ、ｓａ　Ｇ　ａ　０．
４．　Ａｓ）の真正層４２がある。

この層は概して、約５Ｘ１０”原子／ｃｍ”の濃度で軽
くｎ型にドープする不純物を含んでいる。この層の厚さ
は約５μｍである。この層のバンドギャップ（０，７５
ｅＶ）はこの層に入射する放射（０，７５ｅＶより大き
いエネルギーまたは　１．６５μｍより短い波長を持つ
放射）を確実に吸収するようなものであり、ドーピング
レベルは層全体に電界勾配が行きわたるように低く（理
論的に可能な限り低く）する。

この層４２の上にはＩｎＰ系と格子整合された（または
少なくとも適合する）ｐ型半導体材料の薄い層４３が配
置される。この層はチャネル規定層と呼ばれる。大きい
バンドギャップを有する材料（例えばバンドギャップ１
．３５ｅＶのＰ−ＩｎＰまたはバンドギャップ１．４ｅ
ＶのＰ　−Ｉ　ｎ　Ａ　Ｑ　Ａ　ｓ　）が電圧ブレーク
タウンを避けるために好まれることが多い、しかし特に
、下の層４２及び上の層４４との適合性により製造がよ
り容易になる場合は他の材料が有利であろう０例えば吸
収層４２とチャネル層４４がＩ　ｎ　Ｇ　ａ　Ａ　ｓで
ある時はｐ　−Ｉ　ｎ　Ｇ　ａ　Ａ　ｓが好まれるであ
ろう。

チャネル規定層４３の上にはＪＦＥＴのｎ及びｐ層を形
成するために用いられる二つの■−■半導体層が配置さ
れる。これらの層はｎ型Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ　４４
及びｐ型ＩｎＧａＡ　ｓ　４５であり双方ともＩｎＰに
格子整合される。これらの層には他の材料（ＪＪＫ則と
してＩｎＰまたはＩｎＧａＡｓＰ）を使っても良い、典
型的厚さはｎ−ＩｎＧａＡｓの場合０．４μｍｐＩ　ｎ
　Ｇ　ａ　Ａ　ｓ　　の場合０．６μｍである。、これ
らの層はｎ型ＪＦＥＴ層またはチャネル層、及びｐ型Ｊ
ＦＥＴ層またはグー８２層と呼ばれることがある。これ
らの層については以下に詳述する。

様々なメタライゼーションもＰ　Ｉ　ＮＦＥＴ構造の一
部として含まれる。例えばＮ−ＩｎＰ基板４１には放射
を受容する開口を有するｎ型接点４６（典型的にはＡ　
ｕ　−Ｓ　ｎ　）が付加されている１通常、ｎ型接点４
６中の開口により露出されるＮ”−ＩｎＰの表面は、表
面での反射を一部させるための抗反射（ａｎｔｉ−ｒｅ
ｆｌｅｃｔｉｏｎ、　ＡＲ）被覆４７で覆われている。

さらに、一般にはＣｒ　　Ａｕ合金で作られるいくつか
のｐ接点も示されている。例えばそのような合金は構造
のＰＩＮゲート用のｐ接点４８及びＪＦＥＴゲート電極
用のｐ接点４９を形成する。同様のメタライゼーション
が、回路のＰＩＮ部分をＪＰＥＴのゲート４９に接続す
るエアブリッジ５０を形成する。パックゲートへの接点
は接点５４を介し、典型的にはゲート電極４９と同じ金
属組成で作られる。

さらに、ＰＩＮ構造のＰ領域を形成するＰ＋型領域５１
も示されている。これは一般には。

ＰＩＮ構造のｐ接点を形成する前に亜鉛を上部の二層（
４４，４５）に拡散させることで導入される。ドーピン
グ濃度は通常ｌｏ−ｍ−１０１″原子７ｃｍ”の範囲で
ある。いくつかの不動態化層（例えば５ｉＮｘ）を用い
ても良いが図示はしていない０図示の部分はゲート電極
の中心を下降しているので、第４図にはソース及びドレ
イン電極は示されていない。

チャネル規定層としてｐ層を用いているので、ＰＩＮ接
合を形成するにあたって他の変型も可能である。ここで
はＰ＋−型領域５１の代りに、ＰＩＮ構造のｐ−接点が
チャネル規定層４３に直接接触するために形成される。

これは以下のようにしてなされる。つまり初めに、チャ
ネル層とＰＩＮ構造のＰ接点領域の下に位置する２層４
５の小部分をエツチングまたは除去し、次にｐ接点がチ
ャネル規定層４３に接触してＰＩＮ接合を形成するよう
にする。

本発明の二つの重要な特徴は強調する価値がある。即ち
、ＪＦＥＴのゲート電極からＰＩＮ電極を隔離するエア
ブリッジ５０の下のギャップ５２と、ＰＩＮ構造を囲み
、これをＪＦＥＴ構造から隔離するメサ隔離堀５３であ
る。さらにチャネル規定層としてｐ層を用いていること
が利点である。これにより、様々なインタフェースにお
いて欠陥密度の低いより優れた半導体材料を用いること
が可能である。

第５図に、ＰＩＮ光検出器上、のｐ接点４ｅ、エアブリ
ッジ５０及びＪＦＥＴ構造のゲート電極４９を有する同
様の構造の斜視図を示す。

さらにＰ型ＩｎＧａＡｓ４５と、構造のＰＩＮ部分及び
ＪＦＥＴ部分の両方に存在するｎ型Ｉ　ｎ　Ｇ　ａ　Ａ
　ｓ層４４とが示されている。構造のＪＦＥＴ部分にお
けるｐ型Ｉ　ｎ　Ｇ　ａ　Ａ　ｓはゲート電極の下に存
在する。これらの層は構造の光検出器部分と増幅器部分
との間の電気的絶縁を図るために構造のＰＩＮ部分とＪ
ＰＥＴＰＥ上の間で（エアブリッジ５２の下部で）除去
される。チャネル規定層４３はこれらの層の下に存在す
るが、それは構造のＰＩＮ部分を構造のＪＦＥＴ部分か
ら電気的に切離すためであり、またＪＦＥＴ構造におい
てチャネル規定層として機能するためである。

次は吸収層４２であって、典型的にはＩｎＰとＮ”−Ｉ
ｎＰ構造４１に格子整合されたＩｎＧ　ａ　Ａ　ｓで作
られる。ｎ型接点層５５は構造に対する電気的接点の一
つとして機能する。

ｐ型接点層４９がこの構造の最上部に示されている。

第４図に強調して示されているのはＰ＋型領域５１であ
って、ＪＦＥＴ層４４．４５を介してチャネル規定層４
３に延びている。このことにより光検出器のｐ−ｎ接合
が形成され、ＰＩＮ光検出器のｐ接点４８への伝導が行
なわれる。さらに図中には構造の回路図が示されている
。前述のように、ＰＩＮ接合のためにｐ領域を接触させ
る別のやり方はｐ及び層４４及び４５に穴をあけチャネ
ル規定層４３上にｐ接点を形成することである。これに
よりｐ領域５１の形成が避けられる。

図中にはさらにドレイン電極５５、ソース電極５６及び
バックゲート電極５４が示されている。くり返すが、ド
レイン及びソース電極は、ゲート電極の突出部がシャド
ウマスクとして作用し、これらの電極がＰＩｎＧａΔＳ
柱に対して現実の電気的接点なしで近接できるように作
用するように形成される。

本発明の構造の特別の利点は、最適動作を得る際に製造
が容易なことである。製造方法の記述は第６図に示され
る層構造６０から始めるのが便利である。この構造はＮ
＋−ＩｎＰ基板に始まる様々なエピタキシャル層成長技
術により作られる。

構造６０は１−５Ｘ１０”原子／（！ｌ”の範囲でイオ
ウまたはスズをドープされたＮ　−ＩｎＰ基板６１を含
む、この基板６１は一般的には製造工程の後半で厚さ１
５０μｍまで最終的には薄くされる。基板の上には厚さ
約５μｍのＩ　ｎＧａＡｓの非ドープ層６２が形成され
る。この層はＩｎＰに対してほぼ格子整合されるように
概ねＩｎａ、。Ｇ　ａ　６，４７　Ａ　８の組成を有す
る。不純物によりこの層は１−３０×１０１４原子／１
３の範囲のドーピング濃度でｎ型になる。次はチャネル
規定層６３で通常はｐ型ＩｎＰまたはｐ型ＩｎＡｌＡｓ
で作られる。ＩｎＰに対して格子整合されたｐ型ＩｎＧ
ａＡｓも使用される。この型の層はＩｎＧａＡｓが一つ
または複数の隣接層に対して用いられる場合は特に有用
である９層６３の厚さは約１μｍである０次は二つのＪ
ＦＥＴ層である。

一つは４−８Ｘ１０”原子／ｃｓ’の濃度範囲のシリコ
ンをドープされたｎ型Ｉ　ｎ　Ｇ　ａ　Ａ　ｓの層６４
である０層６４は通常チャネル層と呼ばれるが厚さは一
般に０．３ないし０．５μｍである。

もう一つのＪＦＥＴ層はｐ　−Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ
層６５であり、典型的にはＢｅをドープされる０通常は
ｐ　−Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ層の異なる部分ではドー
ピング濃度は異なる。ｎ−ＩｎＧａＡｓ層とのインタフ
ェースを含みｐ−ＩｎＧａＡｓ層の厚さく典型的には０
．５ないし０．６μｍ）のほとんどにわたりドーピング
濃度は約１−５ＸＩＯ”原子／ｃｍ”テア’Ｊ、ｐ接点
に隣接する２層上にある薄い層（典型的には５００人）
に対してはドーピング濃度は約１−２：〈１０”原子／
　ｃｘａ　’である。この構造を製造するための方法の
例は次の通りである。初めに第６図に示される構造が、
＜１１０＞方向が［１００］ウエハ中に方向付けられる
ように方向付けしその結果ゲートの長い方の寸法（ゲー
ト幅）がこの方向に沿うようにする。

ＰＩＮ構造のｐ−ｎ接合を形成するためにｐ拡散工程が
実行される。ｐ　−’　Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ上にＳ
ｉＮ層が形成される。これは第２図の活性ＰＴＮ領域２
１を規定するための拡散マスクとして機能するためにパ
ターン化される。

亜鉛拡散工程が、拡散深さが第１図の　ｐ型Ｉ　ｎ　Ｇ
　ａ　Ａ　ｓ層１２の上部をちょうど貫くように実行さ
れる。拡散の後、ＳｉＮマスクは除去される。

次にｐ接点金属パターン（ＰＩＮ接点及び種々のＦＥＴ
のゲート接点を含む）がＣｒ−Ａｕまたは他の適正なｐ
接点金属を用いてフォトリソグラフで規定される。

これらの金属接点はＪＦＥＴのソース及びドレインが形
成される時にシャドウマスクとして機能することができ
るように作られる。

製造工程中の重要な部分はｎ層または基板に実質的な影
響を与えないでｐ層（ゲート電極のアンダーカットをい
くらか含む）を除去することである。一般に、正確な工
程はｎ層及び２層中の■−■半導体材料の本性に依存す
る。

本発明を実施するにあたり特に重要なことは性用ｐ型材
料のための適正な形状を得てその結果ゲート電極が有効
的なシャドウマスクとして機能し、かつ蒸着されたソー
ス及びｐ−ＩｎＧａＡｓ層が過酸化水素水を伴なう５０
容量％のクエン酸溶液を用いてエッチされてしまうよう
にすること、及びエツチング工程中の過程を測定するた
めの電気的モニター装置を得ることである。二つの隣接
するゲート電極の電流−電圧特性が測定され、抵抗特性
が消失し、バック−ツウ−バック（ｂａｃｋ−ｔ。

−ｂａｃｋ）ダイオード特性のみが残留する時にエツチ
ングは終了される。このことは各ゲート電極の下にｐ−
ｎ接合のみが残留した状態で隣接ゲート電極間のｐ層が
除去されたことを示すものである。さらにｐ層の除去の
結果、ゲート電極の下にｐ層の元の厚さに実質的に等し
い距離のアンダーカットが生じる。２層柱からのゲート
電極の突出により、後に形成されるソース及びドレイン
電極の自己位置合わせが確実なものとなる。

Ｊ　ＦＦＴのソース及びドレインのｎ接点メタライゼー
ションは典型的にはＧｏ　　Ａｕを用いる標準的フォト
リソグラフ技術により形成される。アンダカットされた
ゲートが突出しているからこれは自己位置合わせ工程で
ある。これによりｐ層との接触の危険なしでドレイン及
びソース接点の極めて接近した配置（典型的には２μｍ
）を行なうことができる。

次に、ＪＦＥＴ構造を覆い、ブリッジ領域を含むｎ−Ｉ
ｎＧａＡｓ及びｐ　−Ｉ　ｎ　Ｇ　ａ　Ａ　ｓ層をエツ
チングする。τ、とによりメサ隔離が行なわれる。典型
的なエッチャントは過酸化水素水を伴なう５０容量％の
クエン酸である。

この時点で基板（Ｎ”−ＩｎＰ）を１５０μ■に薄くし
ても良い。

基板（Ｎ”−ＩｎＰ）の反対面では入射光を受容するた
めの、活性ＰＩＮ領域直下の開口を除いてｎ接点が形成
される。

本発明を実施するにあたり多くの変型を用いることがで
きる。例えば、ＩｎＰ基板に対して格子整合されていれ
ば（または他の基板材料に対して格子整合された材料で
あれば）、二つのＪＦＥＴ層用に他の■−■半導体材料
を用いることができる。第１．２及び３図に示された上
述のデバイスは格子整合されたＩ　ｎＧａＡｓ（概略組
成Ｉ　ｎ、、、３Ｇ　ａｏｏ、７Ａ　ｓ　）を用いてい
る。ｎ層またはｐ層のどちらかにおいてＩ　ｎ　Ｇ　ａ
　Ａ　ｓの代りに用いることができる他の材料は以下の
通りである。ＩｎＰに格子整合されたＩｎＧａＡｓＰ、
ＩｎＰ、ＩｎＰに格子整合され得る他の三元または四元
■−■化合物。

典型的な組合せとエツチング法は以下の通りである。

１、　　ｐ層、ｎ層共にＩｎＰである。典型的なエッチ
ャントは塩酸−リン酸の混合物（濃縮塩酸を用い、典型
的には容積比１：４）であり１時に少量の過酸化水素を
加えることがある。あるいは臭素−メタノール（通常は
希釈溶液）である、上述のものと同様のモニタ技術灸用
いることができる。

２、　　ＩｎＰに対して格子整合された２層ＩｎＧａＡ
ｓ　（またはＩｎＧａＡｓＰ）及びｎ層ＩｎＰの場合、
典型的なエッチャントはクエン酸であり、上述の水性過
酸化水素を伴なうこともあれば伴なわないこともある。

このエッチャントはｐ層を除去し、ｎ型ＩｎＰで停止す
る。エッチ速度は約８００−１２００人／分である。エ
ツチング工程を観測するために上述のものと同様のモニ
タ技術を用いることができる。しかしＩｎＰに到達する
とエッチ速度は大きく減少するので、この技術は自己で
停止し、従って電気的モニタ技術は重要ではない。

３．　　Ｐ層はＩｎＰであり、ｎ層はＩｎＰに格子整合
されたＩｎＧａＡｓまたはＩｎＧａＡ　ｓ　Ｐである。

典型的なエッチャントはリン酸中の塩酸（上述の組成）
であり、これはＩｎＰをエッチするがＩ　ｎ　Ｇ　ａ　
Ａ　ｓまたはＩ　ｎＧａＡｓＰはエッチしない。くり返
すが、本方法にとって本質的なものではないが、エツチ
ング工程は上述の技術を用いてモニタすることかできる
。このエッチャントを用いるＩｎＰのエツチング速度は
３０００−６０００人／分である。

第７図に別のＰＩＮＦＥＴ構造７０を示す。

これはチャネル規定層として２層を用いる。

本発明の別の変型例を示すものである。ゲート電極の長
い方の寸法（幅）を減じるため。

かつドレイン及びバックゲート電極の浮遊容量を減じさ
せてデバイスのゲインを変えるために、この構造は双ゲ
ート構造を採用している。バックゲート電極はチャネル
規定層として２層が用いられる場合のみ可能であること
に注意されたい。このデバイスの回路図も示されている
。ここでＧはゲート、Ｇ′はバックゲート、Ｎはｎ接点
、Ｓはソース（ソースＳ１と８２は通常は結合される）
、Ｄはドレインである。

第８図に本発明が最も多く使用されると思われる典型的
な回路を示す、ここでＲＢはバイアス抵抗、ＲＬは回路
の負荷抵抗である。

はとんどの回路において、所望の特性を得るために抵抗
（ＲＢとＲＬ）は通常は、半導体構造中で適切にバイア
スされ配置されたＦＥＴの形で作られる。一般に負荷抵
抗は上述のＪＦＥＴ構造に極めて近いＪＦＥＴ構造によ
って作られる。これは容量を最小にし、ドーピングが最
適でなかった場合であっても優れた電気的特性を得るた
めである。多くの場合そのようなＦＥＴはソース電極に
接続されたゲート電極を有する。バイアス抵抗も通常は
ＦＥＴ構造で供給されるが、上述のような構造である必
要はない。また上述のＪ　ＦＥＴに比べてゲート長が長
い。

本発明を実施するのにより複雑な回路も有用である。第
９図に本発明を実施するのに有用なカスコード段を含む
典型的な相互インピーダンス光受信回路を示す。

【図面の簡単な説明】

第１図はｐ型■−■半導体材料でできた基板を有するＪ
ＦＥＴ構造の側面図、 第２図は第１図のＪＦＥＴ構造の斜視図、第３図は第１
図及び２図の構造とよく似ているが基板構造が異なるＪ
ＦＥＴ構造の側面図、 第４図は本発明の基板構造を有するＰＩＮＦＥＴ構造の
側面図、 第５図は第４図のＰＩＮＦＥＴ構造の斜視図、 第６図はＰ　ｌＮＦＥＴデバイスが製造されるノ１．Ｉ
膚造を示す図、 第７図は双ゲート及びバックゲートを有するＰＩＮＦＥ
Ｔ構造を示す図、 第８図はＪＦＥＴ構造およびＰＩＮＦＥＴ構造を利用す
る典型的な回路を示す図、及び第９図は光検出器、ＪＦ
ＥＴ及びカスコード段を有する典型的な光電回路を示す
図である。 〔主要部分の符号の説明〕 基板・・・・１１．　第一のエピタキシャル領域・・・
・１２、第二エピタキシャル領域・・・・１５、ソース
電極・・・・１３、　ドレイン電極・・・・１４、ゲー
ト電極・・・・１６ 手続補正書 昭和６１年　４月１８日 特許庁長官　　宇　賀　道　部　　殿 １、事件の表示 昭和６１年特許願第　２７７６３号 ２、発明の名称 半導体デバイス ３、補正をする者 事件との関係　　特許出願人 ４、代理人 （１）別紙の通り浄書した明細書を１通提出致します。 （２）別紙の通り正式図面を１通提出致します。

Claims (1)

1. 【特許請求の範囲】 １、ａ、基板、 ｂ、ｎ型伝導度を有するIII−Ｖ半導 体化合物を含み、該基板の少なくとも 一部に接触する第一のエピタキシャル 領域、 ｃ、ｐ型伝導度を有するIII−Ｖ半導 体化合物を含み、該第一エピタキシャ ル領域の少なくとも一部に接触し、あ る長さを有する第二のエピタキシャル 領域、 ｄ、該第一エピタキシャル領域に接 触するソース及びドレイン電極、 ｅ、該第二エピタキシャル領域に接 触するゲート電極、 を含む接合型電界効果トランジスタを少なくとも一つ含
   む半導体デバイスにおいて、 該第一エピタキシャル領域に接触する該基 板の少なくとも一部はｐ型III−Ｖ半導体化合物である
   ことを特徴とする半導体デバイス。 ２、特許請求の範囲第１項記載のデバイ スにおいて、 該第一エピタキシャル領域に接触する該基 板の該部分はｐ型ＩｎＰを含み、該第一及び第二エピタ
   キシャル領域の該III−Ｖ半導体化合物はＩｎＰに対し
   てほぼ格子整合されていることを特徴とする半導体デバ
   イス。 ３、特許請求の範囲第２項記載のデバイ スにおいて、 該基板はｐ型ＩｎＰを含むことを特徴とす る半導体デバイス。 ４、特許請求の範囲第１項記載のデバイ スにおいて、 該第一エピタキシャル領域に接触する該基 板の該部分はＩｎＰに対して格子整合されたｐ型ＩｎＧ
   ａＡｓを含むことを特徴とする半導体デバイス。 ５、特許請求の範囲第４項記載のデバイ スにおいて、 該基板はｐ型ＩｎＰを含むことを特徴とす る半導体デバイス。 ６、特許請求の範囲第４項記載のデバイ スにおいて、 該基板はｎ型ＩｎＰを含むことを特徴とす る半導体デバイス。 ７、特許請求の範囲第１項記載のデバイ スにおいて、 該ゲート電極は該第二エピタキシャル領域 から突出するようにして該第二エピタキシャル領域上に
   配置されていることを特徴とする半導体デバイス。 ８、特許請求の範囲第１項記載のデバイ スにおいて、 該ゲートの該長さはソース及びドレイン電 極間の距離より短いかまたは等しく、該第一エピタキシ
   ャル領域とのインタフェースに沿って測った該第二エピ
   タキシャル領域の長さは該ゲート電極の該長さよりも短
   いことを特徴とする半導体デバイス。 ９、特許請求の範囲第１項記載のデバイ スにおいて、 該第一及び第二エピタキシャル領域はＩｎＰに格子整合
   された組成を有し、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ、Ｉ
   ｎＧａＡｌＡｓ、ＩｎＡｌＡｓ及びＩｎＰから成る群か
   ら選択されたIII−Ｖ半導体化合物を含むことを特徴と
   する半導体デバイス。 １０、特許請求の範囲第１項記載のデバイ スにおいて、 該ゲート電極はゲートパッドに電気的に接 続され、ゲート電極とゲートパッドとの間にエアブリッ
   ジが存在することを特徴とする半導体デバイス。 １１、特許請求の範囲第７項記載のデバイ スにおいて、 該ゲート電極の該第二エピタキシャル領域 からの突出は０．３ないし１．０μｍであることを特徴
   とする半導体デバイス。 １２、ａ、ｎ型III−Ｖ半導体化合物を含む 第一の領域、 ｂ、真性III−Ｖ半導体化合物を含み、 該第一領域の少なくとも一部に接触す る第二のエピタキシャル領域、 ｃ、III−Ｖ半導体化合物を含み、該 第二エピタキシャル領域の少なくとも 一部に接触する第三のエピタキシャル 領域、 ｄ、ｎ型伝導度のIII−Ｖ半導体化合 物を含み、該第三エピタキシャル領域 の少なくとも一部に接触する第四のエ ピタキシャル領域を含むＰＩＮＦＥＴ 構造のＪＦＥＴ部分、 ｅ、ｐ型伝導度のIII−Ｖ半導体化合 物を含み、該第四エピタキシャル領域 の少なくとも一部に接触し、ある長さ を有する第五のエピタキシャル領域、 ｆ、該第四エピタキシャル領域に接 触するソース及びドレイン電極、 ｇ、該第五エピタキシャル領域に接 触しある長さを有するゲート電極、 れ、ｎ型伝導度のIII−Ｖ半導体化合 物を含み該第三エピタキシャル領域の 少なくとも一部には接触するが該第四 または該第五エピタキシャル領域には 接触しない第六のエピタキシャル領域 を含むＰＩＮＦＥＴ構造のＰＩＮ部分、 ｉ、ｐ型伝導度のIII−Ｖ半導体化合 物を含み、該第六エピタキシャル領域 の少なくとも一部には接触するが該第 四または該第五エピタキシャル領域に は接触しない第七のエピタキシャル領 域、 ｊ、ＰＩＮ接合の該ｐ型部分を形成 するｐ型領域の少なくとも一部に接触 する導電性材料を含むｐ接点、 に、該ｐ接点を該ゲート電極に電気 的に接続する手段、 を含むＰＩＮＦＥＴ構造を少なくとも一つ含む半導体デ
   バイスにおいて、 該第三エピタキシャル領域はｐ型III−Ｖ半 導体化合物を含むことを特徴とする半導体デバイス。 １３、特許請求の範囲第１２項記載のデバ イスにおいて、 該ＰＩＮ接合の該ｐ型部分を形成する該ｐ 型領域は該ｐ接点の下から、該第七エピタキシャル領域
   の少なくとも一部を介し、該第六エピタキシャル領域の
   一部を介して延び、該第三エピタキシャル領域に少なく
   とも接触することを特徴とする半導体デバイス。 １４、特許請求の範囲第１２項記載のデバ イスにおいて、 該ｐ接点は該第六及び第七エピタキシャル 領域を介して該第三エピタキシャル領域に電気的に接触
   することを特徴とする半導体デバイス。 １５、特許請求の範囲第１３項記載のデバ イスにおいて、 該ゲート電極は該第四エピタキシャル領域 から突出するようにして該第五エピタキシャル領域上に
   配置されることを特徴とする半導体デバイス。 １６、特許請求の範囲第１２項記載のデバ イスにおいて、 該第四エピタキシャル領域とのインタフェ ースに沿って測った該第五エピタキシャル領域の長さは
   該ゲート電極の長さより短いことを特徴とする半導体デ
   バイス。 １７、特許請求の範囲第１６項記載のデバ イスにおいて、 該第一領域はｎ型ＩｎＰの基板であり、該 第二、三、四、五、六及び七エピタキシャル領域はＩｎ
   Ｐに格子整合された組成を有するIII−Ｖ半導体化合物
   であることを特徴とする半導体デバイス。 １８、特許請求の範囲第１７項記載のデバ イスにおいて、 該第二エピタキシャル領域のIII−Ｖ半導体 化合物はＩｎＰにほぼ格子整合された組成を有する真性
   ＩｎＧａＡｓであることを特徴とする半導体デバイス。 １９、特許請求の範囲第１８項記載のデバ イスにおいて、 該第三エピタキシャル領域はＩｎＰに格子 整合された組成を有する非ドープＩｎＡｌＡｓであるこ
   とを特徴とする半導体デバイス。 ２０、特許請求の範囲第１８項記載のデバ イスにおいて、 該第三エピタキシャル領域は半絶縁性ＩｎＰであること
   を特徴とする半導体デバイス。 ２１、特許請求の範囲第２０項記載のデバ イスにおいて、 該半絶縁性ＩｎＰは金属−有機化学蒸着に よって形成された、ＦｅをドープされたＩｎＰであるこ
   とを特徴とする半導体デバイス。 ２２、特許請求の範囲第１２項記載のデバ イスにおいて、 該第四及び第六エピタキシャル領域と該第 五及び第七エピタキシャル領域は同一のIII−Ｖ半導体
   化合物を含むことを特徴とする半導体デバイス。 ２３、特許請求の範囲第２２項記載のデバ イスにおいて、 該第四及び第六エピタキシャル領域はｎ型 ＩｎＰを含み、該第五及び第七エピタキシャル領域はｐ
   型ＩｎＰを含むことを特徴とする半導体デバイス。 ２４、特許請求の範囲第２３項記載のデバ イスにおいて、 該第四及び第六エピタキシャル領域はｎ型 ＩｎＧａＡｓであり、該第五及び第七エピタキシャル領
   域はｐ型ＩｎＰであることを特徴とする半導体デバイス
   。