JPH0810704B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0810704B2 JPH0810704B2 JP61140038A JP14003886A JPH0810704B2 JP H0810704 B2 JPH0810704 B2 JP H0810704B2 JP 61140038 A JP61140038 A JP 61140038A JP 14003886 A JP14003886 A JP 14003886A JP H0810704 B2 JPH0810704 B2 JP H0810704B2
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- JP
- Japan
- Prior art keywords
- layer
- drain
- forming
- sio
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、詳しくは通信、伝送シス
テム等に用いる電力増幅器を構成するキーデバイスに好
適な、マイクロ波高出力用の電界効果型半導体装置に関
する。
テム等に用いる電力増幅器を構成するキーデバイスに好
適な、マイクロ波高出力用の電界効果型半導体装置に関
する。
従来の高出力用電界効果トランジスタは「電子通信学
会技術研究報告（信学技報）第78巻（1979）第226号pp5
5〜59」に記載のように、ドレイン耐圧を大きくするた
め、第２図に示すようにリセス構造をとるようになつて
いた。特にGaAs等の化合物半導体を用いた高出力電界効
界トランジスタではこのリセス構造素子が主流となつて
いた。しかし、上記リセス構造は、エッチング技術によ
って形成されるため、能動層２の露出部分がエッチされ
て、第２図に示したように表面に段差が形成されて、製
造工程上の各種制約が起りやすいという欠点を持つてい
た。
会技術研究報告（信学技報）第78巻（1979）第226号pp5
5〜59」に記載のように、ドレイン耐圧を大きくするた
め、第２図に示すようにリセス構造をとるようになつて
いた。特にGaAs等の化合物半導体を用いた高出力電界効
界トランジスタではこのリセス構造素子が主流となつて
いた。しかし、上記リセス構造は、エッチング技術によ
って形成されるため、能動層２の露出部分がエッチされ
て、第２図に示したように表面に段差が形成されて、製
造工程上の各種制約が起りやすいという欠点を持つてい
た。
上記従来技術ではドレイン耐圧を高くするという点
で、効果を持つが、段差構造となる。しかし、このよう
な段差構造になると、絶縁膜や金属膜等の形成が制限さ
れたり、配線や電極等のパターンを形成する際に、断線
やパターン寸法精度の低下を配慮せねばならず、工程が
複雑になって歩留劣化，信頼度低下の原因となるという
欠点を有していた。
で、効果を持つが、段差構造となる。しかし、このよう
な段差構造になると、絶縁膜や金属膜等の形成が制限さ
れたり、配線や電極等のパターンを形成する際に、断線
やパターン寸法精度の低下を配慮せねばならず、工程が
複雑になって歩留劣化，信頼度低下の原因となるという
欠点を有していた。
本発明の目的は段差を有さないプレナー構造でドレイ
ン耐圧の向上を図ることにある。すなわち、ソース・ゲ
ート・ドレイン各電極が平面上に配置されていても、ド
レイン耐圧が大きく出来る素子構造及び製造を提供する
ことを目的としている。
ン耐圧の向上を図ることにある。すなわち、ソース・ゲ
ート・ドレイン各電極が平面上に配置されていても、ド
レイン耐圧が大きく出来る素子構造及び製造を提供する
ことを目的としている。
上記目的を達成するために、本発明は下記の点を構成
要素とする。
要素とする。
（１） ドレイン電圧の電界を緩和するために高抵抗層
をゲート・ドレイン間に設ける。
をゲート・ドレイン間に設ける。
（２） 高抵抗層は少なくとも能動層のキヤリア濃度よ
り小さいものを用いる。
り小さいものを用いる。
（３） 高抵抗層は表面若しくは表面近傍に設ける。
したがつて、ゲート・ドレイン間に高抵抗層を設ける
場合、ドレイン電流が減少しないようにドレイン電流経
路を十分確保できるようにする。すなわち、高抵抗層は
印加したドレイン電圧によつて発生する電界を緩和させ
るのに必要な厚さ、キヤリヤ濃度にする。高抵抗層の厚
さは濃度に関係するが、100Å以上あれば効果が大とな
る。
場合、ドレイン電流が減少しないようにドレイン電流経
路を十分確保できるようにする。すなわち、高抵抗層は
印加したドレイン電圧によつて発生する電界を緩和させ
るのに必要な厚さ、キヤリヤ濃度にする。高抵抗層の厚
さは濃度に関係するが、100Å以上あれば効果が大とな
る。
接合型電界効果トランジスタに於けるドレイン電圧の
破壊は下記の点で起る事が多い。
破壊は下記の点で起る事が多い。
ａ） ドレイン電圧の増大で電界がゲート・ドレイン間
の表面に集中して、破壊する。
の表面に集中して、破壊する。
ｂ） ドレイン電圧とゲート電圧の増大でドレイン側の
能動層中のバルク内で破壊する。この場合の破壊電圧は
バルク内のキヤリア濃度で決まる。プレナー型電界効果
トランジスタ動作の場合では上記ａ）でほとんどドレイ
ン電圧の破壊が決まつている。
能動層中のバルク内で破壊する。この場合の破壊電圧は
バルク内のキヤリア濃度で決まる。プレナー型電界効果
トランジスタ動作の場合では上記ａ）でほとんどドレイ
ン電圧の破壊が決まつている。
一方、電界を緩和する方法は従来技術で示されるよう
な、形状で行う他に、誘電率、キヤリア濃度でも可能と
なる。キヤリア濃度が低い程、誘電率の大きい程、ドレ
イン耐圧を大きくすることができる。
な、形状で行う他に、誘電率、キヤリア濃度でも可能と
なる。キヤリア濃度が低い程、誘電率の大きい程、ドレ
イン耐圧を大きくすることができる。
本発明は、電界集中が起る領域の半導体層のキャリア能
度を下げることによって、ドレイン耐圧を向上させるも
のである。
度を下げることによって、ドレイン耐圧を向上させるも
のである。
以下、本発明の実施例を図を用いて説明する。
第３図に示すように基板結晶として半絶縁性GaAs基板
１を用い、有機金属を用いた結晶成長法で基板結晶１上
にｎ型GaAs層２を成長させた。有機金属を用いる方法と
はGaとしてトリメチルガリウム（金属）、Asにはアルシ
ン（ガス）を用い、ドーパントとしてSi不純物源となる
モノシラン（ガス）、キヤリアガスとして水素を用い
た。次に、第４図のように電極パターン形成用絶縁膜Si
O26をモノシランガスを用いた熱分解法で形成した後、
ホトリソグラフ工程を経てソース３、ドレイン領域４に
穴を開け、厚さ3500ÅのAu−Ge−Ni系金属膜を形成した
後、周知のリフトオフ法によって上記孔内のみに残し
て、他の部分からは除去し、さらに、アロイングし、オ
ーミツクコンタクトを形成した。その後、ゲート電極５
を同様な手法で形成した。ゲート金属としてAu/Pt/Tiの
三層構造を用い、厚さは3500Åとした。その後、第１図
のようにゲートとドレイン間に高抵抗層７を、形成する
ために第５図で示すようにホトリソグラフ工程でゲート
電極５とドレイン電極４の間以外の部分上にホトレジス
ト膜８を残した。その後、Arイオンをホトレジスト膜８
をマスクとして、120KeVで打込み、ゲート・ドレイン間
に高抵抗層７を形成した。Arイオンの代りにHe,N2など
も使用できる。
１を用い、有機金属を用いた結晶成長法で基板結晶１上
にｎ型GaAs層２を成長させた。有機金属を用いる方法と
はGaとしてトリメチルガリウム（金属）、Asにはアルシ
ン（ガス）を用い、ドーパントとしてSi不純物源となる
モノシラン（ガス）、キヤリアガスとして水素を用い
た。次に、第４図のように電極パターン形成用絶縁膜Si
O26をモノシランガスを用いた熱分解法で形成した後、
ホトリソグラフ工程を経てソース３、ドレイン領域４に
穴を開け、厚さ3500ÅのAu−Ge−Ni系金属膜を形成した
後、周知のリフトオフ法によって上記孔内のみに残し
て、他の部分からは除去し、さらに、アロイングし、オ
ーミツクコンタクトを形成した。その後、ゲート電極５
を同様な手法で形成した。ゲート金属としてAu/Pt/Tiの
三層構造を用い、厚さは3500Åとした。その後、第１図
のようにゲートとドレイン間に高抵抗層７を、形成する
ために第５図で示すようにホトリソグラフ工程でゲート
電極５とドレイン電極４の間以外の部分上にホトレジス
ト膜８を残した。その後、Arイオンをホトレジスト膜８
をマスクとして、120KeVで打込み、ゲート・ドレイン間
に高抵抗層７を形成した。Arイオンの代りにHe,N2など
も使用できる。
以上のように素子を作成した結果、ドレイン耐圧を9V
から18Vまで大きくすることができた。
から18Vまで大きくすることができた。
実施例２ 実施例１と基本的に同じであるが第１図の高抵抗層７
の形成が異なる。すなわち、ソース３、ゲート５、ドレ
イン４電極形成後、SiO2膜６を除去した。ホトリソグラ
フ工程でゲート・ドレイン間以外にホトレジスト膜８を
残し、Arイオンをホトレジスト膜８をマスクとして25Ke
Vの加速電圧で打込んだ。素子全体の保護膜として、プ
ラズマ法によるシリコンナイトライド膜を用いた。本実
施例では高抵抗層を抵加速で可能であることが示され
た。
の形成が異なる。すなわち、ソース３、ゲート５、ドレ
イン４電極形成後、SiO2膜６を除去した。ホトリソグラ
フ工程でゲート・ドレイン間以外にホトレジスト膜８を
残し、Arイオンをホトレジスト膜８をマスクとして25Ke
Vの加速電圧で打込んだ。素子全体の保護膜として、プ
ラズマ法によるシリコンナイトライド膜を用いた。本実
施例では高抵抗層を抵加速で可能であることが示され
た。
以上の様に、本発明によればイオン打込み技術を用い
る簡単な方法で高出力素子に必須であるレイン耐圧を大
幅に改善することができる。
る簡単な方法で高出力素子に必須であるレイン耐圧を大
幅に改善することができる。
機能的にはゲート・ドレイン間に高抵抗層を設けて、
電界緩和を行わせしめることにある。これに伴ない、ド
レイン耐圧が大幅に向上し、高出力素子としての機能が
大幅にアップする。本実施例によると出力として1.7倍
の改善が見られた。また、実施例で示したように、本発
明は簡単なプロセス技術で素子作成が可能となり、従来
素子作成にイオン注入技術を加えるだけで可能である。
電界緩和を行わせしめることにある。これに伴ない、ド
レイン耐圧が大幅に向上し、高出力素子としての機能が
大幅にアップする。本実施例によると出力として1.7倍
の改善が見られた。また、実施例で示したように、本発
明は簡単なプロセス技術で素子作成が可能となり、従来
素子作成にイオン注入技術を加えるだけで可能である。
第１図は本発明の素子構造の断面図、第２図は従来の素
子断面構造、第３図乃至第５図は本発明の素子作成工程
図である。 １……基板結晶、２……能動層、３……ソース電極、４
……ドレイン電極、５……ゲート電極、６……SiO2膜、
７……高抵抗層、８……ホトレジスト膜。
子断面構造、第３図乃至第５図は本発明の素子作成工程
図である。 １……基板結晶、２……能動層、３……ソース電極、４
……ドレイン電極、５……ゲート電極、６……SiO2膜、
７……高抵抗層、８……ホトレジスト膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/808 29/812 Ｈ０１Ｌ 21/265 Ｊ (72)発明者 山根 正雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 水田 博 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−171169（ＪＰ，Ａ) 特開 昭53−76675（ＪＰ，Ａ) 特開 昭57−177537（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半絶縁性のGaAs基板上に、有機金属を用い
た結晶成長法によってGaAs層を形成する工程と、モノシ
ランを用いた熱分解法によってSiO2層を上記GaAs層上に
形成する工程と、上記SiO2層のソース電極およびドレイ
ン電極を形成すべき領域にそれぞれ穴を形成する工程
と、リフトオフ法を用いて当該穴内にAu−Ge−Ni膜を選
択的に形成して、上記SiO2層の厚さと等しい厚さを有す
るソース電極およびドレイン電極を形成する工程と、上
記SiO2層のゲート電極を形成すべき領域に穴を形成する
工程と、リフトオフ法を用いて当該穴内にAu−Ge−Ni膜
を選択的に形成して、上記SiO2層の厚さと等しい厚さを
有するゲート電極を形成する工程と、上記ドレイン電極
と上記ゲート電極の間の上記GaAs層の表面領域に、Arイ
オン、HeイオンおよびN2からなる群から選択されたイオ
ンを、上記SiO2層を介してイオン打込みして、高抵抗層
を形成する工程を含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140038A JPH0810704B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140038A JPH0810704B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298182A JPS62298182A (ja) | 1987-12-25 |
| JPH0810704B2 true JPH0810704B2 (ja) | 1996-01-31 |
Family
ID=15259517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140038A Expired - Lifetime JPH0810704B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810704B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461067A (en) * | 1987-09-01 | 1989-03-08 | Nec Corp | Field-effect transistor and manufacture thereof |
| DE4233766C2 (de) * | 1992-10-07 | 1994-12-22 | Fraunhofer Ges Forschung | Verfahren zur Herstellung von Feldeffekt-Transistoren |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376675A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | High breakdown voltage field effect power transistor |
| JPS57177537A (en) * | 1981-04-24 | 1982-11-01 | Matsushita Electric Ind Co Ltd | Isolation of semiconductor element |
| JPS59171169A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタ及びその製造方法 |
-
1986
- 1986-06-18 JP JP61140038A patent/JPH0810704B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62298182A (ja) | 1987-12-25 |
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