JPH08107191A

JPH08107191A - 半導体装置のトランジスタアレイおよびトランジスタアレイの形成方法

Info

Publication number: JPH08107191A
Application number: JP7108624A
Authority: JP
Inventors: Daren L Allee; ダレン・エル・アリー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1994-05-05
Filing date: 1995-05-02
Publication date: 1996-04-23
Also published as: EP0683523A2; EP0683523A3

Abstract

(57)【要約】【目的】受注後、より少ない工程で顧客独自の要求に
応じて製造を完了できる半導体装置を提供する。【構成】シリコン半導体（３００）は、注入部（３４
２、３４４、３４６）の複数の列がその中に形成されか
つ酸化物層（３２０）がその上に形成される基板（３１
０）を含む。酸化物層内には多結晶材料からなる複数個
の行がある。注入部の列と多結晶シリコン材料の行と
は、複数個の列において注入部が直列に接続され多結晶
材料の行の各々がアレイの特定の行のトランジスタのゲ
ートの役割を果たすトランジスタアレイを形成するよう
に配列される。コンタクトウィンドウ（３６２、３６
４、３６６）は、酸化物層を貫通して各注入部までエッ
チングされる。コンタクトウィンドウを貫通してその下
の注入部との電気的接続を形成する複数個の金属層経路
（３７２、３７４、３７６）が酸化物層上に形成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、半導体装置に関し、より特
定的には、予め定められた配列で接続されたトランジス
タのアレイを有する半導体装置に関する。

【０００２】

【関連技術の説明】シリコン半導体装置は、特定の順で
行なわれる連続したステップを経て製造される。それら
のステップが行なわれる方法は、製造プロセスから達成
される結果にとって重大である。それらの装置の製造に
おける主な目的は、装置のための特定の所望の設計の地
理的なおよび地形的な特徴に従う装置を得ることであ
る。この目的を達成するために、製造プロセスにおける
ステップは、たとえば、厳しい公差、上質な材料、およ
びクリーンな環境といった厳しい条件が確実に満たされ
るように綿密に制御されなければならない。

【０００３】シリコン半導体装置の製造においてさまざ
まな処理技術が用いられ得る。ほとんどのそれらの装置
では、電気を伝導するための半導体としてシリコンが用
いられる。装置の製造プロセスは、典型的には、シリコ
ンウェハワークピースで始まる。シリコンウェハワーク
ピースは、単結晶シリコン（Ｓｉ）から形成される。単
結晶シリコンが必要とされるのは、最終的な製品装置の
最適化が、各製作ステップを経て、装置を特定の地理的
／地形的条件に合せられるかどうかにかかっているから
である。これは、シリコン半導体装置から形成される集
積回路の製造プロセスにおける典型的なステップをさら
に考えることによってより理解され得る。

【０００４】先に述べたように、シリコンウェハワーク
ピースから始まり、所望のパターンがウェハの表面に写
される。このパターンは、さまざまな態様でウェハの表
面上に形成され得る。たとえば、多くの場合、二酸化シ
リコン（ＳｉＯ₂、ここでは「酸化物」と呼ぶこともあ
る）の層が、ウェハの表面上に成長される。二酸化シリ
コンは、絶縁材料として働き、そのため、シリコン半導
体装置から形成される集積回路の種々の半導体層を分離
するためによく用いられる。たとえば熱酸化を含めて、
ウェハ上に酸化物成長を強いるためにさまざまな方法が
用いられ得る。熱酸化において、ウェハ上のシリコン
は、酸素と反応して上質な二酸化シリコンの連続した層
を形成する。他の態様でもウェハの表面上に二酸化シリ
コンの膜が形成され得る。

【０００５】二酸化シリコンは、所望のごとく、均一層
または特定のパターンでウェハの表面上に形成される。
たとえばフォトリソグラフィーを含む、さまざまな技術
が所望のウェハの表面構成を達成するために用いられ得
る。フォトリソグラフィーにおいて、たとえば感光性ポ
リマーなどのフォトレジスト材料が、ウェハ表面上のい
くぶん均一な二酸化シリコン層の上に層にされ得る。次
に、透明および不透明な領域の所望の設計を有するマス
クがフォトレジスト層の上に位置決めされ得る。フォト
レジストは、紫外光に対して、たとえばそのような光に
さらされた領域の分子の劣化などにより選択的に反応す
る。フォトレジストのこの選択的な反応の特性の結果と
して、フォトレジストが、たとえばマスクのそれぞれ透
明なおよび不透明な領域のために、紫外光を選択的に受
けて、二酸化シリコンの上にフォトレジスト材料の特定
のパターンを形成し得る。

【０００６】一旦フォトレジストの特定のパターンがウ
ェハの二酸化シリコンの上に形成されると、二酸化シリ
コンが上にあるがフォトレジストが上にないウェハの部
分は、次にウェハ表面からエッチング除去され得る。エ
ッチングは、シリコン半導体装置から形成される集積回
路の製造において用いられる通常の手順である。一般的
な用語では、エッチングとは、ワークピースの部分がワ
ークピースから選択的に除去され得るプロセスである。
エッチングプロセスは、さらなる処理のために所望の地
理的な／地形的な配列を有するワークピースを生じる。
エッチングの後、その後の処理ステップによってフォト
レジストが除去され、二酸化シリコンの選択された構成
のみが上にあるシリコンウェハが残る。これ以降さらに
十分に説明するように、さまざまなエッチング技術が用
いられ得る。

【０００７】先に説明した二酸化シリコン／フォトレジ
スト／エッチング方法に加えて、シリコンウェハの上に
二酸化シリコンを選択的に形成するためのさまざまな他
の方法がある。たとえば選択酸化法は一般的な技術の１
つである。この技術は、ウェハ上に選択酸化膜成長を図
り、たとえばＮＭＯＳ、ＣＭＯＳ、およびバイポーラ技
術において用いられ得る。選択酸化法において、たとえ
ば窒化シリコン（Ｓｉ ₃Ｎ₄）などのマスク材料がシリ
コンウェハの上に層にされる。その後、ウェハ表面は酸
化状態にさらされる。酸化は、窒化シリコンによって覆
われないシリコンウェハの露出した表面上のみに起こ
り、こうして所望の地理的／地形的構成を形成する。

【０００８】ウェハの所望の地理的／地形的構成が達成
されると、ウェハは適切な導電経路および接続で固定さ
れる。それらの導電経路および接続は、さまざまな態
様、たとえば堆積、拡散、注入、および他の技術によっ
て形成され得る。堆積では、材料は、化学的または物理
的手段のいずれかによってウェハの上に選択的に層にさ
れる。化学的手段は、多結晶シリコンを堆積してシリコ
ン半導体装置のゲートおよび接続を形成するのに一般的
に用いられる。一方、拡散は、ドーパント原子、たとえ
ばホウ素、リン、ヒ素、またはアンチモンなどがウェハ
の固体シリコン内を移動することを可能にするプロセス
である。拡散プロセスは、シリコンウェハの外のドーパ
ント原子とシリコンウェハに拡散するドーパント原子と
の間に濃度勾配がある高められた温度で起こり、典型的
には、シリコン半導体装置のＰ型およびＮ型領域を形成
するときに用いられる。別の技術、すなわち注入におい
て、電気的に中性のドーパント原子がイオンに変換さ
れ、コリメートイオンビームによって加速され、高運動
エネルギを得る。これらの高エネルギイオンは、シリコ
ンウェハのほうに向けられ、それによってウェハのシリ
コン内の所望の深さに局部的態様で注入される。Ｐまた
はＮ型領域のウェルまたはタブと呼ばれるゾーンは、そ
の後の拡散または注入により既存のＰまたはＮ型領域に
形成され得る。多くの他の技術および組合せもまた可能
である。

【０００９】先にここで言及したように、エッチング
は、シリコン半導体装置の製造プロセスのさまざまな段
階で用いられる通常の技術である。さまざまなエッチン
グ技術が用いられ得る。それらの技術は、エッチングさ
れている特定の材料についての選択性および異方性の程
度、すなわち、異方性エッチングが１つの方向で起こ
り、等方性エッチングが全方向で起こることによって特
徴付けられる。エッチングは、化学的手段、物理的手
段、またはそれらの手段の組合せによって行なわれ得
る。さらに、エッチングは、ウエットエッチング、すな
わち液体で行なわれるエッチング、またはドライエッチ
ング、すなわち気体で行なわれるエッチングのいずれか
でもよい。とにかく、どのエッチングプロセスの目的
も、ウェハに不利な損傷を引起こさないでウェハから特
定の材料を適切に除去することである。

【００１０】酸化物成長、パターン化、エッチング、堆
積、拡散、注入、および他の技術のこれらのさまざまな
ステップによりかつその特定の順序によって、シリコン
半導体装置の所望の構成が製造され得る。

【００１１】読出専用メモリ（ＲＯＭ）記憶装置、プロ
グラマブル論理アレイ（ＰＬＡ）装置などは、上述の製
造プロセスおよび他のものを用いて製造され得るシリコ
ン半導体装置のいくつかの型である。マスクプログラマ
ブルＲＯＭ記憶装置は、装置の製造の間に、装置にプロ
グラムされる（または「コード化される」）さまざまな
メッセージまたはデータをストアし得るシリコン半導体
装置である。マスクプログラマブルＲＯＭ記憶装置によ
りストアされたこれらのコード化されたメッセージまた
はデータは、装置の製造が完了した後に変更できない。
そのようなマスクプログラマブルＲＯＭ記憶装置では、
装置のＲＯＭコアは、行および列に位置決めされたトラ
ンジスタのアレイを含む。ＲＯＭコアのこの行および列
の位置決めは、予めプログラムされたメッセージまたは
データをストアするために、装置の設計により望まれる
ように選択される。これらのマスクプログラマブルＲＯ
Ｍ記憶装置は、動作中に特定の位置のＲＯＭコアのプリ
コードされたメッセージまたはデータを判定し得る検知
機構を含み、それらの位置は、ＲＯＭ記憶装置の列デコ
ードおよび行デコードセクションにより決定される。こ
れらの列デコードおよび行デコードセクションは、ＲＯ
Ｍコアの特定の位置にストアされたメッセージまたはデ
ータを評価するためのアドレスコードを受ける。

【００１２】トランジスタを含むシリコン半導体装置の
製造では、所望の機能および他の考慮すべきことに基づ
いて、装置の特定の基板にトランジスタを選択的に配置
することに関して決定される。これらの決定は、拡散マ
スクが最初に用いられる製造プロセスのステップまたは
段階でされなければならない。拡散マスクが最初に用い
られる製造ステップは、典型的には、先行技術の方法で
は製造プロセスの比較的初期に起こる。したがって、製
造プロセスの多数のステップは、完成した装置が得られ
る前に、最初の拡散マスクステップの後に続かなければ
ならない。最初の拡散マスクステップの後に続くこれら
の多数のステップは、一般的には、完了するために多大
な時間および人力を必要とする。

【００１３】シリコン半導体装置の製造者は、典型的な
装置製造プロセスにおいて、最初の拡散マスクステップ
の後に続く多数のステップのために、しばしば窮地に直
面する。これらの製造者達は、顧客が購入しようと望む
かもしれないシリコン半導体装置の各型または設計の大
量の在庫を置きたがらない。一方、これらの装置の顧客
は典型的には、装置の特定の型または設計のすぐではな
くても早い引渡しを要求する。製造者の窮地は、製造者
が、顧客にどの型または設計もすぐに引渡すことができ
るように、装置の各型または設計の大量の在庫を置く
か、または、発注から引渡しまでかなりのリードタイム
が与えられたときのみ特定の型または設計を引渡すかで
ある。かなりのリードタイムが必要なのは、製造者が、
これまでに用いられる製造ステップのために、第１の拡
散マスクステップより前のそれらの処理ステップだけを
通されたワークピースのみを在庫に置くからである。こ
れは、先に述べたように、シリコン半導体装置の製造プ
ロセスの最初の拡散マスクステップが、典型的にはプロ
セスの最も初期のステップの１つであるからである。そ
の拡散マスクステップが行なわれる選択的な態様が、プ
ロセス全体から得られる装置の型または設計を支配す
る。

【００１４】明らかに、シリコン半導体装置の製造者が
直面するこの窮地をなくすことは、この技術における利
点である。この発明は、そのような利点を与える。それ
は、少数の付加的な処理ステップだけを経て完了し得る
製造プロセスの遅いステップまたは段階で、装置のさま
ざまな型または設計のいずれかとしてシリコン半導体装
置ワークピースを与えることにより、利点を与える。ワ
ークピースが、（先行技術の場合における早いステップ
または段階と対照的に）シリコン半導体装置の製造にお
ける遅いステップまたは段階で、型または設計の選択を
可能にするので、製造者は、装置のさまざまな型または
設計を早く引渡すことができ、しかもこれらの型または
設計のすべての在庫を置く必要がない。その代わり製造
者は、この発明に従うワークピースの在庫を維持するだ
けでよく、シリコン半導体装置の所望の型または設計を
得るために、この発明に従うワークピースで最小の数の
処理ステップを行なうだけでよい。

【００１５】

【発明の概要】この発明の１つの実施例は、半導体装置
のトランジスタアレイである。アレイは、その中に形成
された注入部の複数個の列を有する基板と、基板を覆う
絶縁層とを含む。ゲート材料の行は、絶縁層内に囲ま
れ、かつトランジスタアレイを形成するように基板の注
入部に関して位置決めされる。特定の列のトランジスタ
の各々は、その列の隣接したトランジスタの各々と注入
部を共有し、それにより列のトランジスタを直列配列に
電気的に接続する。ウィンドウは絶縁層内に形成され、
そのウィンドウは、金属層の経路がアレイのトランジス
タの注入部と電気的に接続するのを可能にする。金属層
のジャンパは、選択トランジスタの注入部に電気的に接
続される選択された金属層の経路を電気的に接続し、そ
れにより、トランジスタアレイの選択行および列位置の
選択トランジスタを短絡する。

【００１６】この発明の他の実施例は、トランジスタア
レイを形成する方法である。この方法の１つのステップ
は、注入部の複数個の列を有する基板と、基板およびそ
の中の注入部の上の絶縁層と、アレイの各位置にトラン
ジスタを形成するように注入部の上方に位置決めされた
ゲート材料の複数個の行とを有する半導体ワークピース
を与えるステップであり、特定の列の各トランジスタ
は、直列に電気的に接続される。この方法の他のステッ
プは、注入部を覆う絶縁材料にコンタクトウィンドウを
形成するステップである。この方法のさらに他のステッ
プは、絶縁層上に、コンタクトウィンドウを貫通しかつ
その下の注入部と電気的に接続する金属層の経路を形成
するステップである。この方法のさらに他のステップ
は、短絡されるべき各トランジスタごとに金属層のジャ
ンパを形成するステップであり、金属層のジャンパは、
短絡されるべきトランジスタの注入部に電気的に接続さ
れる金属層の経路を電気的に接続する。

【００１７】この発明のより完全な理解のために、かつ
そのさらなる目的および利点のために、添付の図面と関
連して、以下の詳細な説明を参照されたい。

【００１８】

【詳細な説明】ここで列および行に言及する場合は、ト
ランジスタを、電気回路または電気回路として機能する
シリコン半導体装置の概略図のどちらかに配することが
できる位置に交差を有する格子の虚座標を指す。ここで
ノードに言及する場合は、電気回路または電気回路とし
て機能するシリコン半導体装置の概略図のどちらかにお
ける点の間の電気的接続を指す。

【００１９】まず図１を参照すると、読出専用メモリ
（ＲＯＭ）記憶装置、たとえばシリコン半導体装置であ
るマスクプログラマブルＲＯＭ記憶装置として機能する
回路１００の概略図が示される。ＲＯＭ記憶装置回路１
００は、検知機構回路１０１と、列デコード回路１０２
と、行デコード回路１０３と、ここではＮＡＮＤによっ
て構成されたＲＯＭコア１０４と呼ばれるＮＡＮＤ構成
トランジスタアレイと、接地トランジスタ１０５とを含
む。回路１０１、１０２、１０３、ＮＡＮＤによって構
成されたＲＯＭコア１０４、および接地トランジスタ１
０５は、ＲＯＭ記憶装置回路１００として機能するよう
に、所望の態様で電気的に接続される。すなわち、回路
１００は、回路１００の特定の記憶アドレス（ＡＤＤＲ
ＥＳＳ）を示す評価（ＥＶＡＬＵＡＴＥ）コマンドを受
けるように動作する。その評価コマンドに応答して、回
路１００は、回路１００の特定の記憶アドレスでストア
された予め定められたデータメッセージを出力する。さ
まざまな記憶アドレスのための特定のデータメッセージ
は、ＮＡＮＤ構成ＲＯＭコア１０４にプログラムされ
る。回路１００がシリコン半導体装置として実現される
と、データメッセージは、装置の製造プロセスの早い段
階またはステップでＮＡＮＤ構成ＲＯＭコア１０４にプ
ログラムされる。

【００２０】なおも図１を参照すると、先行技術の標準
的なＮＡＮＤ構成ＲＯＭコア１０４は典型的には、トラ
ンジスタアレイである。アレイのトランジスタは、列お
よび行に配列される。そのようなアレイの特定の列のト
ランジスタは、列の１つのトランジスタのドレインから
隣の隣接したトランジスタのソースに電気的に接続され
る。そのようなアレイの特定の行のトランジスタは、ゲ
ートからゲートに電気的に接続され、アレイの行の各ト
ランジスタは、そのゲートがその行の隣接したトランジ
スタのゲートに接続される。図１では、ＲＯＭコア１０
４は、説明したような列および行アレイに配列されたト
ランジスタ１７０、１７１、１８０、および１８１を含
む。行０ノード１１０は、トランジスタ１７０および１
７１のゲートに電気的に接続する。行１ノード１１１
は、トランジスタ１８０および１８１のゲートに電気的
に接続する。列０ノード１２０は、列デコード回路１０
２をトランジスタ１７０のドレインに電気的に接続し、
列０ノード１３０は、トランジスタ１７０のソースをト
ランジスタ１８０のドレインに電気的に接続し、列０ノ
ード１４０は、トランジスタ１８０のソースを接地トラ
ンジスタ１０５のドレインに電気的に接続する。列１ノ
ード１２１は、列デコード回路１０２をトランジスタ１
７１のドレインに電気的に接続し、列１ノード１３１
は、トランジスタ１７１のソースをトランジスタ１８１
のドレインに電気的に接続し、列１ノード１４１は、ト
ランジスタ１８１のソースを接地トランジスタ１０５の
ドレインと電気的に接続する。図１のトランジスタ１７
０、１７１、１８０および１８１は、回路１００を実現
するシリコン半導体装置のＮ型トランジスタであるが、
それらは、そのようなシリコン半導体装置のＰ型トラン
ジスタまたは他の装置でもよい。（Ｐ型トランジスタが
ＲＯＭコア１０４に用いられると、ＲＯＭ記憶装置１０
０の検知機構回路１０１、列デコード回路１０２、行デ
コード回路１０３、および接地トランジスタは、ＲＯＭ
コア１０４にＰ型トランジスタを収容するために、図１
のものから変形されなればならない。）引続き図１を参照すると、シリコン半導体装置のこの標
準的なＮＡＮＤ構成ＲＯＭコア１０４は、ジャンパを用
いて、ＲＯＭコア１０４の選択トランジスタのソースお
よびドレインを電気的に接続し、それによりそれらのト
ランジスタを短絡することにより、装置の製造プロセス
の間にプログラムされ得る。ＲＯＭコア１０４の選択ト
ランジスタをこのように短絡することにより、選択メッ
セージまたはデータがプログラムされる。回路１００
は、ＲＯＭコア１０４のどのトランジスタが短絡される
かによって特定のメッセージまたはデータを出力する。
例として図１では、トランジスタ１７０だけが短絡され
る。示されるように、ジャンパ１７０′は、トランジス
タ１７０のドレインおよびソースを電気的に接続する。
こうして、この例示的なＲＯＭ記憶装置回路１００は、
入力評価コマンドにより選択される特定のアドレスでス
トアされたデータまたはメッセージを出力するように動
作し、回路１００による特定のデータまたはメッセージ
の出力は、回路１００のＲＯＭコア１０４のジャンパ１
７０′の配列により支配される。

【００２１】なおも図１を参照すると、どのようにＲＯ
Ｍコア１０４が、入力評価信号により示される各アドレ
スに独特なデータメッセージを与えるかがわかる。列０
では、ジャンパノード１７０′は、行０ノード１１０の
状態に関係なくノード１２０とノード１３０との間の電
気的な接続を可能にする。しかしながら、列０のトラン
ジスタ１８０は、行１ノード１１１がハイであるときの
み、ノード１３０とノード１４０との間で導通する。し
たがって、列０ノード１２０は、行１ノード１１１がハ
イであるときのみ、行０ノード１１０の状態に関係なく
ノード１４０に電気的に導通する。列１では、トランジ
スタ１７１は、行０ノード１１０がハイであるときの
み、ノード１２１とノード１３１との間で導通する。さ
らに、列１のトランジスタ１８１は、行１ノード１１１
がハイであるときのみ、ノード１３１とノード１４１と
の間で導通する。したがって、列１ノード１２１は、行
０ノード１１０および行１ノード１１１の両方がハイで
あるときのみ、ノード１４１に電気的に導通する。この
ように、行０ノード１１０および行１ノード１１１の状
態の各組合せについて表１に示されるように、列０は、
ノード１２０とノード１４０との間が導通状態であり、
列１は、ノード１２１とノード１４１との間が導通状態
である。

【００２２】

【表１】

【００２３】図１を参照すると、特定のアドレスが与え
られたときに各々の評価入力コマンドに関して一義的な
データアウト（DATAOUT ）メッセージを生成するため
に、ＲＯＭ記憶装置回路１００がいかにしてＲＯＭコア
１０４を用いるかがわかる。評価コマンドを受取る前
に、接地トランジスタのゲートはローに保持され、接地
とノード１４０または１４１との間に電気的な接続がな
されておらず、感知機構がプリチャージされる。評価コ
マンドがＲＯＭ記憶装置１００に送られると、ＭＵＸラ
インはＭＵＸラインをプリチャージする電源から切離さ
れ、接地トランジスタのゲートはハイになり、接地とノ
ード１４０および１４１とを電気的に接続させる。列デ
コード１０２は、評価コマンドとともに送られたアドレ
ス０がハイであるかローであるかに依存して、読出すた
めの列を選択する。さらに、行デコード１０３は、行ラ
インの一方をハイにしかつ他方をローにする。どちらの
行ラインがハイであるか（およびどちらの行ラインがロ
ーであるか）は、評価コマンドとともに送られるアドレ
スがハイであるかローであるかに依存する。ローである
行ライン上のトランジスタは、トランジスタのソースと
ドレインとの間で電気的に導通しない。ハイである行ラ
イン上のトランジスタは、トランジスタのソースとドレ
インとに接続される列ノード間で電気的に導通しない。
したがって、導通状態にされるべきＲＯＭコア１０４の
列に関しては、その列に接続されかつその列に含まれる
トランジスタは、ハイである行ラインに配置されるかま
たは電気的に導電性のジャンパによってトランジスタの
ドレインからトランジスタのソースに電気的に短絡され
なければならない。選択された列が導通状態であれば、
ＭＵＸにおけるプリチャージは選択された列と接地トラ
ンジスタ１０５とを介して流出し、データアウトがハイ
になる。選択された列が導通状態でなければ、ＭＵＸは
充電されたままであり、データアウトはローになる。表
２は、ＲＯＭコア１０４を有する図１のＲＯＭ記憶装置
回路１００のプログラミングを示している。

【００２４】

【表２】

【００２５】次に図２を参照して、回路１００の機能を
果たす一般に２００として示される先行技術の半導体装
置の部分断面図が示されている。この断面図は、図１の
列０の機能を果たす半導体装置の領域の線に沿って見た
図である。図２の半導体装置２００は、拡散注入部２４
２、２４４、２４６と空乏注入部２５０とがその中に形
成される基板２１０を含む。基板２１０は、半導体装置
２００のＰ型もしくはＮ型材料のウェルとなるか、また
はＰ型もしくはＮ型材料からなる半導体装置２００全体
を構成することが可能である。Ｎ型トランジスタを形成
するために、基板はＰ型材料であり、注入部はＮ型材料
である。しかしながら、基板および注入部を形成する際
に用いられる材料の種類を逆にすることによって、Ｐ型
トランジスタを形成することができる。酸化物または抵
抗層２２０は基板を覆い、多結晶ゲート２３０および２
３１を含む。注入部２４２および２４４はゲート２３０
の下で整列してトランジスタを形成し、注入部２４４お
よび２４６はゲート２３１の下で整列して第２のトラン
ジスタを形成する。注入部２５０は、注入部２４２と注
入部２４４とを電気的に接続する。金属層経路２７２
は、酸化物層２２０の一部分を覆い、酸化物層２２０の
ウィンドウ２６２を貫通して基板２１０の注入部２４２
に電気的に接続する。第２の金属層経路２７６は酸化物
層２２０の異なる部分を覆い、第２のウィンドウ２６６
を貫通して注入部２４６に電気的に接続する。

【００２６】次に、図１と図２とを組合せて参照する
と、先行技術の半導体装置２００が、どのようにして図
１の回路１００のＲＯＭコア１０４の列０の機能を果た
すように動作するかがわかる。図２の注入部２４２およ
び注入部２４４はそれぞれ、図１のトランジスタ１７０
のドレインおよびソースとしての役割を果たす。図２の
ゲート材料２３０は、図１のトランジスタ１７０のゲー
トとしての役割を果たす。図２の注入部２４４および注
入部２４６は、それぞれ図１のトランジスタ１８０のド
レインおよびソースとしての役割を果たす。図２のゲー
ト材料２３１は、図１のトランジスタ１８０のゲートと
しての役割を果たす。図２の金属層経路２７２および金
属層経路２７６は、それぞれ図１のノード１２０および
ノード１４０としての役割を果たす。さらに、図２の注
入部２４４は、図１のノード１３０としての役割を果た
す。さらに、図２の注入部２５０は、図１のジャンパ１
７０′としての役割を果たす。

【００２７】図１と図２とを組合せて参照すると、図１
の回路の列０と行０との交差部分は、図２の半導体装置
２００の部分断面図のゲート２３０の周りおよびその下
の領域で表わされる。上述のように、注入部２５０は、
図１のジャンパ１７０′となり、注入部２４２と注入部
２４４とを電気的に接続する。したがって、注入部２４
２は、ゲート２３０がハイであるかローであるかにかか
わらず常に注入部２４４と導通する。列０と行１との交
差部分は、ゲート２３１の周りおよびその下の領域で表
わされる。上述のように、注入部２４４、注入部２４
６、およびゲート２３１によってトランジスタが形成さ
れる。したがって、ゲート２３１がローであり基板２１
０に影響を与えなければ、注入部２４４と注入部２４６
との間に導電性の接続は形成されない。しかしながら、
ゲート２３１がハイでありしたがって基板２１０に影響
を与える場合、注入部２４４と注入部２４６との間に導
電性の接続が形成される。ゲート２３１によって基板２
１０に注入部２４４と注入部２４６とを接続するように
影響を与えると、図１の回路１００のＲＯＭコア１０４
のトランジスタ１８０と同じ機能を果たすことになる。
以上のことから、注入部の拡散領域を制御することによ
って、先行技術のシリコン装置２００は列および行の位
置でトランジスタを形成し、それらのトランジスタを選
択的に短絡し、それによってＲＯＭ記憶装置回路１００
のＲＯＭコア１０４のプログラミングが可能となる。

【００２８】次に図３を参照して、回路１００の機能を
果たす一般に３００として示される本発明の半導体装置
の一実施例の部分断面図が示されている。この断面図
は、図１の列０の機能を果たす半導体装置の領域の線に
沿って見た図である。図３の半導体装置３００は、注入
部３４２、３４４および３４６がその中に形成される基
板３１０を含む。基板３１０は、半導体装置３００のＰ
型もしくはＮ型材料のウェルとなるか、またはＰ型もし
くはＮ型材料からなる半導体装置３００全体を構成する
ことが可能である。Ｎ型トランジスタを形成するために
は、基板はＰ型材料であり、注入部はＮ型材料である。
（基板および注入部を形成する際に用いられる材料の種
類を逆にすることにより（またはその他の方法で）Ｐ型
トランジスタ（または他の装置）を形成することも可能
である。）酸化物または絶縁層３２０は基板３１０を覆
っている。ゲート３３０および３３１は、酸化物または
保護層３２０内にある。注入部３４２および３４４はゲ
ート３３０の下で整列して第１のトランジスタを形成
し、注入部３４４および３４６はゲート３３１の下で整
列して第２のトランジスタを形成する。図３を参照し
て、金属層経路３７２は、酸化物層３２０の一部分を覆
い、酸化物層３２０のウィンドウ３６２を貫通して基板
３１０の注入部３４２との電気的接続を形成する。第２
の金属層経路３７４は、酸化物層３２０の第２の部分を
覆い、酸化物層３２０のウィンドウ３６４を貫通して注
入部３４４との電気的接続を形成する。第３の金属層経
路３７６は、酸化物層３２０の第３の部分を覆い、酸化
物層３２０のウィンドウ３６６を貫通して注入部３４６
との電気的接続を形成する。金属層ジャンパ３５０は、
金属層経路３７２と金属層経路３７４とを電気的に接続
する。金属層経路３７２、３７４および３７６は別々の
層として示されているが、これらの経路は単一の層にお
ける別々の経路として表されてもよい。さらに、金属層
ジャンパ３５０は、金属層経路３７２、３７４または３
７６を形成する１つまたは複数の層の一部分であっても
よい。

【００２９】次に図１と図３とを組合せて参照して、図
１の回路１００における列０と行０との交差部分が、図
３の半導体装置３００においてゲート３３０の周りおよ
びその下の領域で表わされる。注入部３４２および３４
４がゲート３３０の下で整列されるため、トランジスタ
は半導体装置３００において行０と列０との交差部分を
示す領域に存在する。しかしながら、金属層ジャンパ３
５０は、金属層経路３７２および３７４を介してそれぞ
れ注入部３４２および注入部３４４との電気的接続を形
成する。したがって、トランジスタは半導体装置３００
において列０と行０との交差部分の領域に形成されてい
るが、金属層ジャンパ３５０および金属経路３７２、３
７４はトランジスタを短絡させ、注入部３４２と注入部
３４４との間に常に導電性経路を与える。

【００３０】図１と図３とを組合せて参照すると、図１
の回路１００における列０と行１との交差部分が、図３
の半導体装置３００においてゲート３３１の周りおよび
その下の領域で表されている。

【００３１】注入部３４４および注入部３４６がゲート
３３１の下で整列するように形成されているため、トラ
ンジスタは半導体装置３００において列０と行１との交
差部分によって示される領域に存在する。したがって、
ゲート３３１がローであるとき、基板３１０には影響が
及ぼされず、注入部３４４と注入部３４６とを電気的に
接続する導電性経路もない。しかしながら、ゲート３３
１がハイでありその下の基板３１０に作用する場合、基
板３１０は注入部３４４と注入部３４６との間の電気的
に導電性の経路を形成する。

【００３２】図１と図３とを組合せて参照すると、図３
の半導体装置３００のコンポーネントがどのように図１
のＲＯＭ記憶装置回路１００のＲＯＭコア１０４の対応
するコンポーネントとして働くかがわかる。図３の注入
部３４２および注入部３４４は、それぞれ図１のトラン
ジスタ１７０のドレインおよびソースとして働く。図３
のゲート３３０は、図１のトランジスタ１７０のゲート
として働く。図３の注入部３４４および注入部３４６
は、それぞれ図１のトランジスタ１８０のドレインおよ
びソースとして働く。図３のゲート３３１は、図１のト
ランジスタ１８０のゲートとなる。図３の金属層経路３
７２および金属層経路３７６は、それぞれ図１のノード
１２０およびノード１４０として働く。図３の注入部３
４４は、図１のノード１３０として働く。さらに、金属
層経路３７２および３７４は金属層ジャンパ３５０とと
もに、図１のジャンパノード１７０′として働く。

【００３３】図１と図３とを組合せて参照すると、半導
体装置３００がどのようにして図１の回路１００のＲＯ
Ｍコア１０４における列０の機能を果たすように動作す
るかがわかる。それぞれ行０のノード１１０および行１
のノード１１１として働くゲート３３０および３３１が
ともにローであるとき、それぞれノード１２０および１
４０として働く金属層経路３７２と３７６との間は導通
しない。ゲート３３０がハイでありかつゲート３３１が
ローであるとき、金属層経路３７２および３７６の間は
導通しない。ゲート３３０がローでありかつゲート３３
１がハイであるとき、ジャンパ１７０′として働く金属
層経路３７２、３７４および金属層ジャンパ３５０のた
め、金属層経路３７２および３７６の間が導通する。さ
らに、ゲート３３０および３３１がともにハイであると
き、金属層経路３７２および３７６の間が導通する。以
上のことから、表１の列０の欄に示されるように、行０
のノード１１０および行１のノード１１１が列０のノー
ド１２０と列０のノード１４０との間の導電性を制御す
るのと同じ態様で、ゲート３３０および３３１が金属経
路３７２と３７６との間の導電性を制御することがわか
る。

【００３４】図１と図３とを組合せて参照すると、いか
にして予めプログラムされたメッセージを有するトラン
ジスタのアレイが本発明に従って形成され得るかがわか
る。複数個のトランジスタが列と行とを有するアレイに
形成される。特定の行の各トランジスタのゲートは、そ
の特定の行のすべてのトランジスタのゲートがすべて同
時にハイとなるかまたはローとなるように接続される。
特定の列の各トランジスタは、同じ列の隣接するトラン
ジスタと注入部を共有し、それによって特定の列のトラ
ンジスタが直列に接続される。注入部の各々に関して
は、金属層経路が、注入部を覆う絶縁性材料のウィンド
ウを貫通し、注入部に電気的に接続する。選択トランジ
スタの注入部に接続される金属層経路は、金属層ジャン
パによって電気的に接続される。金属層ジャンパに選択
的に接続される特定のトランジスタは、アレイによって
ストアされる所望の予めプログラムされたメッセージに
基づいて選択される。所望の予めプログラムされたメッ
セージにより、特定の列の導電性が特定の行の状態に依
存しないことが要求されれば、金属層ジャンパは、その
特定の列および行のトランジスタにおいて用いられる。
しかしながら、所望の予めプログラムされたメッセージ
により、特定の列の導電性が特定の行の状態に依存する
ことが要求されれば、その特定の列および行のトランジ
スタにおいて金属層ジャンパが用いられない。このよう
にして、アレイの種々の列の導電状態は、種々の行の状
態と選択トランジスタにおけるジャンパの有無とに依存
する。列の導電性の状態と、行の状態およびジャンパの
位置との関係は、トランジスタアレイの予めプログラム
されたメッセージである。以上のことから、トランジス
タアレイが、ＲＯＭ記憶装置回路１００として機能する
シリコン半導体装置のＲＯＭコア１０４によってプログ
ラムされ得ることがわかる。

【００３５】次に、図４を参照して、一般に４００とし
て示される先行技術のマスクワークが示されている。マ
スクワーク４００は、図２の半導体装置２００を作るた
めの製造プロセスにおいてこれまで用いられてきたタイ
プのものである。先行技術のマスクワーク４００を用い
た半導体装置２００の製造は、Ｐ型またはＮ型の所望の
基板を有するように処理されるウェハワークピースを用
いて開始される。図２に示される特定の半導体装置２０
０に形成されるトランジスタがＮ型トランジスタである
ため、半導体装置２００の基板２１０はＰ型基板であ
る。基板の処理後、先行技術の製造プロセスによってシ
リコン半導体装置に後に形成される特定のトランジスタ
を短絡させるために、基板の選択された位置に空乏注入
部が配置される。空乏注入部を形成するために、可能な
行および列の位置のトランジスタを短絡させる役割を果
たすことができるジャンパのための可能な行および列の
位置を表わす複数個の電位プラグ位置４５０ａ−ｄおよ
び４５１ａ−ｄのうちの選択されたプラグ位置に空乏プ
ラグが配置される。空乏注入部は、電位プラグ位置４５
０ａ−ｄおよび４５１ａ−ｄのうちの選択されたプラグ
位置に空乏プラグを有する空乏マスクを用いて、各応用
の必要に応じて適切な原子を空乏マスク領域にドープす
ることによって作られる。図２の半導体装置２００で
は、注入部は、空乏注入部がＰ型基板２１０内のＮ型領
域となるようにドープされる。空乏注入部の形成後に、
酸化物層などの絶縁層が基板上および基板の空乏注入部
上に形成される。

【００３６】図４を参照して、この先行技術のシリコン
半導体装置２００の製造方法のその次のステップは、典
型的には拡散マスクおよびゲートマスクのステップであ
る。この拡散マスクおよびゲートマスクのステップによ
り、シリコン半導体装置２００においてトランジスタが
形成される。トランジスタを形成するためには、まず、
拡散マスク領域４４０ａ−ｄにおける酸化物層を薄くす
るために、拡散マスクが用いられる。その後、ゲートマ
スク領域４３０および４３１によって示される領域のシ
リコン装置２００の酸化物の頂部に多結晶ゲート材料の
層を配置するために、ゲートマスクが用いられる。ゲー
ト材料の配置後、拡散マスク領域４４０ａ−ｄにおける
残りの酸化物層をエッチングして除去することができる
ようにしかつ拡散マスク領域４４０ａ−ｄにおいて拡散
を促進するために、再び拡散マスクが用いられる。な
お、以前に与えられたゲート材料層はエッチングで除去
されず、ゲート材料の真下ではなくゲート材料の下であ
ってその両側の周辺で拡散が起こることに注目された
い。基板の拡散マスクの下の領域は、各応用の必要に応
じて適切な原子でドープされ、基板中に拡散部を形成す
る。図２の半導体装置２００では、注入部は、注入領域
２４２、２４４および２４６がＰ型基板２１０内のＮ型
領域となるようにドープされている。注入領域を形成す
るために拡散マスクを用いた後、半導体層の頂部の酸化
物層を厚くする。この酸化物層は、注入領域およびゲー
ト材料を保護する働きをする。

【００３７】図４を参照して、製造プロセスのその次の
ステップにおいて、コンタクトウィンドウ領域４６２ａ
−ｄおよび４６６ａ−ｄを有するコンタクトウィンドウ
マスクが酸化物層の上に配置される。このコンタクトウ
ィンドウマスクは、コンタクトウィンドウ領域４６２ａ
−ｄおよび４６６ａ−ｄによって示される領域の酸化物
層を実質的にすべて除去する際に用いられる。これらの
コンタクトウィンドウ領域４６２ａ−ｄおよび４６６ａ
−ｄが露出されるように酸化物が取除かれると、ワーク
ピースの上面に金属層経路を形成するために金属マスク
が用いられる。金属マスクは、ウィンドウ領域４７２ａ
−ｄおよび４７６ａ−ｄを有する。コンタクトウィンド
ウ領域４６２ａ−ｄおよび４６６ａ−ｄがエッチングさ
れ、酸化物層を介する基板中の注入部への通路を形成し
ているため、ワークピースに形成される金属層経路はそ
れらの注入部に電気的に接続する。

【００３８】図２と図４とを組合せて参照すると、一般
に上述のように用いられるマスク４００が半導体装置２
００を形成することがわかる。そのような半導体装置２
００のどこにジャンパを形成するかは、空乏マスクが用
いられるステップの間に決定される。ここに記載する製
造プロセスにおける一例としては、列０に関する空乏マ
スクは、電位プラグ位置４５０ａに配置される空乏プラ
グ１つだけを有する。電位プラグ位置４５１ａには空乏
プラグは挿入されない。このようにして、注入領域２４
２および２４４が、ゲートマスク領域４３０の両側の周
辺上の拡散マスク領域４４０ａの下に形成され、トラン
ジスタは行０、列０の領域に形成される。さらに、注入
領域２４４および２４６は、ゲートマスク領域４３１の
両側の周辺上の拡散マスク領域４４０ａの下に形成さ
れ、トランジスタは、行１、列０の領域に形成される。
しかしながら、行０、列０の領域では、電位プラグ位置
４５０ａの空乏プラグは、注入部２４２と２４４との間
を電気的に導通させる注入部２５０を形成する。したが
って、トランジスタは装置２００の行０、列０に形成さ
れているが、注入部２５０はトランジスタを短絡させる
ジャンパ１７０′として働く。対照的に、電位プラグ位
置４５１ａには空乏プラグはなく、したがって、注入部
２４４と２４６との間を電気的に導通させるための注入
部がない。したがって、注入部２４４および２４６によ
って行１、列０に形成されるトランジスタは、ジャンパ
によって短絡されないかもしれない。以上のことから、
空乏マスクの設計に応じてプラグ位置を選択的に決定す
るプロセスが半導体装置２００の列ごとに繰返され、そ
のため、行と列との所望の交差部分にあるトランジスタ
のみが、ジャンパとして働く注入部によって短絡され
る。しかしながら、プラグをどこに配置するかは、製造
プロセスの空乏マスクが用いられる段階で決定されなけ
ればならない。それは、典型的には、半導体装置２００
の製造プロセスの初期の段階（すなわち、ステップ）の
うちの１つである。

【００３９】次に、図５を参照して、図３のシリコン半
導体装置３００を形成する際に用いられ得る、一般に５
００として示されるマスクワークが示されている。マス
クワーク５００は一般に、拡散マスク５４０、ゲートマ
スク５２０、コンタクトウィンドウマスク５６０、およ
び金属層マスク５７０を含む。拡散マスク５４０は、拡
散マスク領域５４０ａ−ｄを有する。ゲートマスク５２
０は、ゲートマスク領域５３０および５３１を有する。
コンタクトウィンドウマスク５６０は、コンタクトウィ
ンドウマスク領域５６２ａ−ｄ、５６４ａ−ｄ、および
５６６ａ−ｄを有する。最後に、金属層マスク５７０
は、金属層経路領域５７２ａ−ｄ、５７４ａ−ｄ、５７
６ａ−ｄと、金属層プラグを配置するための電位プラグ
位置５５０ａ−ｄ、５５１ａ−ｄとを有する。

【００４０】次に、図３と図５とを組合せて参照する
と、マスクワーク５００が用いられる製造プロセスは、
Ｐ型またはＮ型の所望の基板を形成するようにシリコン
ウェハワークピースを処理するステップで開始される。
半導体装置の表面全体にわたって基板が処理されるか、
または代替的には、装置の領域もしくは小さいポケット
が処理され得る。これらのポケットは、ウェルまたはタ
ブである。さらに、既にＮ型またはＰ型材料領域を形成
するように処理されているワークピースの領域に、Ｐ型
またはＮ型ウェルが形成され得る。図３の半導体装置３
００に形成されるトランジスタがＮ型トランジスタであ
るため、半導体装置３００の基板３１０はＰ型基板であ
る。各応用の必要に応じて基板を処理した後、酸化物層
などの絶縁層が基板表面に形成され得る。

【００４１】続けて図３および図５を組合せて参照し
て、マスクワーク５００が用いられる製造プロセスのそ
の次のステップは、トランジスタゲートおよび注入部を
形成するステップが可能である。製造プロセスにおい
て、拡散マスク領域５４０ａ−ｄの絶縁層を薄くする際
に、まず好ましくはマスクワーク５００の拡散マスク５
４０が用いられる。多結晶シリコンなどのゲート材料の
層をゲートマスク領域５３０および５３１に配置する際
には、マスクワーク５００のゲートマスク５２０が用い
られ得る。そのようなゲート材料を配置した後、絶縁層
を選択的にエッチングして除去するエッチングの手順、
および基板の拡散領域５４０ａ−ｄをともなう拡散の手
順において、拡散マスク５７０が用いられ得る。なお、
ゲート材料層はエッチングで除去されず、ゲート材料の
真下ではなく、ゲート材料の両側の周辺の下で拡散を起
こす。図３の半導体装置３００では、注入部は、注入領
域３４２、３４４および３４６がＰ型基板３１０内のＮ
型領域となるようにドープされる（しかしながら、Ｐ型
トランジスタを形成する場合には、注入領域がＰ型領域
となるように既存のＮ型基板をドープすることが可能で
ある）。その後、ゲート材料と露出された基板およびそ
の中の注入部とを保護する領域全体の上に、絶縁性材料
の新しい層が配置される。製造プロセスのこの段階で、
ワークピースの行と列との交差部分のすべてにトランジ
スタが形成されている。

【００４２】図５を参照して、マスクワーク５００が用
いられる製造プロセスのその次のステップは、トランジ
スタアレイを各行の状態を考慮した所望のメッセージま
たはデータで予めプログラムするためにアレイのどのト
ランジスタを短絡させなければならないかを決定するス
テップが可能である。図１、表１および表２を参照して
ここに記載する原理を用いて、アレイのどのトランジス
タを短絡させなければならないかが決定され得る。その
決定の一例として、トランジスタアレイを含む装置の特
定の回路に関して、行の状態の各組合せに対するトラン
ジスタアレイの列の導電性の状態を示す表１などの表を
作ることができる。この表は、装置の各アドレスに関す
る装置の特定の所望のデータ出力の要求によって左右さ
れる。行の状態の特定の組合せに対して列が導通状態で
なければならない、と表に示されている場合、その行の
特定の組合せがハイであるか、またはその行および列の
位置にあるトランジスタを短絡させるジャンパがなけれ
ばならない。したがって、特定の行がローの状態である
とき、金属層ジャンパは、列が導通状態でなければなら
ない行および列の位置に配置されなければならない。行
の状態の種々の組合せに対する各列の導通状態を示す表
を参照することによって、トランジスタのアレイのどこ
に金属層ジャンパを配置するべきであるかが決定され得
ることがわかる。そのような表を用いることはジャンパ
の適切な位置を決定するための１つの方法にすぎず、本
発明はその方法にのみ限定されるものではない。さら
に、トランジスタのゲート、注入部、および絶縁層を形
成するステップの後にジャンパの適切な位置を決定する
ステップが行なわれることが以下に示されているが、ジ
ャンパの適切な位置を決定するステップは、代替的に
は、金属層ジャンパを形成するステップの前のいかなる
ステップにおいて行なわれてもよい。

【００４３】続けて図５を参照して、マスクワーク５０
０が用いられ得る製造プロセスのその次のステップは、
半導体装置のワークピースの金属層経路の配置を促進す
るために、注入部上の絶縁層のコンタクトウィンドウを
エッチングするステップであることが可能である。マス
クワーク５００のコンタクトウィンドウマスク５６０
は、たとえば、ウィンドウマスク領域５６２ａ−ｄ、５
６４ａ−ｄ、５６６ａ−ｄによって表わされる領域の実
質的にすべての絶縁層を取除くために用いられ得る。絶
縁層にコンタクトウィンドウを形成した後、絶縁層に金
属層経路が形成され得る。金属層マスク５７０は、コン
タクトウィンドウを貫通して基板中の注入部と電気的に
接続し得る金属層経路を絶縁層上に配置する際に用いら
れ得る。

【００４４】さらに図５を参照して、マスクワーク５０
０を用いる製造プロセスのその次のステップは、所望の
金属層ジャンパを形成するステップが可能である。行と
列との交差部分に、複数個の電位プラグ位置５５０ａ−
ｄ、５５１ａ−ｄが配置され得る。これらの電位プラグ
位置５５０ａ−ｄ、５５１ａ−ｄは、金属層マスク５７
０における、金属層ジャンパのための位置を示す。金属
プラグがいずれかの特定の電位プラグ位置に形成される
と、その特定の電位プラグ位置に金属層経路に電気的に
接続する金属層ジャンパが形成され、それによってその
行および列の位置のトランジスタの注入部を短絡させ
る。たとえば、行０、列０のトランジスタの注入部間に
ジャンパを配置したい場合、金属層マスク５７０の電位
プラグ位置５５０ａに金属層プラグが形成される。した
がって、トランジスタは行０と列０との交差部分のワー
クピースに潜在的には存在し得るが、金属層ジャンパは
トランジスタの注入部に電気的に接続し、それによって
そのトランジスタを短絡させ、実際にそのトランジスタ
のいかなる影響をも排除する。

【００４５】さらに図５を参照して、ワークピースの金
属層は、好ましくは、各々が電位プラグ位置５５０ａ−
ｄ、５５１ａ−ｄのうちの選択された電位プラグ位置に
ある金属層プラグと金属層経路とを形成するために金属
層経路マスク領域５７２ａ−ｄ、５７４ａ−ｄ、５７６
ａ−ｄを用いて１つの動作を同時に行なって形成され
る。このようにして、選択された位置に所望の金属層ジ
ャンパを形成することができる。しかしながら、１つの
動作ではなく２つの動作で金属層を形成してもよい。そ
のような場合、第１の動作には、絶縁層上に金属層経路
を形成するために金属層マスク領域５７２ａ−ｄ、５７
４ａ−ｄ、５７６ａ−ｄが用いられ、第２の動作には、
金属層ジャンパを形成するために電位プラグ位置５５０
ａ−ｄ、５５１ａ−ｄのうちの選択された電位プラグ位
置にある金属層プラグが用いられる。この２つの動作に
よる金属層を形成するための方法の第１および第２の動
作は、プロセス中の異なる時間に行なわれてもよい。

【００４６】次に、図３と図５とを組合せて参照して、
マスク５００は、半導体装置３００を形成する際に一般
に上で説明したように用いられ得る。このようにしてマ
スク５００を用いることによって、製造プロセスにおい
てマスクワーク５００の金属層マスク５７０が用いられ
るステップを行なうまで、ジャンパをどこに配置するべ
きであるかを決定する必要がなくなる。一例としては、
半導体装置３００の列０に関するゲート３３０および３
３１は、ゲートマスク領域５３０、５３１の下に形成さ
れ、注入部３４２、３４４、３４６は、拡散マスク領域
５４０ａの下に形成され得る。ウィンドウマスク５６０
は、ウィンドウマスク領域５６２ａ、５６４ａ、５６６
ａの酸化物層３２０においてコンタクトウィンドウ３６
２、３６４、３６６を形成し得る。半導体装置３００の
列０に関する金属層マスク５７０は、ウィンドウ３６
２、３６４、３６６を貫通して注入部３４２、３４４、
３６６にそれぞれ電気的に接続する金属層経路３７２、
３７４、３７６を形成し得る標準的な金属層経路領域５
７２ａ、５７４ａ、５７６ａを有し得る。金属層マスク
５７０は、電位プラグ位置５５０ａにおいて半導体装置
３００の列０の金属層プラグ１つのみを有し得る。電位
プラグ位置５５１ａには金属層プラグは挿入されなくて
もよい。このようにして、金属層ジャンパ３５０は電位
プラグ位置５５０ａに形成され、それによって金属層経
路３７２および３７４に電気的に接続する。したがっ
て、トランジスタは行０、列０に形成されているが、金
属層ジャンパ３５０は金属層経路３７２および３７４を
介して導通して注入部３６２および３６４に電気的に接
続し、それによって行０、列０のトランジスタを短絡さ
せる。一方、電位プラグ位置５５１ａには金属層プラグ
がなくてもよく、したがって、行１、列０のトランジス
タの注入部３４４および３４６に電気的に接続するため
のジャンパはない。以上のことから、特定の行と列との
特定の所望の交差部分のトランジスタのみがトランジス
タの注入部に電気的に接続する金属層ジャンパによって
短絡されるように、金属層マスク５７０に関してプラグ
位置を選択的に決定するプロセスを半導体装置３００の
列ごとに繰返すことができることがわかる。

【００４７】次に、図２〜図５を組合せて参照すると、
本発明の利点を説明することができる。図２の先行技術
の半導体装置２００を製造する際に、特定の行および列
の位置のトランジスタを電気的に短絡させるジャンパを
形成するために、空乏注入部が用いられる。プロセスに
よって所望の半導体装置２００を得るために、これらの
ジャンパを形成するステップにはマスクワーク４００の
空乏マスクを変える必要がある場合があるため、および
プロセスの初期段階において空乏マスクを用いなければ
ならないため、装置のどこに注入部を配置するかは必然
的に顧客独自の要求に基づいて決定される。そのような
要求を満たすために、これらの装置の製造プロセスの初
期段階（または、ステップ）において必要な処置を採ら
なければならない。したがって、顧客がＲＯＭ記憶装置
などの独自のトランジスタアレイを有する半導体装置を
注文するたびに、空乏層を変える段階から上面に金属層
を配置する最終段階にわたる多くの段階を経て、顧客に
納品する半導体装置の製品を処理しなければならない。
受注後完成させるまでに多くの処理ステップが残ってい
るため、この先行技術の製造プロセスを用いると製造業
者には上述のような不利な点がある。

【００４８】一方、本発明により、ワークピースを最初
の段階から完成品に仕上げるまでに必要なステップはよ
り少なくなる。これは、本発明の原理に従った半導体装
置３００を製造する際には、特定の行および列の位置の
トランジスタを電気的に短絡させるために金属層ジャン
パを用いることができるためである。この特定のトラン
ジスタのためのジャンパを形成する方法は、製造プロセ
スの後のほうの段階またはステップ、すなわちマスクワ
ーク５００の金属層マスク５７０が用いられるステップ
において行なわれる。それらのステップは、製造プロセ
ス全体の後のほうに行なわれる。したがって、本発明に
より、製造業者は顧客独自の要求を知る前にプロセス全
体の後のほうの段階までワークピースを処理することが
できるようになる。本発明に従った部分的に完成された
半導体装置は、顧客によりその顧客独自の要求を満たす
装置が注文されるまで保管されることが可能である。注
文を受けると、顧客独自の要求に応じて、トランジスタ
アレイにおける適切なジャンパの位置を決定することが
できる。その後、酸化物層にコンタクトウィンドウを形
成する際に、コンタクトウィンドウマスク５６０を用い
ることができる。その次に、特定の行および列の位置に
あるトランジスタを電気的に短絡させるジャンパを形成
するために、金属層プラグをワークピースの所望の電位
プラグ位置に配置することによって、金属層マスク５７
０を変更することができる。本発明のこのプロセスによ
り、製造業者は、顧客の注文を受けた後に半導体を製造
プロセスの初期段階から加工しなければならない先行技
術のプロセスと比較すると、受注後はるかに短い時間で
（残りの製造プロセスのステップが少ないため）顧客独
自の要求を満たす半導体装置を完成させることができる
ようになる。

【００４９】さらに、本発明により、半導体装置は、拡
散、ゲート材料の配置、酸化物層の形成、ウィンドウの
エッチング、および半導体装置３００における金属層経
路の形成というステップで部分的に完成され、完成品に
するためにあと２、３の付加的なステップを行なうだけ
でよくなる。製造業者は、顧客が予めプログラムされた
独自のメッセージの要求を満たす装置を注文するまで、
その部分的に完成された半導体装置を保管することがで
きる。受注時に、トランジスタアレイのジャンパの位置
を顧客の要求に応じて決定することができる。その後、
上述のようにして、短絡されるべきトランジスタの特定
の行および列の位置を表わすワークピースの電位プラグ
位置に金属層プラグを配置することができる。金属層プ
ラグは、トランジスタの注入部を電気的に接続しそれに
よってそれらのトランジスタを電気的に短絡させる金属
層ジャンパを形成する。このプロセスにより、製造業者
は、顧客独自の要求を満たす装置を含む半導体装置の製
造を、受注後に行なう残りのステップをより少なくしよ
り短い時間で終了することが可能となる。

【００５０】上述の説明に基づいて、当業者は、ここに
記載した教示によって行なうことができる改良例を十分
に理解し認識することができるであろう。当業者はさら
に、ここに記載した実施例、特に、好ましい実施例に対
して種々の代替例、変更例、および変形例が可能である
ことを理解し認識することができるであろう。関連のシ
ステム、装置および製品のさらなる詳細は、本出願人に
よる関連の出願に記載されている。それらの関連の詳細
は当業者が本発明を実施する際に、または本発明を実施
する際のベストモードを理解する際には必要ではない
が、それらの詳細は当業者に有用であり、それらを参照
することが望ましい。

【００５１】ここに記載される教示を考慮すると、本発
明の実施例、特に、好ましい実施例に関して種々の変形
例および変更例が可能である。たとえば、ここではＲＯ
Ｍコアの１つの可能な実施例においてトランジスタのア
レイを用いることが開示されているが、たとえばＰＬＡ
等の他の装置に他のトランジスタアレイまたは他の構成
を用いてもよい。これらの変形例および変更例の各々は
ここに記載する説明に含まれるものとし、本発明の一部
分をなす。したがって、上述の詳細な説明は例示的なも
のにすぎないとして理解されるべきであり、本発明の精
神および範囲は前掲の特許請求の範囲によってのみ限定
される。

【図面の簡単な説明】

【図１】ＮＡＮＤ構成ＲＯＭコア回路を含むＲＯＭ記憶
装置回路の概略図である。

【図２】図１のＮＡＮＤ構成ＲＯＭコア回路の列１と機
能的に同等の、想像上のシリコン半導体装置の線に沿っ
て見た、先行技術のマスクプログラマブルＲＯＭ記憶装
置のＮＡＮＤ構成ＲＯＭコアの部分断面図である。

【図３】図１のＮＡＮＤ構成ＲＯＭコア回路の列０と機
能的に同等の、想像上のシリコン半導体装置の線に沿っ
て見た、本発明に従ったマスクプログラマブルＲＯＭ記
憶装置のＮＡＮＤ構成ＲＯＭコアの一実施例の部分断面
図である。

【図４】図２に示されるような部分断面を有する先行技
術のシリコン半導体装置の製造において用いられ得るマ
スクワークを示す図である。

【図５】図３に示されるような部分断面を有するシリコ
ン半導体装置の製造の際に用いられるマスクワークを示
す図である。

【符号の説明】

３１０基板３２０絶縁層３３０ゲート材料３４２注入部３５０ジャンパ３７２金属層経路

Claims

【特許請求の範囲】

【請求項１】半導体装置であって、列に複数個の注入部を有する基板と、ゲート材料の複数個の行とを含み、ゲート材料の各行
は、前記基板の２つの注入部間に位置決めされ、トラン
ジスタの列が形成され、それらのトランジスタはその列
の隣接したトランジスタと注入部を共有し、前記半導体
装置は、前記基板およびその中の注入部を覆う絶縁層をさらに含
み、前記絶縁層は、選択トランジスタのための前記基板
の注入部まで貫通する１対のコンタクトウィンドウを含
み、前記半導体装置は、前記絶縁層のコンタクトウィンドウを貫通し、かつ選択
トランジスタのための前記基板の注入部を電気的に接続
する金属層をさらに含む、半導体装置。
【請求項２】前記絶縁層は、複数個の対のコンタクト
ウィンドウを含み、前記対のコンタクトウィンドウの各
々は、選択トランジスタのための前記基板の注入部まで
前記絶縁材料を貫通し、前記金属層は、複数個のジャンパを有し、ジャンパの各
々は、対のコンタクトウィンドウのうちの１つを貫通
し、かつ選択トランジスタのための前記基板の注入部を
電気的に接続する、請求項１に記載の半導体装置。
【請求項３】前記基板は、注入部の複数個の列を有
し、ゲート材料の各行は、前記基板の注入部の各列の２つの
注入部間に位置決めされ、トランジスタの複数個の列
は、同じ列の隣接したトランジスタと注入部を共有する
列の各トランジスタで形成される、請求項１に記載の半
導体装置。
【請求項４】前記絶縁層は、複数個の対のコンタクト
ウィンドウを含み、前記対のコンタクトウィンドウの各
々は、選択トランジスタのための前記基板の注入部まで
前記絶縁材料を貫通し、前記金属層は、複数個のジャンパを有し、ジャンパの各
々は、対のコンタクトウィンドウのうちの１つを貫通
し、かつ選択トランジスタのための前記基板の注入部を
電気的に接続する、請求項３に記載の半導体装置。
【請求項５】半導体装置のトランジスタアレイであっ
て、その中に形成された注入部の複数個の列を有する基板
と、前記基板を覆い、かつ前記基板の注入部まで貫通して形
成された複数個のウィンドウを有する絶縁層と、前記絶縁材料に囲まれ、かつトランジスタアレイを形成
するように前記基板の注入部に関して位置決めされたゲ
ート材料の複数個の行とを含み、アレイの特定の列のト
ランジスタの各々は、同じ列のトランジスタの隣接した
トランジスタの各々と注入部を共有し、それによりトラ
ンジスタの列を直列配列に接続し、前記トランジスタア
レイは、複数個の金属層経路をさらに含み、前記金属経路の各々
は、前記絶縁材料のウィンドウの１つを貫通し、かつそ
の下に位置する前記基板の注入部に電気的に接続し、前
記トランジスタアレイは、選択行および列位置の前記トランジスタのうち選択トラ
ンジスタのための注入部に接続された金属層経路を電気
的に接続する複数個の金属層ジャンパ経路をさらに含
む、半導体装置のトランジスタアレイ。
【請求項６】前記基板はＰ型材料であり、かつ前記注
入部はＮ型材料である、請求項５に記載の半導体装置の
トランジスタアレイ。
【請求項７】前記基板は、前記半導体装置のＰ型材料
の少なくとも１つのウェルであり、かつ前記注入部は、
Ｎ型材料である、請求項５に記載の半導体装置のトラン
ジスタアレイ。
【請求項８】前記基板はＮ型材料であり、かつ前記注
入部はＰ型材料である、請求項５に記載の半導体装置の
トランジスタアレイ。
【請求項９】前記基板は、前記半導体装置のＮ型材料
の少なくとも１つのウェルであり、かつ前記注入部は、
Ｐ型材料である、請求項５に記載の半導体装置のトラン
ジスタアレイ。
【請求項１０】ＲＯＭコアであって、その中に形成された注入部の複数個の列を有する基板
と、前記基板を覆い、かつ前記基板の注入部まで貫通して形
成された複数個のウィンドウを有する絶縁層と、前記絶縁材料に囲まれ、かつトランジスタアレイを形成
するように前記基板の注入部に関して位置決めされたゲ
ート材料の複数個の行とを含み、特定の列の各トランジ
スタは、同じ列の隣接したトランジスタの各々と注入部
を共有し、前記ＲＯＭコアは、前記絶縁層に付着した複数個の金属層経路をさらに含
み、前記金属層経路は、前記絶縁材料のウィンドウを貫
通し、かつその下に位置する注入部に電気的に接続さ
れ、前記ＲＯＭコアは、選択トランジスタの注入部に電気的に接続される金属層
経路を接続する金属層ジャンパをさらに含む、ＲＯＭコ
ア。
【請求項１１】前記基板はＰ型材料であり、かつ前記
注入部はＮ型材料である、請求項１０に記載のＲＯＭコ
ア。
【請求項１２】前記基板はＰ型材料の少なくとも１つ
のウェルであり、かつ前記注入部はＮ型材料である、請
求項１０に記載のＲＯＭコア。
【請求項１３】前記基板はＮ型材料であり、かつ前記
注入部はＰ型材料である、請求項１０に記載のＲＯＭコ
ア。
【請求項１４】前記基板はＮ型材料の少なくとも１つ
のウェルであり、かつ前記注入部はＰ型材料である、請
求項１０に記載のＲＯＭコア。
【請求項１５】ＲＯＭコア、行デコード、列デコー
ド、検知機構、および接地トランジスタを有する改良さ
れたＲＯＭ記憶装置であって、前記ＲＯＭコアは、その中に形成された注入部の複数個の列を有する基板を
含み、注入部の前記列の各々の第１の注入部は、前記列
デコードに電気的に接続され、かつ注入部の前記列の各
々の最後の注入部は、前記接地トランジスタに電気的に
接続され、前記ＲＯＭコアは、前記基板を覆い、かつ前記基板の注入部まで貫通して形
成された複数個のウィンドウを有する絶縁層と、前記絶縁材料に囲まれ、かつトランジスタアレイを形成
するように前記基板の注入部の列に関して位置決めされ
たゲート材料の複数個の行とをさらに含み、列の前記ト
ランジスタの各々は、同じ列の隣接したトランジスタの
各々と注入部を共有し、ゲート材料の前記行は、前記行
デコードにさらに電気的に接続され、前記ＲＯＭコア
は、前記絶縁層に付着した複数個の金属層経路をさらに含
み、前記金属層経路の各々は、前記絶縁材料のウィンド
ウの１つを貫通し、かつその下に位置する注入部の１つ
と電気的に接続し、前記ＲＯＭコアは、選択トランジスタのための注入部に電気的に接続される
金属層経路を接続する金属層ジャンパをさらに含む、改
良されたＲＯＭ記憶装置。
【請求項１６】前記ＲＯＭコアの前記基板はＰ型材料
であり、かつ前記ＲＯＭコアの前記注入部はＮ型材料で
ある、請求項１５に記載の改良されたＲＯＭ記憶装置。
【請求項１７】前記ＲＯＭコアの前記基板は、Ｐ型材
料の少なくとも１つのウェルであり、かつ前記ＲＯＭコ
アの前記注入部はＮ型材料である、請求項１５に記載の
改良されたＲＯＭ記憶装置。
【請求項１８】前記ＲＯＭコアの前記基板はＮ型材料
であり、かつ前記ＲＯＭコアの前記注入部はＰ型材料で
ある、請求項１５に記載の改良されたＲＯＭ記憶装置。
【請求項１９】前記ＲＯＭコアの前記基板は、Ｎ型材
料の少なくとも１つのウェルであり、かつ前記ＲＯＭコ
アの前記注入部はＰ型材料である、請求項１５に記載の
改良されたＲＯＭ記憶装置。
【請求項２０】トランジスタアレイの形成方法であっ
て、列に配列された複数個の注入部を有する基板と、基板お
よび注入部の上の絶縁層と、絶縁層内にあり、かつアレ
イの各行および列位置にトランジスタを形成するように
注入部の上方に位置決めされたゲート材料の複数個の行
とを有する半導体装置を与えるステップを含み、各トラ
ンジスタは、同じ列の隣接したトランジスタの各々と注
入部を共有し、前記方法は、各トランジスタのための注入部の各々を覆う絶縁材料に
コンタクトウィンドウを形成するステップと、絶縁材料上に金属層経路を形成するステップとをさらに
含み、金属層経路の各々は、コンタクトウィンドウの１
つを貫通し、かつその下の注入部に電気的に接続し、前
記方法は、金属層ジャンパを形成するステップをさらに
含み、金属層ジャンパの各々は、選択トランジスタのた
めの注入部に電気的に接続される金属層経路を電気的に
接続する、トランジスタアレイの形成方法。
【請求項２１】複数個の注入部を有する基板を有する
半導体装置を与える前記ステップは、基板がＰ型材料で
あり、かつその中に形成された複数個の注入部がＮ型材
料である前記半導体装置を与えるステップを含む、請求
項２０に記載のトランジスタアレイの形成方法。
【請求項２２】複数個の注入部を有する基板を有する
半導体装置を与える前記ステップは、基板がＰ型材料の
少なくとも１つのウェルであり、かつその中に形成され
た複数個の注入部がＮ型材料である前記半導体装置を与
えるステップを含む、請求項２０に記載のトランジスタ
アレイの形成方法。
【請求項２３】複数個の注入部を有する基板を有する
半導体装置を与える前記ステップは、基板がＮ型材料で
あり、かつその中に形成された複数個の注入部がＰ型材
料である前記半導体装置を与えるステップを含む、請求
項２０に記載のトランジスタアレイの形成方法。
【請求項２４】複数個の注入部を有する基板を有する
半導体装置を与える前記ステップは、基板がＮ型材料の
少なくとも１つのウェルであり、かつその中に形成され
た複数個の注入部がＰ型材料である前記半導体装置を与
えるステップを含む、請求項２０に記載のトランジスタ
アレイの形成方法。
【請求項２５】ＲＯＭコアの形成方法であって、注入部の複数個の列を有する基板と、基板および注入部
の上の絶縁層と、絶縁層内にあり、かつアレイの各位置
にトランジスタの行を形成するように注入部の上方に位
置決めされたゲート材料の複数個の行とを有する半導体
装置を与えるステップを含み、各トランジスタは、同じ
列の隣接したトランジスタの各々と注入部を共有し、前
記方法は、各トランジスタのための注入部の各々を覆う絶縁材料に
コンタクトウィンドウを形成するステップと、絶縁材料上に複数個の金属層経路を形成するステップと
をさらに含み、金属層経路の各々は、コンタクトウィン
ドウの１つを貫通し、かつその下の注入部と電気的に接
続し、前記方法は、金属層ジャンパを形成するステップをさらに含み、金属
層ジャンパの各々は、選択トランジスタのための注入部
に電気的に接続される金属層経路を電気的に接続する、
ＲＯＭコアの形成方法。
【請求項２６】注入部の複数個の列を有する基板を有
する半導体装置を与える前記ステップは、基板がＰ型材
料であり、かつその中に形成された注入部がＮ型材料で
ある前記半導体装置を与えるステップを含む、請求項２
５に記載のＲＯＭコアの形成方法。
【請求項２７】注入部の複数個の列を有する基板を有
する半導体装置を与える前記ステップは、基板がＰ型材
料の少なくとも１つのウェルであり、かつその中に形成
された注入部がＮ型材料である前記半導体装置を与える
ステップを含む、請求項２５に記載のＲＯＭコアの形成
方法。
【請求項２８】注入部の複数個の列を有する基板を有
する半導体装置を与える前記ステップは、基板がＮ型材
料であり、かつその中に形成された注入部がＰ型材料で
ある前記半導体装置を与えるステップを含む、請求項２
５に記載のＲＯＭコアの形成方法。
【請求項２９】注入部の複数個の列を有する基板を有
する半導体装置を与える前記ステップは、基板がＮ型材
料の少なくとも１つのウェルであり、かつその中に形成
された注入部がＰ型材料である前記半導体装置を与える
ステップを含む、請求項２５に記載のＲＯＭコアの形成
方法。