JPS6137797B2 - - Google Patents

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JPS6137797B2
JPS6137797B2 JP15132480A JP15132480A JPS6137797B2 JP S6137797 B2 JPS6137797 B2 JP S6137797B2 JP 15132480 A JP15132480 A JP 15132480A JP 15132480 A JP15132480 A JP 15132480A JP S6137797 B2 JPS6137797 B2 JP S6137797B2
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JP15132480A
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Etsuchi Niiru Josefu
Ei Riido Hooru
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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Publication of JPS6137797B2 publication Critical patent/JPS6137797B2/ja
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
    • H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体記憶装置に関するものである。
もつと詳細にいえば、再書き込み可能なプログラ
マブル記憶装置（EPROM）に関するものであ
る。
浮遊ゲートプログラマブルROM装置は、Wall
およびMcElroyに付与されテキサス・インスツル
メント社に譲渡された米国特許第4112509号およ
び第4112544号に記載されたセルを用いて、これ
まで製造されてきた。いくつかの製造会社は８キ
ロビツト、16キロビツト、32キロビツトおよび最
近は64キロビツトの大きさのこの設計のまたは類
似の設計のEPROMを製造している。けれども、
高速でかつ低価格という要請がいつもあるので、
セルの大きさを小さくすることとビツト密度を増
すことが必要である。ROMまたはEPROMのア
レイ密度を増す古典的な技術の１つは、各カムラ
インまたは出力ラインに対しアースラインを備え
る代りに、仮のアースを用いることである。実質
上アースされた（常時アースされている）ROM
は、FisherおよびRogersに対し付与された米国
特許第3934233号およびE.R.Caudelに対し付与さ
れた米国特許第4021781号に記載されている。こ
れらの特許はいずれもテキサス・インスツルメン
ツ社に譲渡されている。浮遊ゲートEPROMのプ
ログラミングで要求される電流と高電圧のために
仮にアースされた（適宜アースされる）装置で従
来用いられたデコーダ回路に、より厳重な要求が
ある。これが先行技術によるEPROM設計が、各
セルに対し、別々のコンタクトおよびラインを用
いていた理由であり、これは不幸なことにチツプ
上でより多くの面積を使う。
また、仮想アース型EPROM装置においては、
記憶セル用トランジスタの読み出しラインとは反
対側のラインを一律にアース側に接続してしまう
のではなく、選択されたトランジスタについては
アース側に接続するが、非選択トランジスタにつ
いてはアース接続させないこととしている。これ
により、非選択トランジスタの浮遊ゲートに蓄積
されている情報（電荷）の経時的漏洩を防止しよ
うとするものである。
しかしながら、非選択トランジスタの浮遊ゲー
トに蓄積されている情報は「１」のときもあれば
「０」のときもあり、非選択トランジスタの読み
出しラインとは反対側のラインを単に非接地状態
として電源電圧レベルに維持するのでは、必らず
しも情報の漏洩を充分に阻止できない場合があ
る。
本発明の目的は、浮遊ゲートに蓄積された情報
が「１」であるか「０」であるかにかかわらず、
その情報の漏洩を有効に防止することのできる
EPROM装置を提供することである。
本発明の別の目的は、より小形で、しかも、よ
りビツト密度の大きい、改良されたEPROM装置
をうることである。本発明の別の目的は、「仮想
アース」形記憶装置のための改良されたデコーダ
回路をうることである。本発明のさらに別の目的
は、改良された方法で、読出しおよびまたはプロ
グラミングのために、記憶装置アレイをアクセス
するための構造体をうることである。
本発明の１つの実施例により、仮想アース形の
行列状の記憶セルのアレイは、アースのための余
分のラインを必要とせずに、カラム当りの１つの
カラムラインを有するセル設計を用いる。１つの
出力ラインおよび１つのアースラインが改良され
たデコーダ回路によつて選択される。セルアレイ
は連続したウエブ形であり、そこでは金属・シリ
コン・コンタクト接触体は４つの隣接するセルに
よつて共有される。
このセルアレイおよびデコーダは、EPROM装
置においても、また、ROM装置においても、利
点をもつて用いることができる。
第１図はメモリ装置を示している。この記憶装
置は行列状の配列した記憶セル１０を有してい
る。これらの記憶セルのおのおのは絶縁されたゲ
ートを有する電界効果トランジスタであり、これ
らの電界効果トランジスタは制御ゲート１１、ソ
ース１２およびドレイン１３を有している。これ
らのセルは読出し専用型、すなわち、ROM形で
あることができる。または、電気的にプログラム
可能型、すなわち、EPROM形であることができ
る。後者の場合に、各セルは、ソースとドレイン
の間のチヤンネルと制御ゲート１１の間に浮遊ゲ
ート１４を持つであろう。
各行内のすべてのセルの制御ゲート１１は一組
のロウライン、すなわち、Ｘライン１５の１つに
接続される。例えば、65536個のセルを有する256
×256アレイでは、Ｘデコーダ１６に接続された
ライン１５が256本あるであろう。このＸデコー
ダ１６は８ビツトＸ、すなわち、ライン１７上の
行アドレスに基づき256の中の１つを選択する。
読出し動作のさい、ライン１５の選択された１つ
が高になり、他は低のままである。
隣接するセル１０のドレイン１３はＹ出力ライ
ン１８に共通に接続される。256×256セルアレイ
の場合に、128本のライン１８があり、これらは
この装置から８ビツト並列出力を生ずるために通
常分割され、そして32個のセルのグループが８グ
ループあり、そして各グループは16個のライン１
８を有している。ライン１８は、Ｙ出力選択トラ
ンジスタ１９を通して、Ｙ出力ライン２０に接続
される。（32個のセル１０の各群に対して１つず
つ、８本の別々のライン２０があるであろう。ト
ランジスタ１９のゲートはライン２２を通してＹ
デコーダ２１に接続される。このＹデコーダはラ
イン２２の１つに論理１電圧を供給しそして他の
ラインをＶssに保つ機能を果たす。この実施例で
は、デコーダ２１はライン２３上に４ビツトアド
レスを必要とする標準構造の16個のデコーダの１
つである。１グループ内の32セルの１つを選択す
るために、５ビツトアドレスが必要である。した
がつて、５ビツトＹアドレスA0〜A4の4MSBビツ
トA1〜A4だけが必要である。LSBアドレスビツ
トA0はアース側にだけ用いられる。16デコーダ
２１およびライン２２の１つがＹ出力側のすべて
の８グループによつて共有される。各グループに
対しこのことを２重にする必要はない。
隣接するセル１０のソース１２は別の組のカム
ライン２５に共通に接続される。これらのカムラ
インはアースラインとして働く。32個のセル１０
の各グループに、17本のライン２５が必要であ
る。すなわち、Ｍ×Ｎアレイの場合、アースライ
ンの数はＮ／２＋１である。各ライン２５は負荷装置 ２６を通してＶddに接続され、そしてまた列選択
トランジスタ２７を通してアースまたはＶssに接
続される。すべてのこれらのトランジスタ２７の
ゲートはライン２８を通して選択器２９に接続さ
れる。この選択器はLSBアドレスビツトA0およ
びその補数0といつしよにＹデコーダ２１から
出力ライン２２を受取り、そして与えられたＹア
ドレスに対しライン２８の１つだけを活性化する
働きをする。
即ち、非選択のトランジスタ２７に接続されて
いるライン２５には、負荷トランジスタ（装置）
２６を介して電源電圧Ｖddが印加されており、前
記ライン２５の電圧レベルはＶddよりも負荷トラ
ンジスタ２６の閾値分だけ低いレベルとなる。別
言すれば、非選択のトランジスタ２７に接続され
ているライン２５の電圧レベルはＶddとＶss（ア
ース）との中間レベルとなつている。そのため、
浮遊ゲート１４に蓄積された情報が「１」か
「０」かを問わず、浮遊ゲート１４とライン２５
との間に加わる電圧差を低下させることとなるの
で、浮遊ゲート１４からの情報の漏洩が全体とし
て低減される。
選択回路２９の概略図が第２図に示されてい
る。この図においてＹデコーダ出力２２が示され
ており、A0に接続されたゲートをもつトランジ
スタ３０と0に接続されたゲートをもつトラン
ジスタ３１を用いることにより、この出力はライ
ン２８上の17選択の１つを生ずる。例えば、もし
ライン２２ａが高であるならば、0が１の時、
ライン２８ａは高に進み、または、A0が１の
時、ライン２８ｂが高に進み、そしてそれぞれト
ランジスタ２７ａまたはトランジスタ２７ｂのい
ずれかをオンにする。この結果、セル１０ａまた
はセル１０ｂが選択され、そしてこのいずれか
が、ライン１８ａを通し（ライン２２ａによつて
オンになつた）トランジスタ１９ａを通して、出
力に接続される。
デコーダ回路およびセルアレイは、適正な動作
を行なうために、ある要求を満さなければならな
い。１つのセルのプログラミングにはドレイン１
３上に＋15〜＋25の電圧Ｖpとそして0.5ｍＡ〜
3.0ｍＡのソース・ドレイン電流が必要である。
EPROMマトリツクスセルを読取るには15マイク
ロアンペア〜60マイクロアンペア程度の電流の検
出が必要である。
前記実施例では、読出し動作のさい、Ｘa（ロ
ウアドレスライン１５の１つ）が高で＋5Vにあ
り、そしてトランジスタ１９ａおよびトランジス
タ２７ａがオンである。すべての他のトランジス
タはオフである。トランジスタ２７ａは十分に大
きくて、負荷装置２６ａを引下げ、そしてトラン
ジスタ１０ａおよびトランジスタ１０ｂを流れる
電流をアースに導き、そして接続点１２ａの電圧
を約0.2ボルト〜0.3ボルトの非常に低いレベルに
保たなければならない。負荷２６ｂは、セル１０
ｂがオフになる点まで接続点１２ｃを帯電させる
ために必要である。このことは、接続点１２ｃお
よびその先の部分のキヤパシタンスを帯電させる
ために、出力ライン２０に感知増幅器（センスア
ツプ）を接続することを不必要にする。セル１０
ｂは、トランジスタ１０の大きな体積効果によ
り、接続点１２ｃ上の低電圧のためにオフになる
であろう。この体積効果は、これらのトランジス
タを製造するさいに用いられたＰ＋タンクによ
り、またはチヤンネル内のＰ領域により、大き
い。
セル１０ａの中に書込むまたはプログラムする
ために、同じトランジスタが読出し動作の間オン
またはオフになるが、この時、オントランジスタ
はそのゲートに大きな正電圧Ｖpをもつ。トラン
ジスタ２７ａは、接続点１２ａを約0.3ボルトに
保ちそしてそれを流れる１ｍＡ〜３ｍＡの電流を
もつために、十分大きくなければならない。トラ
ンジスタ１９ａはそのドレインに大きな電圧＋Ｖ
pをもち、その結果接続点１３ａに大きな電圧を
もつ。負荷２６ｂはまた接続点１２ｃを帯電し、
したがつて、この時、セル１０ｃはプログラムさ
れない。接続点１２ｃの電圧が＋３ボルトまたは
それ以上の時は、セル１０ｃをプログラムするこ
とはできないであろう。
セルアレイの一部分が第３図に示されている。
第３図には16個のセル１０と、４本のＸアドレス
ライン１５と、５本の金属ストリツプが示されて
いる。この金属ストリツプはＹ出力ライン１８ま
たはアースライン２５を構成する。第３図と第４
図Ａ〜第４図Ｄの断面図に示されているように、
ソース領域１２およびドレイン領域１３は「モー
ト」面積の連続したウエブの中のＮ＋拡散領域に
よつてつくられる。このモート面積はまた、各ソ
ースとドレインの間のチヤンネル領域３５と、金
属・モートコンタクトのためのコンタクト領域３
６および３７を有している。金属出力ライン１８
はコンタクト領域３６においてモートの共通Ｎ＋
領域３８に接触しているが、金属アースライン２
５はコンタクト領域３７においてモートの共通Ｎ
＋領域３９に接触している。共通領域３８または
３９のおのおのは、それぞれ、４個のトランジス
タ１０のソースまたはドレインを構成する。この
セルアレイはSi基板４０の表面上につくられ、そ
してこの面上のモート領域を除く全体が厚いフイ
ールド酸化物４１で覆われる。Ｐ＋チヤンネルス
トツプ領域４２が、通常のように、すべてのフイ
ールド酸化物の下にある。浅いＮ＋砒素注入領域
１２′および１３′がソース領域１２およびドレイ
ン領域１３の拡張部分として働き、そこでは制御
ゲートが浮遊ゲートに重なり、そしてボロンを急
速に拡散することによつてつくられたＰ領域４３
が従来のＰ＋タンクによつてえられるプログラミ
ング効率をさらに進める。ゲート酸化物の薄層４
４はチヤンネル３５から浮遊ゲートを絶縁し、そ
して薄い酸化物層４５は制御ゲート１１から浮遊
ゲートを絶縁する。被着されたインターレベル酸
化物の厚い層４６は、Ｘライン１５を構成する第
２レベル多結晶シリコンと制御ゲート１１を、金
属ライン１８および２５から分離する。
EPROMセル１０は、ドレイン１３とソース１
２の間に約＋25ボルトの高電圧Ｖpを加えること
によりそして一方選定されたセルの制御ゲートを
Ｖpに保つことにより、プログラムされる。セル
を流れる大きな電流により、ゲート酸化物４４を
通して電子がトンネルし、浮遊ゲート１４を帯電
する。このことはこのセルの閾値電圧を前記Ｖdd
（通常＋５ボルト）にまで増す働きをする。浮動
ゲート上の電荷はいつまでも残るであろう。この
装置を紫外光線で照射することにより、浮遊ゲー
トを放電する消去が行なわれる。
第５図Ａ〜第５図Ｅおよび第６図Ａ〜第６図Ｅ
において、前記装置の製造法が説明されるであろ
う。第５図Ａ乃至第５図Ｅは完成した装置の第４
図Ａの断面図に対応し、すなわち、第３図の線Ａ
−Ａの断面図に対応し、一方、第６図Ａ〜第６図
Ｅは第４図Ｂの断面図に対応する。すなわち、第
３図の線Ｂ−Ｂの断面図に対応する。
これは基本的には、MOS集積回路装置を製造
するためのＮチヤンネル・シリコンゲート・自己
整列．２重レベル多重工程である。出発物質はＰ
型単結晶シリコンのスライスであつて、その直径
は約10センチメートル（約４インチ）、厚さは約
0.5ミリメートル（約20ミル）であり、＜100＞面
で切断されている。このスライスはＰ型で、成長
のさいボロンでドープされてその抵抗率は約12Ω
cm〜15Ωcmである。図面のウエーハまたは母体４
０は代表的断面部分として選ばれたこのスライス
の非常に小さな部分を表している。適当に洗浄さ
れた後、このスライスは約1000℃の高温度の炉の
中で酸素に触れ酸化され、厚さ約1000Åの酸化物
層５１がつくられる。反応炉の中でジクロロシラ
ンとアンモニアの雰囲気に触れることにより、約
1000Åの厚さの窒化シリコンSi3N4の層５２がつ
くられる。ホトレジストの被覆を全表面につけら
れ、それから必要なパターンをもつたマスクを通
して紫外光線で照射され、そして現像される。こ
のことにより、窒化物がエツチングで除去される
べき領域５４が残る。これらはフイールド酸化物
４１が成長されるべき領域である。このスライス
に対しプラズマエツチが行なわれ、このことによ
り、ホトレシストで被覆されていない窒化物層５
２の部分は除去されるが、しかし、酸化物層５１
は除去されなく、そしてホトレジストにも作用を
及ぼさない。
次に、このスライスはホトレジストによつて被
覆されていない領域５４に対しボロン注入が行な
われる。ホトレジストは注入をマスクする。この
ようにして、より高濃度ドープされたＰ＋領域５
５が表面内につくられる。それから、ホトレジス
トが除去される。
G.R.Mohan Rao名で付与されテキサスインス
ツルメンツ社に譲渡された米国特許第4055444号
に記載されているように、次に、このスライス
は、窒素のような不活性ガス中で、約1000℃で約
２時間、熱処理され、その結果、Ｐ＋領域５５が
シリコン表面内に深く侵入しそして注入損傷が取
除かれる。
次の段階はフイールド酸化物４１をつくること
である。このことは、このスライスを約900℃の
スチーム中または酸化性雰囲気中に約10時間置く
ことによつて実行される。第６図Ｂに示されてい
るように、このことにより厚いフイールド酸化物
４１が成長し、そしてシリコンが酸化のさい消費
されるので、この領域はシリコン表面の中に拡が
る。窒化物層５２はその下の酸化をマスクする。
この層４１の厚さは約10000Åであり、その一部
はもとのシリコン表面の上にあり、そしてその一
部はもとのシリコン表面の下にある。ボロンでド
ープされたＰ＋領域５５は前に注入されそして
N2 アニール段階によつて変化しているが、そ
の一部分は消費されるけれども、酸化前縁のさら
に前をシリコン内部に向つてさらに拡散し、Ｐ＋
チヤンネルストツプ領域４２を生ずる。
次に、窒化物層５２とその下の酸化物層５１が
エツチングによつて除去され、そして約800Åの
厚さの薄い酸化シリコン層４４がシリコンの露出
した面積の上に成長され、ゲート絶縁体がつくら
れる。この時、図面には示されていないけれど
も、周辺の回路内のトランジスタに必要な閾値電
圧をうるために、イオン注入段階を実行すること
ができる。基板コンタクト（これらの図面には示
されていない）のための第１レベル多結晶シリコ
ンに対する窓のパターンがつくられ、そしてホト
レジストを用いてエツチされ、選択された領域内
のゲート酸化物層４４が除去される。
標準的技術を用いて反応炉の中で、全スライス
面上に、厚さが約0.5ミクロン〜１ミクロンの多
結晶シリコン層が被覆され、この多結晶シリコン
が最後に浮遊ゲート１４を構成するであろう。こ
の多結晶シリコン層にリン被着が行なわれ、そし
て拡散が行なわれて、それが大きな導電性をもつ
ようにされる。この拡散は、シリコンコンタクト
領域（図示されていない）に対する多結晶シリコ
ンのところを除いて、基板４０の中には侵入しな
い。
第５図Ｃおよび第６図Ｃに示されているよう
に、次に、この多結晶シリコン層とその下にある
ゲート酸化物４４は、ホトレジストの層５６がつ
けられ、マスクを通して紫外光線で照射され、ホ
トレジスト像が現像され、そして多結晶シリコン
のある面積をマスクしている残つているホトレジ
スト５６を備えたままでエツチングすることによ
り、パターンにつくられる。多結晶シリコン層の
残つている部分はトランジスタ１０の１つの浮遊
ゲート１４になるであろう。
次に、このスライスに約1013／cm2〜1014／cm2の
ブランケツト砒素注入が行なわれ、これにより注
入されたＮ領域１２′および１３′ができるであろ
う。それから、約５×1012／cm2〜５×1014／cm2の
ボロン注入が行なわれ、これによりＰ型領域４３
がつくられる。もし必要ならば、これらの注入が
望ましくない領域部分を、別のホトレジストマス
ク段階により、被覆する。これらの２つの注入は
いずれも第１レベル多結晶ゲート１４と下にある
酸化物４４と整列している。この後の高温拡散の
さい、ボロンは砒素よりもずつと速く拡散するで
あろう。この内部に拡散する量は次の条件を満た
すように選定される。ボロンでドープされた領域
４３は酸化物の中に熱電子注入を助けるのに十分
の量のボロンがドープされているが、しかし、こ
のボロンでドープされた領域は十分に狭くてＮ＋
の両側のＰ接合に加えられた逆バイアス電圧によ
つて貫通される。
次に、酸化シリコン層４５が第１レベル多結晶
シリコンの上に成長される。この層は、第５図Ｄ
に示されているように、多結晶シリコンの上面お
よび側面の全表面を被覆する。もし周辺回路にお
いて、シリコンコンタクトに対する第２レベル多
結晶が必要ならば、この時点でコンタクト領域が
あけられるであろう。このセルアレイではコンタ
クト領域は用いられていない。
次に、このスライスの全表面の上に、酸化物層
４５を被覆して、第２レベル多結晶シリコンが被
着される。この第２層多結晶は、制御ゲート１１
および行アドレスストリツプ１５を定めるため
に、ホトレジストを用いてパターンにつくられ、
それから酸化物層４５がストリツプ１５の下を除
くすべての領域でエツチングにより除去される。
モートの中への被着工程と拡散工程により、コン
タクト領域３６および３７の下のＮ＋領域３８お
よび３９がつくられると共に、高濃度ドープされ
たＮ＋ソース領域１２およびドレイン領域１３が
つくられる。このＮ＋拡散モート領域はいろいろ
な領域を接続する導体としての役割を果すと共
に、またソース領域またはドレイン領域としても
働く。この拡散はまた、制御ゲート１１およびラ
イン１５のような、すべての露出した多結晶シリ
コン領域を高濃度ドープする。
第４図Ａおよび第４図Ｂに示されているよう
に、この装置の製造のさい、従来の化学蒸気被着
法（CVD）を用いた低温反応工程により、約
6000Åの厚さのリンでドープされた酸化物層４６
の被着が続いて行なわれる。ホトレジスト工程に
より、領域３６および３７内の酸化物層４６に窓
があけられ、この部分に金属からＮ＋モート領域
３８および３９へのコンタクト体がつくられる。
（または、金属から多結晶シリコン層へのコンタ
クト、例示された実施例にはいずれも図示されて
いない。）「稠密化（densification）」工程を行な
うことができる。この工程では、スライスが1000
℃に加熱され、酸化物中の微小な穴がなくされ、
そしてコンタクト位置が平滑にされる。それか
ら、アルミニウムの層が全スライス上に被着さ
れ、そしてホトレジストマスクを用いてパターン
につくられ、金属ライン１８および２５、いろい
ろな周辺との相互接続がえられる。保護被覆が被
着され、そしてパターンにつくられてボンデイン
グパツドが露出され、それからこのスライスが分
割され、そして通常の方法でパツケージされる。
前記アレイおよびデコーダアレイは、EPROM
装置の代りに、ROM装置に用いることができ
る。第７図はROMアレイを示している。このア
レイは第３図の対応するEPROMアレイとほぼ同
じであるが、異なる点は、浮遊ゲート１４を有し
ていないことと、２重レベル多結晶の代りに単一
レベル多結晶工程が用いられていることである。
このセルは、Ｃ−KK110名による1978年３月20日
付出願特許出願第890555号または第890557号に記
載されているように、多結晶ゲートを通しての注
入によりプログラムすることができる。または、
David J.McElroyによる1978年６月12日特許出願
第914644号に記載されているように、モートマス
クによつてプログラムすることができる。前記出
願はテキサス・インスツルメンツ社に譲渡されて
いる。第８図の断面図に示されているように、Ｎ
注入およびＰ注入１２′，１３′４３は必要ない。
それは浮遊ゲートがないからであり、そしてプロ
グラミング効率の問題がないからである。第７図
および第８図のアレイが、プログラミング電圧Ｖ
p入力のない、第１図に対応した回路に接続され
るであろう。
本発明は例示された実施例に基づいて記載され
たけれども、この記載は限定的な意味に解釈して
はならない。例示された実施例および本発明の他
の実施例にいろいろな変更の可能であることはこ
の記載に基づいて当業者には明らかであろう。
なお、本発明に関連して以下の各項を開示す
る。
(1) 半導体基体の１つの表面内に行列状に配列さ
れた記憶セルアレイと、複数個の行線と、複数
個の列線と、行デコーダ装置と、列デコーダ装
置とを有し、 前記各セルが制御電極および第１電極と第２
電極の間の電流通路とを備えたトランジスタを
有し、１つの行内のすべてのトランジスタの制
御電極が１つの行線に電気的に接続されてお
り、互いに隣接する第１列線および第２列線が
交互にそれぞれアースラインおよび出力ライン
として機能し、前記セルの隣接する列内の隣接
するトランジスタのすべての前記第１電極がア
ースラインとして機能する第１列線に接続され
ており、前記セルの隣接するカラム内の隣接す
るトランジスタのすべての前記第２電極が出力
ラインとして機能する第２カラムラインに接続
されており、前記行デコーダ装置は前記アレイ
をアクセスするために行線を選択し、前記列デ
コーダ装置は前記アレイをアクセスするために
第１列線を選択し第２列線を選択することとを
特徴とする半導体記憶装置。
(2) 第１項において、前記列デコーダ装置が入力
を受けかつアドレス指定し、そして所定のアド
レス入力に対し前記第１列線および前記第２列
のそれぞれにおいて１つだけを選択することを
特徴とする装置。
(3) 第１項において、前記トランジスタが絶縁ゲ
ート電界効果トランジスタであり、前記第１電
極がソース領域であり、前記第２電極がドレイ
ン領域であることを特徴とする装置。
(4) 第３項において、前記トランジスタが制御電
極の下に浮遊ゲートを有する浮遊ゲート形プロ
グラマブルROM装置であることを特徴とする
装置。
(5) 第４項において、前記行デコーダ装置および
前記列デコーダ装置がプログラミングのために
前記ドレイン領域および前記制御電極に高電圧
を選択的に印加するための装置を有することを
特徴とする装置。
(6) 第３項において、前記列デコーダ装置は前記
第１列線の１つと直列に接続されたソース・ド
レイン通路をおのおの備えた第１組のトランジ
スタと前記第２列線の１つと直列に接続された
ソース・ドレイン通路をおのおの備えた第２組
のトランジスタを有することを特徴とする装
置。
(7) 第６項において、負荷装置が前記第１列線の
おのおのを電圧源に別々に接続することを特徴
とする装置。
(8) 第７項において、マルチビツト列アドレスが
前記第１組のトランジスタの１つと前記第２組
のトランジスタの１つを選択することを特徴と
する装置。
(9) 第８項において、前記列デコーダ装置が前記
第２トランジスタの前記１つを選択する際前記
マルチビツト列アドレスの最下位ビツトに応答
しないことを特徴とする装置。
【図面の簡単な説明】
第１図は本発明によるセルアレイおよびデコー
ダ回路の電気回路図、第２図は第１図の記憶装置
に用いられるデコーダ回路の一部分の電気概略
図、第３図は本発明により製造されたセルアレイ
の一部分の物理的配置を示す半導体チツプの小さ
な部分の拡大平面図、第４図Ａから第４図Ｄまで
は第３図のセルのそれどれ線Ａ−Ａ、線Ｂ−Ｂ、
線Ｃ−Ｃおよび線Ｄ−Ｄに沿つた断面の立面図、
第５図Ａから第５図Ｅまでおよび第６図Ａから第
６図Ｅまでは、大体第３図の線Ａ−Ａおよび線Ｃ
−Ｃに沿つた製造工程の連続段階における第３図
および第４図Ａから第４図Ｄまでのセルアレイの
断面の立面図、第７図および第８図は第３図およ
び第４図Ａに対応した別の実施例の平面図および
立面図を示す。 １０……記憶セル、１５……ロウライン、１８
……カラムライン、１６……ロウデコーダ、２１
……カラムデコーダ、２７，２８，２９……接地
手段。

Claims (1)

  1. 【特許請求の範囲】 １ ソース１２およびドレイン１３を構成する一
    対の領域と制御ゲート１１および制御ゲート１１
    下の浮遊ゲート１４をそれぞれが有する複数の記
    憶セル１０の行列と、 記憶セル１０の制御ゲート１１に接続された行
    線１５と、 行アドレス信号１７に基き行線１５を選択する
    行デコーダ１６と、 前記記憶セル１０の前記一対の領域の一方に接
    続された第１列線２５と、 前記記憶セル１０の前記一対の領域の他方に接
    続された第２列線１８と、 前記第１列線２５と電源Ｖdd側との間に介挿さ
    れ電源電圧よりも閾値電圧分だけ低い電圧を前記
    第１列線２５に印加させる負荷トランジスタ２６
    と、 前記第１列線２５にスイツチ素子２７を介して
    接続された接地手段Ｖssと、 列アドレス信号２３に基き選択しようとする特
    定の記憶セル１０ａに接続された前記第１列線２
    ５の前記スイツチ素子２７ａをオンして当該第１
    列線２５を前記接地手段Ｖssに接続させると同時
    に当該記憶セル１０ａに接続された前記第２列線
    １８ａを選択して出力ライン２０に接続させる列
    選択手段２１および２９と、 を設けたことを特徴とする半導体記憶装置。
JP15132480A 1979-10-29 1980-10-28 Semiconductor memory device Granted JPS56130975A (en)

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