JPH08107363A

JPH08107363A - バーストデータ再生回路

Info

Publication number: JPH08107363A
Application number: JP24261794A
Authority: JP
Inventors: Shoji Taniguchi; 章二谷口; Koichi Kuroiwa; 功一黒岩
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-10-06
Filing date: 1994-10-06
Publication date: 1996-04-23

Abstract

(57)【要約】【目的】２ポートメモリの代わりに直列接続した複数の
シフトレジスタを用いることにより、構成を簡素化して
コストの低減を図ること。【構成】Ｍビットのシフトレジスタ１０₁、１０₂、…
…、１０_NをＮ個直列に接続し、初段のシフトレジスタ
１０₁の入力に、Ｍビット×Ｎ＋１ブロック構成のバー
ストデータを与えるとともに、各シフトレジスタ１
０₁、１０₂、……、１０_Nの入力及び出力を誤り訂正回
路１１に与え、該誤り訂正回路１１の出力をパラレル／
シリアル変換回路１２を介してシリアル列に変換して出
力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バーストデータ再生回
路、詳しくは、インターリーブ処理されたバーストデー
タを元のデータに再生するデ・インターリーブ処理回路
に関する。一般に、ディジタルデータの記録／再生時や
転送時に発生するビットエラーの訂正のために、同デー
タに、誤り訂正符号（誤りの訂正を目的として構成され
た記号列の集合）が付加される。しかし、この誤り訂正
符号だけでは、ある長さ（「バースト誤り」と呼ばれ
る）以上のビットエラーに対処できないから、エラーの
発生しやすい用途には不十分で、たとえば、自動車電話
や携帯電話といったディジタル移動体無線機に用いて有
効な技術が求められる。

【０００２】

【従来の技術】上記用途に有効な技術の一つに、たとえ
ば、「バースト誤り」を減らすことができるインターリ
ーブ処理がある。いま、元のデータの配列を、［Ａ₁、
Ａ₂、Ａ₃、Ａ₄、Ａ_C、Ｂ₁、Ｂ₂、Ｂ₃、Ｂ ₄、Ｂ_C、Ｃ₁、
Ｃ₂、Ｃ₃、Ｃ₄、Ｃ_C、……、Ｆ₁、Ｆ₂、Ｆ₃、Ｆ₄、
Ｆ_C］とし、このデータを、図６に示す２ポートメモリ
に行（Ｍ₁、Ｍ₂、Ｍ₃、……）順次で書き込むと、書き
込まれたデータは、図示の状態、すなわち、横方向にＡ
₁、Ａ₂、Ａ₃、Ａ₄、Ａ_C、……が並び、縦方向にＡ₁、Ｂ
₁、Ｃ₁、Ｄ₁、Ｅ₁、Ｆ₁、……が並ぶことになる。な
お、添え字Ｃを付したデータは、誤り訂正符号（便宜的
に１ビットで表しているが実際は多ビット）で、たとえ
ば、Ａ_Cは、Ａ₁〜Ａ₄の誤り訂正符号である。

【０００３】そして、このメモリから列（Ｎ₁、Ｎ₂、Ｎ
₃、……）順次でデータを読み出すと、読み出されたデ
ータの配列は、［Ａ₁、Ｂ₁、Ｃ₁、Ｄ₁、Ｅ₁、Ｆ₁、
Ａ₂、Ｂ₂、Ｃ₂、Ｄ₂、Ｅ₂、Ｆ₂、Ａ₃、Ｂ₃、Ｃ₃、Ｄ₃、
Ｅ₃、Ｆ₃、……、Ａ_C、Ｂ_C、Ｃ_C、Ｄ_C、Ｅ_C、Ｆ_C］とな
り、ビットの位置が入れ替わることになる。インターリ
ーブ処理は、こうしたビット位置の入れ替え処理であ
り、この処理によって生成されたデータがバーストデー
タである。

【０００４】バーストデータを元のデータに戻す（再生
する）には、インターリーブ処理の逆処理、すなわちデ
・インターリーブ処理を行なう必要がある。図７は、従
来のデ・インターリーブ処理回路の概念図である。１は
Ｍビットのシフトレジスタ、２はＭビットの書込みポー
ト２ａとＮビットの読み出しポートを持つＭ×Ｎビット
の２ポートメモリ、３は誤り訂正回路、４はパラレル／
シリアル変換回路（以下「Ｐ／Ｓ変換回路」）である。

【０００５】いま、再生対象のバーストデータを、上述
の例、すなわち［Ａ₁、Ｂ₁、Ｃ₁、Ｄ₁、Ｅ₁、Ｆ₁、
Ａ₂、Ｂ₂、Ｃ₂、Ｄ₂、Ｅ₂、Ｆ₂、Ａ₃、Ｂ₃、Ｃ₃、Ｄ₃、
Ｅ₃、Ｆ ₃、……、Ａ_C、Ｂ_C、Ｃ_C、Ｄ_C、Ｅ_C、Ｆ_C］とす
ると、シフトレジスタ１は、このバーストデータを順次
にシフトし、メモリ２は、Ｍシフトごとに順次にシフト
レジスタ１の出力を読み込んで記憶する。

【０００６】最後のデータ（Ｆ_C）まで読み込むと、メ
モリ２には、図示の順番でデータが記憶されることにな
り、これを読み出すと、元のデータ配列、すなわち、
［Ａ₁、Ａ₂、Ａ₃、Ａ₄、Ａ_C、Ｂ₁、Ｂ₂、Ｂ₃、Ｂ₄、
Ｂ_C、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄、Ｃ_C、……、Ｆ₁、Ｆ₂、
Ｆ₃、Ｆ₄、Ｆ_C］が得られる。ここで、バーストデータ
中に、連続的なビットエラーが含まれている場合、たと
えば、Ｂ₁、Ｃ₁、Ｄ₁の連続３ビットがエラーの場合を
考えてみると、デ・インターリーブ処理後の同ビット位
置は非連続になるから、具体的には、Ｂ₁はＡ_CとＢ₂の
間、Ｃ₁はＢ_CとＣ₂の間、Ｄ₁はＣ_CとＤ₂の間になるか
ら、ビットエラーの長さをバースト誤り以下に抑えるこ
とができ、誤り訂正符号による訂正処理を支障なく行な
うことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、かかる
従来のバーストデータ再生回路にあっては、２ポートメ
モリを必要とするものであったため、このメモリは通常
のメモリやレジスタに比べて割高なうえ、その読み書き
制御が複雑であるから、装置コストが嵩むという問題点
があった。

【０００８】

【目的】そこで、本発明は、２ポートメモリの代わりに
直列接続した複数のシフトレジスタを用いることによ
り、構成を簡素化してコストの低減を図ることを目的と
する。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、Ｍビットの
シフトレジスタ１０₁、１０₂、……、１０_NをＮ個直列
に接続し、初段のシフトレジスタ１０₁の入力に、Ｍビ
ット×Ｎ＋１ブロック構成のバーストデータを与えると
ともに、各シフトレジスタ１０₁、１０₂、……、１０_N
の入力及び出力を誤り訂正回路１１に与え、該誤り訂正
回路１１の出力をパラレル／シリアル変換回路１２を介
してシリアル列に変換して出力するようにしたことを特
徴とする。

【００１０】又は、前記各シフトレジスタ１０₁、１
０₂、……、１０_Nの入力及び出力をそのまま出力する出
力手段１３を備えたことを特徴とする。

【００１１】

【作用】図２は、再生対象のバーストデータを、６ビッ
ト×５ブロック構成、すなわち上述の例、［Ａ₁、Ｂ₁、
Ｃ₁、Ｄ₁、Ｅ₁、Ｆ₁、Ａ₂、Ｂ₂、Ｃ₂、Ｄ₂、Ｅ₂、Ｆ₂、
Ａ₃、Ｂ₃、Ｃ₃、Ｄ₃、Ｅ₃、Ｆ₃、……、Ａ_C、Ｂ_C、
Ｃ_C、Ｄ_C、Ｅ_C、Ｆ_C］としたときの作用説明図であり、
具体的には、バーストデータの先頭ビット（Ａ₁）が最
終段のシフトレジスタ１０₄の出力に現れたときの状態
図である。

【００１２】この状態では、初段のシフトレジスタ１０
₁の入力に、最終ブロックの先頭ビットＡ_Cが現れ、同シ
フトレジスタ１０₁の出力にＡ₄が現れ、２段目のシフト
レジスタ１０₂の出力にＡ₃が現れ、３段目のシフトレジ
スタ１０₃の出力にＡ₂が現れているから、結局、同じタ
イミングで［Ａ₁、Ａ₂、Ａ₃、Ａ₄、Ａ_C］が取り出され
ることになる。

【００１３】そして、次のシフトで［Ｂ₁、Ｂ₂、Ｂ₃、
Ｂ₄、Ｂ_C］が取り出され、さらに次のシフトで［Ｃ₁、
Ｃ₂、Ｃ₃、Ｃ₄、Ｃ_C］が取り出され、……、６シフト目
で最終ブロックの［Ｆ₁、Ｆ₂、Ｆ₃、Ｆ₄、Ｆ_C］が取り
出される。したがって、最終的に、元のデータ配列、す
なわち、［Ａ₁、Ａ₂、Ａ₃、Ａ₄、Ａ_C、Ｂ₁、Ｂ₂、Ｂ₃、
Ｂ₄、Ｂ_C、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄、Ｃ_C、……、Ｆ₁、
Ｆ₂、Ｆ₃、Ｆ₄、Ｆ_C］が得られるから、従来例のような
２ポートメモリが不要になり、構成を簡素化してコスト
の低減が図られる。

【００１４】又は、出力手段によって誤り訂正前のデー
タを取り出せば、評価時や障害発生時におけるデータ解
析が可能になるから好ましい。

【００１５】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３〜図５は本発明に係るバーストデータ再生回
路の一実施例を示す図である。まず、構成を説明する。
図３において、２０₁〜２０₆はそれぞれＭビット（便宜
的にＭ＝７）のシフトレジスタであり、直列に接続され
たＮ個（便宜的にＮ＝６）のシフトレジスタ２０₁〜２
０₆は、初段のシフトレジスタ２０₁に入力されるバース
トデータＳＤＩを、シフトクロックＳ_CLKに同期して順
次にシフトするものである。

【００１６】ＳＤＩは、冒頭で述べたインターリーブ処
理を施されたものであり、Ｍビット×Ｎ＋１ブロック
（本実施例では７ビット×７ブロック）構成のシリアル
データ列である。なお、ＳＤＩの最後の数ブロックは、
誤り訂正符号であり、本実施例では、特に限定しない
が、［Ａ_C1、Ｂ_C1、Ｃ_C1、Ｄ_C1、Ｅ_C1、Ｆ_C1、Ｇ_C1］、
［Ａ_C2、Ｂ_C2、Ｃ_C2、Ｄ_C2、Ｅ_C2、Ｆ_C2、Ｇ_C2］、［Ａ
_C3、Ｂ_C3、Ｃ_C3、Ｄ_C3、Ｅ _C3、Ｆ_C3、Ｇ_C3］の３ブロッ
クからなるＢＣＨ（Bose Chaudhuri Hocquenghem Cod
e）符号が付加されている。したがって、ＳＤＩは、
［Ａ₁、Ｂ₁、Ｃ₁、Ｄ₁、Ｅ₁、Ｆ₁、Ｇ₁、Ａ₂、Ｂ₂、
Ｃ₂、Ｄ₂、Ｅ₂、Ｆ₂、Ｇ₂、Ａ₃、Ｂ₃、Ｃ₃、Ｄ₃、Ｅ ₃、
Ｆ₃、Ｇ₃、Ａ₄、Ｂ₄、Ｃ₄、Ｄ₄、Ｅ₄、Ｆ₄、Ｇ₄、
Ａ_C1、Ｂ_C1、Ｃ_C1、Ｄ_C1、Ｅ_C1、Ｆ_C1、Ｇ_C1、Ａ_C2、Ｂ
_C2、Ｃ_C2、Ｄ_C2、Ｅ_C2、Ｆ_C2、Ｇ_C2、Ａ_C3、Ｂ_C3、
Ｃ_C3、Ｄ_C3、Ｅ_C3、Ｆ_C3、Ｇ_C3］の計４９ビットのデー
タ配列を有している。

【００１７】２１は誤り訂正回路（以下単に「訂正回
路」）であり、訂正回路２１は、所定のタイミングで各
シフトレジスタ２０₁〜２０₆の入力及び出力を取り込
み、その取り込みデータ中のＢＣＨ符号を復号し、エラ
ービットの位置を求めて同ビットの内容を訂正し、誤り
符号を除く４ビットの元データＤ_OUT0〜Ｄ_OUT3を出力す
るものである。また、２２は訂正回路２１からのタイミ
ング信号（データの取り込みタイミングを示す信号）Ｓ
ｃに応答して、そのときの各シフトレジスタ２０₁〜２
０₆の入力及び出力を取り込み、取り込んだデータを、
誤り訂正符号を含む７ビットの訂正前データＥＲ₀〜Ｅ
Ｒ₆として出力する（言い替えればそのまま出力する）
出力ポート（出力手段）である。なお、出力ポート２２
から同時に出力される信号Ｅ_DETは、ＥＲ₀〜ＥＲ₆の変
化を外部に通知するための信号である。

【００１８】次に、作用を説明する。図４は本実施例の
タイミングチャートである。図４において、ＳＤＩはバ
ーストデータ（すなわち初段のシフトレジスタ２０₁の
入力）、Ｑ₁は初段のシフトレジスタ２０₁の出力、Ｑ₂
は２段目のシフトレジスタ２０₂の出力、Ｑ₃は３段目の
シフトレジスタ２０₃の出力、Ｑ₄は４段目のシフトレジ
スタ２０₄の出力、Ｑ₅は５段目のシフトレジスタ２０₅
の出力、Ｑ₆は６段目（最終段）のシフトレジスタ２０₆
の出力である。

【００１９】いま、タイミングＴ₁のときにバーストデ
ータの先頭のデータ（Ａ₁）が初段のシフトレジスタ２
０₁の入力、すなわちＳＤＩに現れたとすると、このＡ₁
は、ＳＤＩの１ブロック長（７ビット）に相当する期間
を経過したタイミングＴ₈でＱ₁に現れ、ＳＤＩの２ブロ
ック長（１４ビット）に相当する期間を経過したタイミ
ングＴ₁₅（図示略）でＱ₂に現れ、ＳＤＩの３ブロック
長（２１ビット）に相当する期間を経過したタイミング
Ｔ₂₂（図示略）でＱ₃に現れ、ＳＤＩの４ブロック長
（２８ビット）に相当する期間を経過したタイミングＴ
₂₉（図示略）でＱ₄に現れ、ＳＤＩの５ブロック長（３
５ビット）に相当する期間を経過したタイミングＴ
₃₆（図示略）でＱ₅に現れ、さらに、ＳＤＩの６ブロッ
ク長（４２ビット）に相当する期間を経過したタイミン
グＴ₄₃でＱ₆に現れる。

【００２０】また、タイミングＴ₂のときにバーストデ
ータの先頭から２番目のデータ（Ｂ₁）がＳＤＩに現れ
たとすると、このＢ₁は、ＳＤＩの１ブロック長に相当
する期間を経過したタイミングＴ₉でＱ₁に現れ、ＳＤＩ
の２ブロック長に相当する期間を経過したタイミングＴ
₁₆（図示略）でＱ₂に現れ、ＳＤＩの３ブロック長に相
当する期間を経過したタイミングＴ₂₃（図示略）でＱ₃
に現れ、ＳＤＩの４ブロック長に相当する期間を経過し
たタイミングＴ₃₀（図示略）でＱ₄に現れ、ＳＤＩの５
ブロック長に相当する期間を経過したタイミングＴ
₃₆（図示略）でＱ₅に現れ、さらに、ＳＤＩの６ブロッ
ク長に期間を経過した相当するタイミングＴ₄₄でＱ₆に
現れる。

【００２１】したがって、タイミングＴ₄₃の時点では、
ＳＤＩ＝Ａ_C3、Ｑ₆＝Ａ_C2、Ｑ₅＝Ａ _C1、Ｑ₄＝Ａ₄、Ｑ₃
＝Ａ₃、Ｑ₂＝Ａ₂、Ｑ₁＝Ａ₁となるから、３ビットのＢ
ＣＨ符号（Ａ_C1〜Ａ_C3）を含むＡブロックの元のデータ
配列（Ａ₁〜Ａ₄）が再生され、同様に、タイミングＴ₄₄
の時点では、ＳＤＩ＝Ｂ_C3、Ｑ₆＝Ｂ_C2、Ｑ₅＝Ｂ_C1、Ｑ
₄＝Ｂ₄、Ｑ₃＝Ｂ₃、Ｑ₂＝Ｂ₂、Ｑ₁＝Ｂ₁となるから、３
ビットのＢＣＨ符号（Ｂ _C1〜Ｂ_C3）を含むＢブロックの
元のデータ配列（Ｂ₁〜Ｂ₄）が再生される。

【００２２】そして、以降、タイミングが進むにつれ
て、Ｃブロック、Ｄブロック、……、Ｇブロックの元の
データ配列が順次に再生され、訂正回路２１からは、こ
れらの再生データの誤りを訂正したデータＤ_OUT0〜Ｄ
_OUT3が出力される。このように、本実施例では、Ｎ個の
シフトレジスタ２０₁〜２０₆を直列に接続するだけで、
デ・インターリーブ処理を行うことができるから、従来
必要としていた、割高でしかも制御の複雑な２ポートメ
モリを不要にでき、構成を簡素化してコスト削減を図る
ことができるという格別の効果が得られる。

【００２３】なお、図では誤り訂正後のデータをパラレ
ルで取り出しているが、誤り符号を除く元のデータ配列
はシリアル列、すなわち［Ａ₁、Ａ₂、Ａ₃、Ａ₄、Ｂ₁、
Ｂ₂、Ｂ₃、Ｂ₄、Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₄、……、Ｇ₁、
Ｇ₂、Ｇ₃、Ｇ₄］であるから、パラレル／シリアル変換
器は必須である。また、本実施例では、出力ポート２２
から、誤り訂正前の７ビットのデータＥＲ₀〜ＥＲ₆を取
り出すことができる。図５はＥＲ₀〜ＥＲ₆の出力タイミ
ングチャートであり、α、βは便宜的に示すＤ_OUT0〜Ｄ
_OUT3である。α又はβの出力に伴ってタイミング信号Ｓ
ｃがアクティブになると、出力ポート２２からα′（α
の訂正前のデータ）又はβ′（βの訂正前のデータ）が
取り出される。α′又はβ′は、たとえば、タイミング
Ｔ₄₃の時点では、ＥＲ₆＝Ａ_C3、ＥＲ₅＝Ａ_C2、ＥＲ ₄＝
Ａ_C1、ＥＲ₃＝Ａ₄、ＥＲ₂＝Ａ₃、ＥＲ₁＝Ａ₂、ＥＲ₀＝
Ａ₁であり、誤り符号（Ａ_C1〜Ａ_C3）を含むものである
から、このデータＥＲ₆〜ＥＲ₀を外部評価することによ
って、障害発生時のデータ解析等を行なうことができ、
障害原因の探求に有用な情報を得ることができる。

【００２４】

【発明の効果】本発明によれば、２ポートメモリの代わ
りに直列接続した複数のシフトレジスタを用いるので、
構成を簡素化してコストの低減を図ることができる。又
は、誤り訂正前のデータを取り出すことができ、評価時
や障害発生時におけるデータ解析を行なうことができ
る。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の作用説明図である。

【図３】一実施例の構成図である。

【図４】一実施例のシフトレジスタのタイミングチャー
トである。

【図５】一実施例の出力ポートのタイミングチャートで
ある。

【図６】インターリーブ処理の原理説明図である。

【図７】従来のデ・インターリーブ処理回路の構成図で
ある。

【符号の説明】

１０₁〜１０_N：シフトレジスタ１１：誤り訂正回路１３：出力手段２０₁〜２０₆：シフトレジスタＳＤＩ：バーストデータ２１：誤り訂正回路２２：出力ポート（出力手段）

Claims

【特許請求の範囲】

【請求項１】ＭビットのシフトレジスタをＮ個直列に接
続し、初段のシフトレジスタの入力に、Ｍビット×Ｎ＋１ブロ
ック構成のバーストデータを与えるとともに、各シフトレジスタの入力及び出力を誤り訂正回路に与
え、該誤り訂正回路の出力をシリアル列に変換して出力
するようにしたことを特徴とするバーストデータ再生回
路。
【請求項２】前記各シフトレジスタの入力及び出力をそ
のまま出力する出力手段を備えたことを特徴とする請求
項１記載のバーストデータ再生回路。