JPS6025066A - Ｐｃｍ再生装置 - Google Patents
Ｐｃｍ再生装置Info
- Publication number
- JPS6025066A JPS6025066A JP13083383A JP13083383A JPS6025066A JP S6025066 A JPS6025066 A JP S6025066A JP 13083383 A JP13083383 A JP 13083383A JP 13083383 A JP13083383 A JP 13083383A JP S6025066 A JPS6025066 A JP S6025066A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- crc
- input
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数のトラックに信号を記録、再生するディ
ジタル・オーディオ・テープのＰＣＭ再生装置に関する
。
ジタル・オーディオ・テープのＰＣＭ再生装置に関する
。
第１図に従来より提案されているマルチヘッドＰＣＭデ
コーダの構成を示す。第２図にデコーダの細部の構成を
示す。第３図にテープ上の記録パターンを示す。
コーダの構成を示す。第２図にデコーダの細部の構成を
示す。第３図にテープ上の記録パターンを示す。
第１図において、１はテープ、２は磁気ヘッド、６は再
生アンプ、４はデコーダ回路、５はビット同期、フレー
ム同期、誤り検出・バッファメモリーを含む入力回路、
６はメ、モリ−出力を切り換えるＭＰＸ、７はバッファ
メモリーからのデータを蓄えるメインメモリー誤り訂正
。
生アンプ、４はデコーダ回路、５はビット同期、フレー
ム同期、誤り検出・バッファメモリーを含む入力回路、
６はメ、モリ−出力を切り換えるＭＰＸ、７はバッファ
メモリーからのデータを蓄えるメインメモリー誤り訂正
。
〃Ａをおこなう回路である。第２図は入力回路４をさら
に詳しく説明したもので、１０はフレーム同期回路、１
１はビット同期回路、１２は基準発振回路、１３は符号
復調回路、１５はラッチ回路。
に詳しく説明したもので、１０はフレーム同期回路、１
１はビット同期回路、１２は基準発振回路、１３は符号
復調回路、１５はラッチ回路。
１６はＣＲＣチェック回路、１７はメモリー、１８はメ
モリーアドレス回路である。
モリーアドレス回路である。
以丁この動作の説明をおこなう。マルチトラックＰＣＭ
レコーダでは第６図に示すようにｎ本のトラックにそれ
ぞれ信号を記録する。この際一定間隔おきに同期信号を
挿入する。１フレームのデータは同期信号、データ、送
ったデータの誤りをチーツクするＣＲＣ符号から構成さ
れている。
レコーダでは第６図に示すようにｎ本のトラックにそれ
ぞれ信号を記録する。この際一定間隔おきに同期信号を
挿入する。１フレームのデータは同期信号、データ、送
ったデータの誤りをチーツクするＣＲＣ符号から構成さ
れている。
再生時には各トラックに対応したｎ個の磁気ヘッド２に
より、トランクごとの信号を読み出した後、エンコーダ
回路４に入力する。ここでエンコータ回路４は、各トラ
ンクごとにビット同期回路１１で入力信号の同期をとっ
た後、フレーム同期回路１０により、入力信号列の同期
信号を抽出して、フレーム同期をとる。
より、トランクごとの信号を読み出した後、エンコーダ
回路４に入力する。ここでエンコータ回路４は、各トラ
ンクごとにビット同期回路１１で入力信号の同期をとっ
た後、フレーム同期回路１０により、入力信号列の同期
信号を抽出して、フレーム同期をとる。
この同期信号をもとに、変調された信号を符号復調器１
３で復調する。復調された信号はラッチ回路１５でいっ
たんラッチ後、メモリー１７に書き込まれる。一方この
信号はＣＲＣチーツク回路１６にシリアルに入力し、メ
モリー１７に書き込んだ７−タが正しいかチェックをお
こなう。
３で復調する。復調された信号はラッチ回路１５でいっ
たんラッチ後、メモリー１７に書き込まれる。一方この
信号はＣＲＣチーツク回路１６にシリアルに入力し、メ
モリー１７に書き込んだ７−タが正しいかチェックをお
こなう。
ＣＲＣ−ＣＣｉＴＴ規格の生成多項式ｘ１６＋ｘ１２＋
ｘ５＋１のＣ’ＲＣチェック回路を第４図に示す。２ｏ
は５ビツトのシフトレジスタ、２１は７ビツトレジスタ
、２２は４ビツトレジスタ、２３ 、２．４ 、２５は
Ｅｘ −ＯＲ、２６はＯＲ回路である。エラー検出には
、入力ｉＮより１ビツトづつ入力し、全データが入力し
た時点での各レジスタの値がａｔｔ ’０“すなわちｘ
”＋ｘ１２＋：ｔ５＋ ｉで割り切れるかどうかで誤
りを検出するものである。
ｘ５＋１のＣ’ＲＣチェック回路を第４図に示す。２ｏ
は５ビツトのシフトレジスタ、２１は７ビツトレジスタ
、２２は４ビツトレジスタ、２３ 、２．４ 、２５は
Ｅｘ −ＯＲ、２６はＯＲ回路である。エラー検出には
、入力ｉＮより１ビツトづつ入力し、全データが入力し
た時点での各レジスタの値がａｔｔ ’０“すなわちｘ
”＋ｘ１２＋：ｔ５＋ ｉで割り切れるかどうかで誤
りを検出するものである。
ＣＲＣ符号について詳しくはＣＲＣチェックＩＣＥＣ８
５０５９ノマニュアル等に説明されている。
５０５９ノマニュアル等に説明されている。
いったんメモリー１７に蓄えられたデータはＭＰＸ６で
選択されたタイミングでＣＲＣチェック回路の結果とと
もに誤り訂正回路７に送られ、ディインタリープ、誤り
訂正をおこなった後Ｄ／Ａへ出力される。
選択されたタイミングでＣＲＣチェック回路の結果とと
もに誤り訂正回路７に送られ、ディインタリープ、誤り
訂正をおこなった後Ｄ／Ａへ出力される。
第５図にメモリー１７のＲｅａｄ ／ｌｌ’ｒｉｔｅ
（７） タイミングを示す。入力信号列から抽出された
同期信号をスタート信号としてＤａｔａをメモリー１７
に書き込む。いったん書き込まれたデータはＣＲＣチー
ツク後、１トラツク目から順次ＭＰＸ６により選択され
ていく。次のＳ ｙｎｃ信号がくるまでにｎトラ７２分
のメモリー１７に書き込まれたデータが訂正回路側のメ
モリーに送られる。この廃刊き込み時間に対して読み出
し時間が短かいため、一般には訂正回路へのデータ転送
は複数ビ、ト（たとえば１ｂｙｔｅ ４１１位）で送ら
れる。
（７） タイミングを示す。入力信号列から抽出された
同期信号をスタート信号としてＤａｔａをメモリー１７
に書き込む。いったん書き込まれたデータはＣＲＣチー
ツク後、１トラツク目から順次ＭＰＸ６により選択され
ていく。次のＳ ｙｎｃ信号がくるまでにｎトラ７２分
のメモリー１７に書き込まれたデータが訂正回路側のメ
モリーに送られる。この廃刊き込み時間に対して読み出
し時間が短かいため、一般には訂正回路へのデータ転送
は複数ビ、ト（たとえば１ｂｙｔｅ ４１１位）で送ら
れる。
以上説明した従来例ではＣＲＣ回路がトラック分必要と
なり回路規模が大きくなる欠点があった。また従来のＣ
ＲＣチェック回路はシリアル入力となっているため、メ
モリー読み出しの際ＣＲＣチーツクをおこなうとすると
、パラレルシリアル変換回路が必要となり、かつデータ
読み出しが高速のため、ＣＲＣチーツク回路を高速で動
作させねばならない欠点があった。
なり回路規模が大きくなる欠点があった。また従来のＣ
ＲＣチェック回路はシリアル入力となっているため、メ
モリー読み出しの際ＣＲＣチーツクをおこなうとすると
、パラレルシリアル変換回路が必要となり、かつデータ
読み出しが高速のため、ＣＲＣチーツク回路を高速で動
作させねばならない欠点があった。
本発明の目的は従来技術における欠点をなくシ、ヨリ少
ない回路構成でマルチヘッドＰｃＭデコーダをろくろＰ
ＣＭ再生装置を提供することにある。
ない回路構成でマルチヘッドＰｃＭデコーダをろくろＰ
ＣＭ再生装置を提供することにある。
本発明では、ＣＲＣチェック回路をメモリーの出力側に
おき、かつＣＲＣチーツク回路をパラレル入力構成とす
ることにより、ＣＲＣチェック回路の数を従来例ではト
ラック分必要としたのに対して、１つのみとして回路規
模を減らしたものである。
おき、かつＣＲＣチーツク回路をパラレル入力構成とす
ることにより、ＣＲＣチェック回路の数を従来例ではト
ラック分必要としたのに対して、１つのみとして回路規
模を減らしたものである。
第６図に本発明によるマルチヘッドＰＣＭテコーダの構
成を示す。第２図と同一符号は同一機能を有する。３０
はバイト単位でパラレルにＣＲＣチーツクをおこな５Ｃ
ＲＣ回路である。第７図はＣＲＣチーツク回路３０の構
成を示す。
成を示す。第２図と同一符号は同一機能を有する。３０
はバイト単位でパラレルにＣＲＣチーツクをおこな５Ｃ
ＲＣ回路である。第７図はＣＲＣチーツク回路３０の構
成を示す。
以下その動作を説明する。各トラックより読み出された
信号は、トラック毎に設けた入力回路５に入力する。こ
こで入力回路５は従来例で説明したものと同じ動作をす
る。ただしＣＲＣチェックはおこなわない。いったんメ
モリー１７に書き込まれたデータはＭＰＸ ６ ＦＣよ
り所定のタイミングでメインメモリーへバイト単位で転
送される。この転送の際、パスラインに接続されたＣＲ
Ｃ回路３０はバイト単位でデータを受け取りＣＲＣ演算
をおこない、エラー検出をおこなう。ＣＲＣのバイト演
算回路を第７図に示すまたＣＲＣバイト演算回路の論理
構成が導びかれる手順を第８図に示す。
信号は、トラック毎に設けた入力回路５に入力する。こ
こで入力回路５は従来例で説明したものと同じ動作をす
る。ただしＣＲＣチェックはおこなわない。いったんメ
モリー１７に書き込まれたデータはＭＰＸ ６ ＦＣよ
り所定のタイミングでメインメモリーへバイト単位で転
送される。この転送の際、パスラインに接続されたＣＲ
Ｃ回路３０はバイト単位でデータを受け取りＣＲＣ演算
をおこない、エラー検出をおこなう。ＣＲＣのバイト演
算回路を第７図に示すまたＣＲＣバイト演算回路の論理
構成が導びかれる手順を第８図に示す。
以下ＣＲＣのバイト演算について説明する。
第８図はＣＲＣ−ＣＣｉＴＴ規格（生成多項式、１ｇ＋
ｘ＋ｚ＋、ｓ ＋ ｉ ）の０８０回路の各レジスタの
変化を記述したものである。データが入力される前の各
レジスタの値を、！、、、Ｔ２・・・”＋４ とおき、
データＤ、、Ｄ２・・・Ｄ８が１ビツトづつ入力した時
の各レジスタの変化をめたものである。１ビツト目はｘ
、−＋ ｘ、 （ｊ’）ｘ、、■Ｄ４■Ｄ８ 、２ビツ
ト目 ト 目はｘ２→Ｘ、。■”１４■〃３０ンＤ、・
・・と変化する。（■はＥｘ −ＯＲを示す。）この論
理式を回路に置き換えたものが第７図である。１６ビツ
トのレジスタは初期値セット後、所定のバイト数を入力
した後、各レジスタの値がａ、ｔｌ Ｄになっているか
をＯＲ回路によってチェックして送られたデータに誤り
がないかチーツクするものである。以上説明した回路に
よれば従来のシリアル入力のＣＲＣチーツク回路圧くら
ぺて８倍の速度で動作させることが可能となる。
ｘ＋ｚ＋、ｓ ＋ ｉ ）の０８０回路の各レジスタの
変化を記述したものである。データが入力される前の各
レジスタの値を、！、、、Ｔ２・・・”＋４ とおき、
データＤ、、Ｄ２・・・Ｄ８が１ビツトづつ入力した時
の各レジスタの変化をめたものである。１ビツト目はｘ
、−＋ ｘ、 （ｊ’）ｘ、、■Ｄ４■Ｄ８ 、２ビツ
ト目 ト 目はｘ２→Ｘ、。■”１４■〃３０ンＤ、・
・・と変化する。（■はＥｘ −ＯＲを示す。）この論
理式を回路に置き換えたものが第７図である。１６ビツ
トのレジスタは初期値セット後、所定のバイト数を入力
した後、各レジスタの値がａ、ｔｌ Ｄになっているか
をＯＲ回路によってチェックして送られたデータに誤り
がないかチーツクするものである。以上説明した回路に
よれば従来のシリアル入力のＣＲＣチーツク回路圧くら
ぺて８倍の速度で動作させることが可能となる。
第９図に４ビツトパラレル入力のＣＲＣチェック回路の
構成を示す。この論理回路の構成は第８図の各レジスタ
の変化のうち４ビツト目の論理式から声る。
構成を示す。この論理回路の構成は第８図の各レジスタ
の変化のうち４ビツト目の論理式から声る。
第１０図は１６ビツトパラレル入力のＣＲＣチェック回
路の各レジスタ値の論理式である。ここで、 ２１〜”
＋６はレジスタ初期値、Ｄ、〜Ｄ、６はシリアル処理時
忙順次入力されるデータである。
路の各レジスタ値の論理式である。ここで、 ２１〜”
＋６はレジスタ初期値、Ｄ、〜Ｄ、６はシリアル処理時
忙順次入力されるデータである。
以上の説明から明らかなように、任意のｎピットパラレ
ル入力のＣＲＣチェック回路は、ｎビットのデータをシ
リアルに入力した時の各レジスタ値の論理式から、容易
に構成することができる。
ル入力のＣＲＣチェック回路は、ｎビットのデータをシ
リアルに入力した時の各レジスタ値の論理式から、容易
に構成することができる。
第１１図はデータビット長がＣＲＣパラレル入力ヒット
入力数の整数倍でない時の処理について説明したもので
ある。８ビツトの並列入力とする０８０回路でデータビ
ット長が２１２ビツト（４＋８Ｘ２６）となり、４ビツ
ト分余ることになる。この結果最初の入力データは４ビ
ツト分のデータＡ、〜Ａ４を付加して、Ａ１−Ａ４．
Ｄ、〜Ｄ４０８ビットとして入力する。一般に０８０回
路のレジスタはＱｔｔ Ｏ又は（ｌｔｔ“１ 忙初期設
定されるがαｔｌ’ ００時はＡ、〜Ａ４＝０とすれば
第８図の論理式よりＡ、〜Ａ４はＣＲＣの演算に関与し
ない。しかしＱｕｌ セット時には、Ａ１−Ａ４の値い
かんにかかわらず、Ａ１−Ａ４のデータに関してもＣＲ
Ｃ演算をおこなう。これを防ぐため付加したＡ、〜Ａ４
データをσｔｔＯとし、かつレジスタを第１０図に示す
ような値（１００００１１１０００１１１）にセットす
るとＡ１〜Ａ４データが入力した時点でＣＲＣの各レジ
スタはａｕ−’″１″となり、初期状態１をセットした
時と同じとなる。以下Ｄ１〜Ｄ４のデータからＣＲＣ演
算を開始することになる。実施例では４ビツト付加デー
タをつけたものについて説明したが、他の例についても
第８図又は第１０図の論理式より、初期値をめることに
より容易に実現することができる。
入力数の整数倍でない時の処理について説明したもので
ある。８ビツトの並列入力とする０８０回路でデータビ
ット長が２１２ビツト（４＋８Ｘ２６）となり、４ビツ
ト分余ることになる。この結果最初の入力データは４ビ
ツト分のデータＡ、〜Ａ４を付加して、Ａ１−Ａ４．
Ｄ、〜Ｄ４０８ビットとして入力する。一般に０８０回
路のレジスタはＱｔｔ Ｏ又は（ｌｔｔ“１ 忙初期設
定されるがαｔｌ’ ００時はＡ、〜Ａ４＝０とすれば
第８図の論理式よりＡ、〜Ａ４はＣＲＣの演算に関与し
ない。しかしＱｕｌ セット時には、Ａ１−Ａ４の値い
かんにかかわらず、Ａ１−Ａ４のデータに関してもＣＲ
Ｃ演算をおこなう。これを防ぐため付加したＡ、〜Ａ４
データをσｔｔＯとし、かつレジスタを第１０図に示す
ような値（１００００１１１０００１１１）にセットす
るとＡ１〜Ａ４データが入力した時点でＣＲＣの各レジ
スタはａｕ−’″１″となり、初期状態１をセットした
時と同じとなる。以下Ｄ１〜Ｄ４のデータからＣＲＣ演
算を開始することになる。実施例では４ビツト付加デー
タをつけたものについて説明したが、他の例についても
第８図又は第１０図の論理式より、初期値をめることに
より容易に実現することができる。
第６図に示すように、パラレル入力のｃＲｃ回路３０を
ＭＰＸ ６の出力側に接続することにより、各トラック
のデータは、いったんメモリー１７に蓄えた後、順次Ｍ
ＰＸ ６で選択されてデータハスラインニ出カスる。こ
のバスラインニ並列に接続された０８０回路でチーツク
することが可能となる。これより従来はトラック数必要
とされたＣＲＣ回華が１つとすることが可能となる。
ＭＰＸ ６の出力側に接続することにより、各トラック
のデータは、いったんメモリー１７に蓄えた後、順次Ｍ
ＰＸ ６で選択されてデータハスラインニ出カスる。こ
のバスラインニ並列に接続された０８０回路でチーツク
することが可能となる。これより従来はトラック数必要
とされたＣＲＣ回華が１つとすることが可能となる。
本発明により従来トラックの数に対応したＣＲＣ回路を
必要としたマルチヘッドデコーダのシステム構成ｙｇ、
ＣＲＣ−回路の数を１つにした簡略なシステム構成を実
現することが可能となった。
必要としたマルチヘッドデコーダのシステム構成ｙｇ、
ＣＲＣ−回路の数を１つにした簡略なシステム構成を実
現することが可能となった。
第１図、第２図は従来のマルチヘッドＰＣＭエンコーダ
構成図、第５図はテープ記録パターン図、第４図はシリ
アル処理のＣＲＣ回路図。 第５図は従来のエンコーダのタイミング図、第６図は本
発明によるエンコーダ構成図、第７図第９図はパラレル
構成のＣＲＣ回路図、第８図第１０図は論理式を示す図
、第１１図は１フレーム構成を示す図、第１２図は初期
値セット値を示す図である。 １・・テープ。 ２・・磁気ヘッド。 ３・・・再生アンプ。 ４・・・デコーダ回路。 ５・・・入力回路。 ６・・・ＭＰＸ。 １７・・・メモリー。 ２０ 、２１ 、２２・・・シフトレジスタ。 ２３ 、２４ 、２５−−−Ｅ２− ＯＲ。 ６０・・、ＣＲＣ回路。 第１ 図 ４１６ 第Ｚ昆 ／θ 不３図 築４図 第５図 ノ４ニメＬす」味Ｄε Ｉ２３［ 第に図 、ｆ／
構成図、第５図はテープ記録パターン図、第４図はシリ
アル処理のＣＲＣ回路図。 第５図は従来のエンコーダのタイミング図、第６図は本
発明によるエンコーダ構成図、第７図第９図はパラレル
構成のＣＲＣ回路図、第８図第１０図は論理式を示す図
、第１１図は１フレーム構成を示す図、第１２図は初期
値セット値を示す図である。 １・・テープ。 ２・・磁気ヘッド。 ３・・・再生アンプ。 ４・・・デコーダ回路。 ５・・・入力回路。 ６・・・ＭＰＸ。 １７・・・メモリー。 ２０ 、２１ 、２２・・・シフトレジスタ。 ２３ 、２４ 、２５−−−Ｅ２− ＯＲ。 ６０・・、ＣＲＣ回路。 第１ 図 ４１６ 第Ｚ昆 ／θ 不３図 築４図 第５図 ノ４ニメＬす」味Ｄε Ｉ２３［ 第に図 、ｆ／
Claims (1)
- 【特許請求の範囲】 １ テープ上の複数のトラックにｍビットからビットか
らなるＣＲＣ信号からなるＰＣＭ信号を記録し、再生時
に該同期信号をもとにして。 Ｄａｔａ信号とＣＲＣ信号を再生し、かつ該ＣＲＣ信号
により該Ｄａｔａ信号に生じた誤りを検出して該Ｄａｔ
ａ信号により誤りを訂正して出力するＰＣＭ再生装置に
おいて、Ｐビットからなるレジスタと、該レジスタの出
力を入力とするＥｘ−ＯＲ回路とを設け、該Ｅｘ−ＯＲ
回路の出力を該レジスタの入力とし、かつｎビットから
なるＤａ ｔ ａ信号とＰビットからなるＣＲＣ信号を
、ｑビット（ｑ≧２）４１位でＥｘ−ＯＲ回路の入力と
し、ｑビットパラレル入力のＣＲＣチーヅク回路を構成
し、該複数トラックの信号のエラーチェックをおこなう
ことを特徴とするＰＣＭ再生装置。 ２、特許請求の範囲第１項において、該複数トラックの
信号をいったんメモリーに蓄えた後。 該メモリーからｑビット単位で読み出される信号を、該
ＣＲＣチェック回路の入力とし、各トラックの信号のエ
ラーチェックをおこなうことを特徴とするＰＣＭ再生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13083383A JPS6025066A (ja) | 1983-07-20 | 1983-07-20 | Ｐｃｍ再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13083383A JPS6025066A (ja) | 1983-07-20 | 1983-07-20 | Ｐｃｍ再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025066A true JPS6025066A (ja) | 1985-02-07 |
Family
ID=15043760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13083383A Pending JPS6025066A (ja) | 1983-07-20 | 1983-07-20 | Ｐｃｍ再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025066A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185283A (ja) * | 1986-02-03 | 1987-08-13 | ユニシス・コ−ポレ−シヨン | 高容量デイスク記憶システムおよびその方法 |
| EP0772194A3 (en) * | 1995-11-03 | 1998-03-11 | Lg Electronics Inc. | Device for detecting error from digital data |
| JP2016201770A (ja) * | 2015-04-14 | 2016-12-01 | 富士通株式会社 | Ｃｒｃ符号演算回路、及びその方法並びに半導体装置 |
-
1983
- 1983-07-20 JP JP13083383A patent/JPS6025066A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62185283A (ja) * | 1986-02-03 | 1987-08-13 | ユニシス・コ−ポレ−シヨン | 高容量デイスク記憶システムおよびその方法 |
| EP0772194A3 (en) * | 1995-11-03 | 1998-03-11 | Lg Electronics Inc. | Device for detecting error from digital data |
| JP2016201770A (ja) * | 2015-04-14 | 2016-12-01 | 富士通株式会社 | Ｃｒｃ符号演算回路、及びその方法並びに半導体装置 |
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