JPH0810764B2 - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置

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JPH0810764B2
JPH0810764B2 JP63011190A JP1119088A JPH0810764B2 JP H0810764 B2 JPH0810764 B2 JP H0810764B2 JP 63011190 A JP63011190 A JP 63011190A JP 1119088 A JP1119088 A JP 1119088A JP H0810764 B2 JPH0810764 B2 JP H0810764B2
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gate
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semiconductor device
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Fuji Electric Co Ltd
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/141—VDMOS having built-in components
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ソース層とドレイン層の間のチャネル形成
半導体領域上に備えられるゲート電極とドレイン層の間
にサージ電圧に対する保護回路を内蔵した絶縁ゲート型
半導体装置に関する。
〔従来の技術〕
第２図は従来の保護回路内蔵絶縁ゲート型半導体装置
を示し、ドレイン層となるＮ型半導体基板１にＰ型ベー
ス層２が形成され、その中に端部にチャネル領域４が残
るようにＮ型ソース層３が形成されている。チャネル領
域４の上にはゲート絶縁膜51を介してＮ型ポリシリコン
のゲート６が設けられ、ゲート６に絶縁膜52の開口部で
配線71が接触している。他の配線72はソース層３および
ベース層２に接触している。このMOSFETのゲート入力の
保護回路として、シリコン基板の中に形成されるＰ層21
およびそのＰ層21の中に形成され配線71に接触するＮ層
31の間に生ずるダイオードとＰ層21とＮ型基板１の間に
生ずるダイオードがゲート配線71とドレインとの間に逆
向きに直列接続されている。
〔発明が解決しようとする課題〕
しかしこのような内蔵保護回路ではＮ層31,P層21,N層
１がNPTトランジスタを形成するために、トランジスタ
動作させないためにはＰ層21とその中に形成されるＮ層
31によって作られるダイオードの伝導度変調による電流
増幅をなくす必要がある。そのためには、Ｐ層21,N層31
の不純物濃度の設定およびＰ層21,N層31によって形成さ
れる逆阻止電圧等に制約があるため、条件設定が複雑に
なる欠点があった。
本発明の目的は、保護回路の内蔵によってトランジス
タが形成されることがなく、装置設計上の条件を容易に
設定できる絶縁ゲート型半導体装置を提供することにあ
る。
〔課題を解決するための手段〕
本発明の絶縁ゲート型半導体装置は、基板上にゲート
絶縁膜を介してポリシリコンゲートを備え、基板内に第
一導電型のドレイン層とその中に設けられる第二導電型
のベース層と、該ベース層の中に設けられる第一導電型
のソース層とを備えるものにおいて、第一導電型のドレ
イン層とその中に設けられる第二導電型層とによって電
圧クランプダイオードを形成し、前記ゲート絶縁膜上の
ポリシリコンゲート層とその中に設けられる第二導電型
のポリシリコン層とによって逆流防止ダイオードを形成
し、前記第二導電型層と前記第二導電型のポリシリコン
層とを配線で接続し、逆向きに直列接続される前記電圧
クランプダイオードと前記逆流防止ダイオードよりなる
保護回路をゲート端子とドレイン端子の間に有するもの
とする。
〔作用〕
このような絶縁ゲート型半導体装置の保護回路は半導
体素体中に形成される電圧クランプダイオードと逆向き
に直列接続される絶縁膜上のゲートとしての多結晶シリ
コン層内に形成される逆流防止ダイオードからなるた
め、保護回路のために半導体素体内にトランジスタが形
成されることがない。
〔実施例〕
第１図は本発明の一実施例を示し、第２図と共通の部
分には同一の符号が付されている。第２図と異なりＮ型
シリコン基板１内に形成されるＰ層21内にはＮ層がな
く、ゲート絶縁膜51の上のゲート６のＮ型ポリシリコン
層の中にそれより低不純物濃度で高抵抗のＰ型ポリシリ
コン層８が形成されている。ポリシリコン層８はチャネ
ル領域４の上をはずれた部分に形成され、配線71に接続
されている。この構成においてＮ層１とＰ層21によって
作られるダイオードがゲートに入力される負のサージ電
圧によりブレイクダウンした場合、そのブレイクダウン
電流は、配線71,P型ポリシリコン層８を抜けてゲート絶
縁膜51の上のＮ型ゲート６を介して流れる。これは、等
価回路図の第３図においてMOSFET10のドレイン端子Ｄか
らＮ層１とＰ層21により形成される電圧クランプダイオ
ード20,PNポリシリコン層8,6によって形成されるダイオ
ード30を介して図示されない配線を通ってゲート端子Ｇ
に流れることを意味する。MOSFET10を導通させるために
ゲート６に正の電圧が印加されるときには、ダイオード
30は逆流防止ダイオードとして働くように耐圧20V程度
に作成される。
〔発明の効果〕
本発明によれば、保護回路を半導体素体内に形成され
る電圧クランプダイオードとポリシリコンゲート内に形
成される逆流防止ダイオードによって構成することによ
り、保護ダイオード形成のためにトランジスタ構造が半
導体素体に生ずることがないので、容易に製造プロセス
条件が設定できる絶縁ゲート型半導体装置が得られる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来の保
護回路内蔵絶縁ゲート型半導体装置の断面図、第３図は
第１図の半導体装置の等価回路図である。 1:シリコン基板、2:P型ベース層、21:ダイオードＰ層、
3:N型ソース層、4:チャネル領域、51:ゲート絶縁膜、6:
N型ポリシリコンゲート、71,72:配線、8:P型ポリシリコ
ン層。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】基板上にゲート絶縁膜を介してポリシリコ
    ンゲートを備え、基板内に第一導電型のドレイン層とそ
    の中に設けられる第二導電型のベース層と、該ベース層
    の中に設けられる第一導電型のソース層とを備えるもの
    において、第一導電型のドレイン層とその中に設けられ
    る第二導電型層とによって電圧クランプダイオードを形
    成し、前記ゲート絶縁膜上のポリシリコンゲート層とそ
    の中に設けられる第二導電型のポリシリコン層とによっ
    て逆流防止ダイオードを形成し、前記第二導電型層と前
    記第二導電型のポリシリコン層とを配線で接続し、逆向
    きに直列接続される前記電圧クランプダイオードと前記
    逆流防止ダイオードよりなる保護回路をゲート端子とド
    レイン端子の間に有することを特徴とする絶縁ゲート型
    半導体装置。
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