JPH08110853A - 高速桁上げ回路 - Google Patents
高速桁上げ回路Info
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- JPH08110853A JPH08110853A JP7266374A JP26637495A JPH08110853A JP H08110853 A JPH08110853 A JP H08110853A JP 7266374 A JP7266374 A JP 7266374A JP 26637495 A JP26637495 A JP 26637495A JP H08110853 A JPH08110853 A JP H08110853A
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- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract
(57)【要約】
【課題】 回路配置融通性ある論理ブロックを有し高速
桁上げ論理を実動化する回路を備えるプログラムロジッ
クデバイスを提供する。 【解決手段】 組合せ関数発生器および蓄積素子の複数
ブロックを含みプログラム可能な相互配線構造で相互接
続したプログラマブルロジックデバイスは、桁上げ機能
発生用論理を用いる算術演算によく用いられる。多数の
ビットの処理を要する場合、桁上げ機能は通常大幅な遅
れを生じ、高速度で結果を得るには多量の追加素子を要
する。この発明は桁上げ機能を高速に最小素子数で行う
ための専用のハードウェアを論理ブロック内に備える。
この発明の回路は、上記高速桁上げ機能用ハードウェア
がそれ以外の慣用の機能を達成することを可能にするた
めの付加的回路を備える。
桁上げ論理を実動化する回路を備えるプログラムロジッ
クデバイスを提供する。 【解決手段】 組合せ関数発生器および蓄積素子の複数
ブロックを含みプログラム可能な相互配線構造で相互接
続したプログラマブルロジックデバイスは、桁上げ機能
発生用論理を用いる算術演算によく用いられる。多数の
ビットの処理を要する場合、桁上げ機能は通常大幅な遅
れを生じ、高速度で結果を得るには多量の追加素子を要
する。この発明は桁上げ機能を高速に最小素子数で行う
ための専用のハードウェアを論理ブロック内に備える。
この発明の回路は、上記高速桁上げ機能用ハードウェア
がそれ以外の慣用の機能を達成することを可能にするた
めの付加的回路を備える。
Description
【０００１】
【発明の属する技術分野】この発明は大規模集積回路に
関し、とくにプログラム可能なまたは回路配置融通性あ
るロジックデバイスに関する。
関し、とくにプログラム可能なまたは回路配置融通性あ
るロジックデバイスに関する。
【０００２】
【発明が解決しようとする課題】プログラマブルロジッ
クデバイス内で行われる機能の一つに算術演算がある。
この発明の譲受人ジリンクス，インコーポレーテッド発
売の回路配置融通性あるロジックアレーなどのデバイス
は算術演算のほか多数の論理演算を行うことができる。
それらデバイスは米国特許第４，８７０，３０２号、同
第４，７０６，２１６号、および同第５，３４３，４０
６号に記載してあり、それら記載を特許番号を引用して
この出願の明細書に組み入れる。これらデバイスは汎用
機能を意図したものであるので、算術演算は比較的低速
であるほか所要シリコン面積も大きい。バークナー（Ｂ
ｉｒｋｎｅｒ）名義の米国特許第４，１２４，８９９号
記載のプログラマブルアレーロジックデバイスおよびエ
ルガマルほか（Ｅｌｇａｍａｌｅｔ ａｌ）名義の米国
特許第４，７８５，７４５号記載のユーザプログラマブ
ルデバイスなど上記以外のプログラマブルロジックデバ
イスも算術演算用にプログラム可能である。これらデバ
イスにおいては、算術演算ほかの機能すなわち桁上げ論
理を用いる機能の実行の速度は桁上げ信号の伝達の速度
により制限される。また、桁上げ機能を実動化するのに
用いる汎用論理が重要である。ロジックデバイスが算術
演算をいかに行うか、とくに遅延の原因は何であるかの
理解のために、算術演算機能に関する以下の説明は加算
器に焦点を絞って行う。しかし、この説明は減算器、イ
ンクリメンタ、デクリメンタ、アキュムレータほか桁上
げ論理を用いる回路に該当するよう容易に拡張できる。
また、以下の説明はマルチビット加算器の中間段の動作
を中心に行う。最下位ビットは、それ以下の位のビット
からの桁上げ信号があり得ないので特別な場合である。
最上位ビットも、桁上げビットが算術溢れの確定に使え
るので特別な場合である。これら二つの特別な場合はよ
り詳しく後述する。
クデバイス内で行われる機能の一つに算術演算がある。
この発明の譲受人ジリンクス，インコーポレーテッド発
売の回路配置融通性あるロジックアレーなどのデバイス
は算術演算のほか多数の論理演算を行うことができる。
それらデバイスは米国特許第４，８７０，３０２号、同
第４，７０６，２１６号、および同第５，３４３，４０
６号に記載してあり、それら記載を特許番号を引用して
この出願の明細書に組み入れる。これらデバイスは汎用
機能を意図したものであるので、算術演算は比較的低速
であるほか所要シリコン面積も大きい。バークナー（Ｂ
ｉｒｋｎｅｒ）名義の米国特許第４，１２４，８９９号
記載のプログラマブルアレーロジックデバイスおよびエ
ルガマルほか（Ｅｌｇａｍａｌｅｔ ａｌ）名義の米国
特許第４，７８５，７４５号記載のユーザプログラマブ
ルデバイスなど上記以外のプログラマブルロジックデバ
イスも算術演算用にプログラム可能である。これらデバ
イスにおいては、算術演算ほかの機能すなわち桁上げ論
理を用いる機能の実行の速度は桁上げ信号の伝達の速度
により制限される。また、桁上げ機能を実動化するのに
用いる汎用論理が重要である。ロジックデバイスが算術
演算をいかに行うか、とくに遅延の原因は何であるかの
理解のために、算術演算機能に関する以下の説明は加算
器に焦点を絞って行う。しかし、この説明は減算器、イ
ンクリメンタ、デクリメンタ、アキュムレータほか桁上
げ論理を用いる回路に該当するよう容易に拡張できる。
また、以下の説明はマルチビット加算器の中間段の動作
を中心に行う。最下位ビットは、それ以下の位のビット
からの桁上げ信号があり得ないので特別な場合である。
最上位ビットも、桁上げビットが算術溢れの確定に使え
るので特別な場合である。これら二つの特別な場合はよ
り詳しく後述する。
【０００３】図１ａ、１ｂおよび２を参照して、単一ビ
ット桁上げ伝搬加算器（図１ａおよび図１ｂ）の動作速
度、したがって単一ビット加算器の縦続接続から成るマ
ルチビット桁上げ伝搬加算器の動作速度が、桁上げ入力
端子への信号の桁上げ出力端子への伝達速度にいかに制
約されるかを次に述べる。図１ａに示す単一ビット加算
器の動作を定めるブーレ論理式は （１） Ｓi ＝（Ａi ∪Ｂi ）∪Ｃi （２） Ｃi+1 ＝Ａi ・Ｂi ＋（Ａi ∪Ｂi ）・Ｃi ここで∪は排他的論理和（ＸＯＲ）演算を表わし、・は
論理積（ＡＮＤ）演算を表わし、＋は論理和（ＯＲ）演
算を表わす。式（１）は和が単一ビットＡi およびＢi
の加算に加えてより下位のビットからの桁上げの関数で
あることを示している。式（１）および（２）の桁上げ
伝搬加算器アルゴリズムは特定ビットに対する和が先行
ビットからの桁上げ出力の発生まで計算できないことを
示している。和Ｓi はＸＯＲゲートの出力であり、その
ゲートの入力、すなわちその一つが桁上げ入力信号Ｃi
から成る入力の各々が有効になるまで発生できないので
ある。また、桁上げ出力Ｃi+1 も、より下位の桁上げビ
ットＣi が有効になるまで発生できない。ここで図２を
参照して、桁上げ伝搬加算器の相次ぐ段を通じた桁上げ
信号の伝搬を説明する。第２の加算段Ａｄｄi+1 間のＡ
ＮＤゲートはその入力の一つをＸＯＲゲート６６の出力
から１ゲート分遅延ののちに受ける。しかし、桁上げ入
力信号Ｃi が予め設定されている（すなわち、Ａｄｄi
は最下位ビットである）とすると、ＡＮＤゲート６７
は、Ａi およびＢi の影響がゲート６１、６２および６
２を伝達されて、他方の入力すなわちより下位のビット
からの桁上げ出力Ｃi+1 がより下位のビットＣi および
加算すべきより下位のビットＡi およびＢi の桁上げに
より発生される前に上記伝達を完了するまでさらに３ゲ
ート分の遅延だけ待つことができよう。また、第２のビ
ットＡｄｄi+1 の桁上げ出力Ｃi+2 は、桁上げビットＣ
i+1 の発生後さらに２ゲート分だけ遅延を受ける。すな
わち、Ａi+1 およびＢi+1 についての入力を信号Ｃi+1
に組み合わせてＣi+2を発生するには、Ｃi+1 をＡＮＤ
ゲート６７およびＯＲゲート７０経由で伝達しなければ
ならない。したがって、第３段への入力のための有効な
桁上げ信号Ｃi+2 は、入力信号Ａi およびＢi の印加か
ら５ゲート分の遅延時点まで得られない。このように、
慣用の桁上げ伝搬加算器の動作速度は桁上げ信号の伝達
により制約を受ける。慣用の桁上げ伝搬加算器の伝搬遅
延は２ｎ＋１ゲート分である。ここでｎは複数ビット加
算器内の段数である。
ット桁上げ伝搬加算器（図１ａおよび図１ｂ）の動作速
度、したがって単一ビット加算器の縦続接続から成るマ
ルチビット桁上げ伝搬加算器の動作速度が、桁上げ入力
端子への信号の桁上げ出力端子への伝達速度にいかに制
約されるかを次に述べる。図１ａに示す単一ビット加算
器の動作を定めるブーレ論理式は （１） Ｓi ＝（Ａi ∪Ｂi ）∪Ｃi （２） Ｃi+1 ＝Ａi ・Ｂi ＋（Ａi ∪Ｂi ）・Ｃi ここで∪は排他的論理和（ＸＯＲ）演算を表わし、・は
論理積（ＡＮＤ）演算を表わし、＋は論理和（ＯＲ）演
算を表わす。式（１）は和が単一ビットＡi およびＢi
の加算に加えてより下位のビットからの桁上げの関数で
あることを示している。式（１）および（２）の桁上げ
伝搬加算器アルゴリズムは特定ビットに対する和が先行
ビットからの桁上げ出力の発生まで計算できないことを
示している。和Ｓi はＸＯＲゲートの出力であり、その
ゲートの入力、すなわちその一つが桁上げ入力信号Ｃi
から成る入力の各々が有効になるまで発生できないので
ある。また、桁上げ出力Ｃi+1 も、より下位の桁上げビ
ットＣi が有効になるまで発生できない。ここで図２を
参照して、桁上げ伝搬加算器の相次ぐ段を通じた桁上げ
信号の伝搬を説明する。第２の加算段Ａｄｄi+1 間のＡ
ＮＤゲートはその入力の一つをＸＯＲゲート６６の出力
から１ゲート分遅延ののちに受ける。しかし、桁上げ入
力信号Ｃi が予め設定されている（すなわち、Ａｄｄi
は最下位ビットである）とすると、ＡＮＤゲート６７
は、Ａi およびＢi の影響がゲート６１、６２および６
２を伝達されて、他方の入力すなわちより下位のビット
からの桁上げ出力Ｃi+1 がより下位のビットＣi および
加算すべきより下位のビットＡi およびＢi の桁上げに
より発生される前に上記伝達を完了するまでさらに３ゲ
ート分の遅延だけ待つことができよう。また、第２のビ
ットＡｄｄi+1 の桁上げ出力Ｃi+2 は、桁上げビットＣ
i+1 の発生後さらに２ゲート分だけ遅延を受ける。すな
わち、Ａi+1 およびＢi+1 についての入力を信号Ｃi+1
に組み合わせてＣi+2を発生するには、Ｃi+1 をＡＮＤ
ゲート６７およびＯＲゲート７０経由で伝達しなければ
ならない。したがって、第３段への入力のための有効な
桁上げ信号Ｃi+2 は、入力信号Ａi およびＢi の印加か
ら５ゲート分の遅延時点まで得られない。このように、
慣用の桁上げ伝搬加算器の動作速度は桁上げ信号の伝達
により制約を受ける。慣用の桁上げ伝搬加算器の伝搬遅
延は２ｎ＋１ゲート分である。ここでｎは複数ビット加
算器内の段数である。
【０００４】加算はそれ以外の多数の重要な演算の基礎
であるので、桁上げ伝搬時間の高速化により高速加算回
路を実現することはコンピュータ産業にとって重要であ
る。概括的にいうと、構成素子密度および複雑性を犠牲
にして桁上げ伝搬速度を確保するのが通常の手法であ
る。より高速の桁上げ伝搬を達成する周知のアルゴリズ
ムの一つは桁上げ先見論理と呼ばれるものである。この
桁上げ先見論理を実動化する回路を図３に示す。この論
理を理解するには二つの新たな変数を導入する必要があ
る。すなわち、 （３） Ｐi ＝Ａi ∪Ｂi （４） Ｇi ＝Ａi ・Ｂi 変数Ｐは、その値が大きいとき桁上げ入力が桁上げ出力
に伝搬されるので「桁上げ伝搬」と呼ばれる。変数Ｇ
は、その値が大きいとき加算中にビットにより桁上げ出
力が生ずるので「桁上げ発生」と呼ばれる。これら新た
な変数によって式（１）および（２）は次のとおり変形
できる、すなわち （５） Ｓi ＝Ｐi ∪Ｃi （６） Ｃi+1 ＝Ｇi ＋Ｐi ・Ｃi 式（６）は、若干の代数の操作を加えて、新たな式すな
わち各レベルでの桁上げビットが各レベルの加数および
最下位の桁上げビットのみに左右される旨の式に変形す
るのに使うことができる。図３に示した４ビット加算器
において次の式を実動化できる。すなわち、 （７）（ａ）Ｃi ＝Ａ0 Ｂ0 ＝Ｇ0 （ｂ）Ｃ2 ＝Ｇ1 ＋Ｐ1 Ｃ1 ＝Ｇ1 ＋Ｐ1 Ｃ1 （ｃ）Ｃ3 ＝Ｇ2 ＋Ｐ2 Ｃ2 ＝Ｇ2 ＋Ｐ2 （Ｇ1 ＋Ｐ1
Ｃ1 ）＝Ｇ2 ＋Ｐ2 Ｇ1 ＋Ｐ2 Ｐ1 Ｃ1 （ｄ）Ｃ4 ＝Ｇ3 ＋Ｐ3 Ｃ3 ＝Ｇ3 ＋Ｐ3 （Ｇ2 ＋Ｐ2 Ｇ1 ＋Ｐ2 Ｐ1 Ｃ1 ） ＝Ｇ3 ＋Ｐ3 Ｇ2 ＋Ｐ3 Ｐ2 Ｇ1 ＋Ｐ3 Ｐ2 Ｐ1 Ｃ1 Ｇi およびＰi の各々は式（３）および（４）に示され
るとおりＡi およびＢiのみの関数であり、先行の桁上
げ値の関数ではない。また、式（７)(ｂ）に示されると
おり、Ｃ2 はＧ1 、Ｐ1 およびＣ1 の関数として計算さ
れ、式（７)(ｃ）に示されるとおり、Ｃ3 はＧ2 、Ｐ2
およびＣ2 の関数として計算される。しかし、Ｃ2 はＣ
1 によって解かれているので、Ｃ3 もＣ1 によって解く
ことができる。式（７)(ｄ）およびより一般的な式
（６）を注意深くみると、Ｃi+1 の各々がいくつかのＧ
i 、Ｐi およびＣ1 の関数であることが明らかになろ
う。図３にみられるとおり、より下位のビットの隣接上
位ビットへの印加は和の計算だけのためであって桁上げ
ビットの計算のためではない。各桁上げビットはいくつ
かのＧi 、Ｐi およびＣ1 の関数であるので最下位ビッ
ト以外のビットの桁上げ出力には左右されない。このよ
うに、桁上げ先見回路の桁上げ伝搬遅延は加算対象のビ
ットの数には左右されない。
であるので、桁上げ伝搬時間の高速化により高速加算回
路を実現することはコンピュータ産業にとって重要であ
る。概括的にいうと、構成素子密度および複雑性を犠牲
にして桁上げ伝搬速度を確保するのが通常の手法であ
る。より高速の桁上げ伝搬を達成する周知のアルゴリズ
ムの一つは桁上げ先見論理と呼ばれるものである。この
桁上げ先見論理を実動化する回路を図３に示す。この論
理を理解するには二つの新たな変数を導入する必要があ
る。すなわち、 （３） Ｐi ＝Ａi ∪Ｂi （４） Ｇi ＝Ａi ・Ｂi 変数Ｐは、その値が大きいとき桁上げ入力が桁上げ出力
に伝搬されるので「桁上げ伝搬」と呼ばれる。変数Ｇ
は、その値が大きいとき加算中にビットにより桁上げ出
力が生ずるので「桁上げ発生」と呼ばれる。これら新た
な変数によって式（１）および（２）は次のとおり変形
できる、すなわち （５） Ｓi ＝Ｐi ∪Ｃi （６） Ｃi+1 ＝Ｇi ＋Ｐi ・Ｃi 式（６）は、若干の代数の操作を加えて、新たな式すな
わち各レベルでの桁上げビットが各レベルの加数および
最下位の桁上げビットのみに左右される旨の式に変形す
るのに使うことができる。図３に示した４ビット加算器
において次の式を実動化できる。すなわち、 （７）（ａ）Ｃi ＝Ａ0 Ｂ0 ＝Ｇ0 （ｂ）Ｃ2 ＝Ｇ1 ＋Ｐ1 Ｃ1 ＝Ｇ1 ＋Ｐ1 Ｃ1 （ｃ）Ｃ3 ＝Ｇ2 ＋Ｐ2 Ｃ2 ＝Ｇ2 ＋Ｐ2 （Ｇ1 ＋Ｐ1
Ｃ1 ）＝Ｇ2 ＋Ｐ2 Ｇ1 ＋Ｐ2 Ｐ1 Ｃ1 （ｄ）Ｃ4 ＝Ｇ3 ＋Ｐ3 Ｃ3 ＝Ｇ3 ＋Ｐ3 （Ｇ2 ＋Ｐ2 Ｇ1 ＋Ｐ2 Ｐ1 Ｃ1 ） ＝Ｇ3 ＋Ｐ3 Ｇ2 ＋Ｐ3 Ｐ2 Ｇ1 ＋Ｐ3 Ｐ2 Ｐ1 Ｃ1 Ｇi およびＰi の各々は式（３）および（４）に示され
るとおりＡi およびＢiのみの関数であり、先行の桁上
げ値の関数ではない。また、式（７)(ｂ）に示されると
おり、Ｃ2 はＧ1 、Ｐ1 およびＣ1 の関数として計算さ
れ、式（７)(ｃ）に示されるとおり、Ｃ3 はＧ2 、Ｐ2
およびＣ2 の関数として計算される。しかし、Ｃ2 はＣ
1 によって解かれているので、Ｃ3 もＣ1 によって解く
ことができる。式（７)(ｄ）およびより一般的な式
（６）を注意深くみると、Ｃi+1 の各々がいくつかのＧ
i 、Ｐi およびＣ1 の関数であることが明らかになろ
う。図３にみられるとおり、より下位のビットの隣接上
位ビットへの印加は和の計算だけのためであって桁上げ
ビットの計算のためではない。各桁上げビットはいくつ
かのＧi 、Ｐi およびＣ1 の関数であるので最下位ビッ
ト以外のビットの桁上げ出力には左右されない。このよ
うに、桁上げ先見回路の桁上げ伝搬遅延は加算対象のビ
ットの数には左右されない。
【０００５】図３および図１ａをさらに参照すると、入
力信号（ＡおよびＢ）の印加から一つの加算回路段の発
生出力（Ｇi ）および伝搬出力（Ｐi ）への有効出力信
号出現までの遅延は１ゲート分（図１ａから認識でき
る）である。図３において桁上げ先見回路の桁上げ回復
部によって加わる遅延は２ゲート分であり、したがっ
て、加算器への入力信号印加から最後の桁上げビット発
生までの遅延は３ゲート分となる。この関係は加算対象
のビットの数には左右されない。複数ビット加算回路に
ついては、遅延は慣用の桁上げ伝搬加算器の遅延よりも
大幅に小さくなる。しかし、段数の増加とともに回路素
子数が大幅に増加する。桁上げ先見論理は、複数ビット
加算器の１段の実動化に慣用の桁上げ伝搬加算器よりも
ずっと多い素子数を要する。すなわち、桁上げ伝搬の高
速化が素子の高密度化を要することが上の説明から理解
されよう。図４は加算回路を実動化するための回路素子
のもう一つの例を示す。図４の加算回路は非常に高速で
あるが図３の加算回路と同様に多数の回路素子を用いて
いる。この例においても、高速桁上げ論理は素子の高密
度化を伴っている。ジリンクス，インコーポレーテッド
１９８９年発行のジリンクス社「プログラマブルゲー
トアレーデータブック」第６−３０頁乃至第６−４４頁
には、従来の同社製プログラマブルロジックデバイスに
実動化可能な種々の加算器および計数器が示してある。
上記ジリンクス社データブックの上記頁を引用してその
記載をこの明細書に組み入れる。同データブックの著作
権者であるジリンクス，インコーポレーテッドは同デー
タブックの上記頁の複写については何ら異存はないが、
それ以外については著作権の権利を留保する。図４の加
算回路は上記ジリンクス社データブックの第６−３０頁
に示してある。図５は計数器を示し、同データブックの
第６−３４頁に示してある。すなわち、図４および図５
はこれまでのジリンクス社製品で行われる算術演算の応
用を示す。これらジリンクス社製品では、和の計算には
一つの関数発生器が必要となり、桁上げ関数の計算には
もう一つの関数発生器が必要となる。これら二つの関数
発生器は、ジリンクス社製の慣用の回路配置融通性ある
ロジックアレーの一つの論理ブロックに通常は組み入れ
られている。
力信号（ＡおよびＢ）の印加から一つの加算回路段の発
生出力（Ｇi ）および伝搬出力（Ｐi ）への有効出力信
号出現までの遅延は１ゲート分（図１ａから認識でき
る）である。図３において桁上げ先見回路の桁上げ回復
部によって加わる遅延は２ゲート分であり、したがっ
て、加算器への入力信号印加から最後の桁上げビット発
生までの遅延は３ゲート分となる。この関係は加算対象
のビットの数には左右されない。複数ビット加算回路に
ついては、遅延は慣用の桁上げ伝搬加算器の遅延よりも
大幅に小さくなる。しかし、段数の増加とともに回路素
子数が大幅に増加する。桁上げ先見論理は、複数ビット
加算器の１段の実動化に慣用の桁上げ伝搬加算器よりも
ずっと多い素子数を要する。すなわち、桁上げ伝搬の高
速化が素子の高密度化を要することが上の説明から理解
されよう。図４は加算回路を実動化するための回路素子
のもう一つの例を示す。図４の加算回路は非常に高速で
あるが図３の加算回路と同様に多数の回路素子を用いて
いる。この例においても、高速桁上げ論理は素子の高密
度化を伴っている。ジリンクス，インコーポレーテッド
１９８９年発行のジリンクス社「プログラマブルゲー
トアレーデータブック」第６−３０頁乃至第６−４４頁
には、従来の同社製プログラマブルロジックデバイスに
実動化可能な種々の加算器および計数器が示してある。
上記ジリンクス社データブックの上記頁を引用してその
記載をこの明細書に組み入れる。同データブックの著作
権者であるジリンクス，インコーポレーテッドは同デー
タブックの上記頁の複写については何ら異存はないが、
それ以外については著作権の権利を留保する。図４の加
算回路は上記ジリンクス社データブックの第６−３０頁
に示してある。図５は計数器を示し、同データブックの
第６−３４頁に示してある。すなわち、図４および図５
はこれまでのジリンクス社製品で行われる算術演算の応
用を示す。これらジリンクス社製品では、和の計算には
一つの関数発生器が必要となり、桁上げ関数の計算には
もう一つの関数発生器が必要となる。これら二つの関数
発生器は、ジリンクス社製の慣用の回路配置融通性ある
ロジックアレーの一つの論理ブロックに通常は組み入れ
られている。
【０００６】このように、図４および図５の加算回路に
おいても、これら以外のジリンクス社製の従来の加算回
路においても、加算器または計数器の各段を実動化する
には少なくとも二つの関数発生器が必要になる。図６ｃ
の真数表は加算対象の二つの単一ビット、すなわち桁上
げ入力ビットおよび桁上げ出力ビットの間の論理関係を
示す。この真数表を注意深く分析すると有用なパターン
が得られる。ＡとＢとが等しいとき（すなわち１、２、
７および８行目）は、桁上げ出力Ｃout ビットはＡおよ
びＢの値である。ＡとＢとが等しくないとき（３〜６行
目）は、桁上げ出力Ｃout ビットの値は桁上げ入力ビッ
トＣinの値である。このパターンを等価ブーレ論理式は
次のように表わす。すなわち、 （１０） Ｃout ＝（Ａ∪Ｂ）・（Ｃin）＋反転（Ａ∪
Ｂ）・Ａ （１２） Ｃout ＝（Ａ∪Ｂ）・（Ｃin）＋反転（Ａ∪
Ｂ）・Ａ 図６ａに示した回路は式（１０）を実動化する。この回
路は二つの条件を満足する。ＡとＢとが等しくないとき
は、桁上げ入力端子の信号が桁上げ出力端子に送られ、
ＡとＢとが等しいときは、Ａの信号が桁上げ出力端子に
送られる。図６ａに示すとおり、加算対象の二つの単一
ビットすなわちＡおよびＢはＸＯＲゲート５１の二つの
入力端子に加えられる。ＡとＢとが等しい場合は、ＸＯ
Ｒゲート５１からのロウ出力信号がパストランジスタＴ
１をオンにしパストランジスタＴ２をオフにし、Ａから
桁上げ出力端子ＣOUT に信号を通過させる。ＡとＢとが
等しくない場合は、ＸＯＲゲート５１の出力はハイとな
り、パストランジスタＴ２をオンにしパストランジスタ
Ｔ１をオフにする。これによって、桁上げ入力端子ＣIN
の信号を桁上げ出力端子ＣOUT に通過させる。
おいても、これら以外のジリンクス社製の従来の加算回
路においても、加算器または計数器の各段を実動化する
には少なくとも二つの関数発生器が必要になる。図６ｃ
の真数表は加算対象の二つの単一ビット、すなわち桁上
げ入力ビットおよび桁上げ出力ビットの間の論理関係を
示す。この真数表を注意深く分析すると有用なパターン
が得られる。ＡとＢとが等しいとき（すなわち１、２、
７および８行目）は、桁上げ出力Ｃout ビットはＡおよ
びＢの値である。ＡとＢとが等しくないとき（３〜６行
目）は、桁上げ出力Ｃout ビットの値は桁上げ入力ビッ
トＣinの値である。このパターンを等価ブーレ論理式は
次のように表わす。すなわち、 （１０） Ｃout ＝（Ａ∪Ｂ）・（Ｃin）＋反転（Ａ∪
Ｂ）・Ａ （１２） Ｃout ＝（Ａ∪Ｂ）・（Ｃin）＋反転（Ａ∪
Ｂ）・Ａ 図６ａに示した回路は式（１０）を実動化する。この回
路は二つの条件を満足する。ＡとＢとが等しくないとき
は、桁上げ入力端子の信号が桁上げ出力端子に送られ、
ＡとＢとが等しいときは、Ａの信号が桁上げ出力端子に
送られる。図６ａに示すとおり、加算対象の二つの単一
ビットすなわちＡおよびＢはＸＯＲゲート５１の二つの
入力端子に加えられる。ＡとＢとが等しい場合は、ＸＯ
Ｒゲート５１からのロウ出力信号がパストランジスタＴ
１をオンにしパストランジスタＴ２をオフにし、Ａから
桁上げ出力端子ＣOUT に信号を通過させる。ＡとＢとが
等しくない場合は、ＸＯＲゲート５１の出力はハイとな
り、パストランジスタＴ２をオンにしパストランジスタ
Ｔ１をオフにする。これによって、桁上げ入力端子ＣIN
の信号を桁上げ出力端子ＣOUT に通過させる。
【０００７】図７ａは全加算器を示す。図６ｂおよび図
７ｂは、図６ａおよび図７ａの回路の代表的表示をそれ
ぞれ示す。図６ａおよび図７ａのインバータおよびトラ
ンジスタは図６ｂおよび７ｂではマルチプレクサＭとし
て表示してある。図２と図７ａとの比較によって、上述
の高速桁上げ論理が慣用の桁上げ伝搬加算器よりも高速
の桁上げ信号伝搬を提供することが明らかになろう。図
７ａはこの発明による全加算器の回路構成の一つの段を
示す。桁上げ伝搬は図６ａについて上に述べたとおり制
御される。上述のとおり、また図２に図示のとおり、慣
用の桁上げ伝搬加算器の伝搬遅延は、加算対象ビット対
あたり１ＡＮＤゲート分プラス１ＯＲゲート分プラス１
ＸＯＲゲート分である。これに対して、この発明による
回路の最悪の場合の遅延は、図７ａに示すとおり、入力
信号の一方、すなわちこの場合はＢi が桁上げ出力信号
まで伝搬されたとき、すなわちこの信号がＸＯＲゲート
９１プラスインバータ９２を通過しパストランジスタ９
３をオンにしたときに生ずる。この状態は加算対象のビ
ット全体について同時に生ずる。桁上げ信号がトランジ
スタ９４などトランジスタの長い列を伝搬する際の伝搬
遅延は加算結果の発生のためのゲート遅延に比べてごく
小さい追加遅延になるだけである。図７ａに示したよう
な四つの全加算器を縦続接続すると、最悪の場合の出力
信号Ｃout はＸＯＲゲート遅延プラスインバータ遅延プ
ラス四つのパストランジスタのごく小さい伝搬遅延のの
ちに発生する。
７ｂは、図６ａおよび図７ａの回路の代表的表示をそれ
ぞれ示す。図６ａおよび図７ａのインバータおよびトラ
ンジスタは図６ｂおよび７ｂではマルチプレクサＭとし
て表示してある。図２と図７ａとの比較によって、上述
の高速桁上げ論理が慣用の桁上げ伝搬加算器よりも高速
の桁上げ信号伝搬を提供することが明らかになろう。図
７ａはこの発明による全加算器の回路構成の一つの段を
示す。桁上げ伝搬は図６ａについて上に述べたとおり制
御される。上述のとおり、また図２に図示のとおり、慣
用の桁上げ伝搬加算器の伝搬遅延は、加算対象ビット対
あたり１ＡＮＤゲート分プラス１ＯＲゲート分プラス１
ＸＯＲゲート分である。これに対して、この発明による
回路の最悪の場合の遅延は、図７ａに示すとおり、入力
信号の一方、すなわちこの場合はＢi が桁上げ出力信号
まで伝搬されたとき、すなわちこの信号がＸＯＲゲート
９１プラスインバータ９２を通過しパストランジスタ９
３をオンにしたときに生ずる。この状態は加算対象のビ
ット全体について同時に生ずる。桁上げ信号がトランジ
スタ９４などトランジスタの長い列を伝搬する際の伝搬
遅延は加算結果の発生のためのゲート遅延に比べてごく
小さい追加遅延になるだけである。図７ａに示したよう
な四つの全加算器を縦続接続すると、最悪の場合の出力
信号Ｃout はＸＯＲゲート遅延プラスインバータ遅延プ
ラス四つのパストランジスタのごく小さい伝搬遅延のの
ちに発生する。
【０００８】
【課題を解決するための手段】この発明によると、回路
配置融通性ある論理ブロックを有し高速桁上げ論理を実
動化する回路を備えるプログラマブルロジックデバイス
を提供できる。加算器、減算器、累算器およびこれら以
外の機能回路すなわち桁上げ論理を用いた回路を実動化
する際にはこの高速桁上げ論理回路が有用である。高速
桁上げ通路は回路配置融通性あるロジックアレー内の専
用ハードウェアおよび専用相互配線回路で実現でき、桁
上げ信号発生のための桁上げ伝搬信号はプログラム可能
な関数発生器で発生できる。この専用桁上げ通路回路は
桁上げ信号の高速伝搬と桁上げ論理利用の論理機能の高
密度化を可能にする。桁上げ伝搬信号は和の発生にも用
いる。いくつかの実施例、すなわち和をプログラム可能
な関数発生器で発生するものと、専用ＸＯＲゲートで発
生するものと、桁上げ伝搬信号発生用ハードウェアで他
の論理機能も発生できるものとを説明する。一つの実施
例においては、桁上げ論理を用いた回路は従来技術の回
路よりも約４倍高速であり、約半数の論理ブロックで実
現可能であり、汎用ロジック資源を他の機能に振り向け
ることを可能にする。また、一つの実施例は、定数と変
数との間の加算または減算をその定数の提供のための相
互配線回路を用いることなく可能にする。
配置融通性ある論理ブロックを有し高速桁上げ論理を実
動化する回路を備えるプログラマブルロジックデバイス
を提供できる。加算器、減算器、累算器およびこれら以
外の機能回路すなわち桁上げ論理を用いた回路を実動化
する際にはこの高速桁上げ論理回路が有用である。高速
桁上げ通路は回路配置融通性あるロジックアレー内の専
用ハードウェアおよび専用相互配線回路で実現でき、桁
上げ信号発生のための桁上げ伝搬信号はプログラム可能
な関数発生器で発生できる。この専用桁上げ通路回路は
桁上げ信号の高速伝搬と桁上げ論理利用の論理機能の高
密度化を可能にする。桁上げ伝搬信号は和の発生にも用
いる。いくつかの実施例、すなわち和をプログラム可能
な関数発生器で発生するものと、専用ＸＯＲゲートで発
生するものと、桁上げ伝搬信号発生用ハードウェアで他
の論理機能も発生できるものとを説明する。一つの実施
例においては、桁上げ論理を用いた回路は従来技術の回
路よりも約４倍高速であり、約半数の論理ブロックで実
現可能であり、汎用ロジック資源を他の機能に振り向け
ることを可能にする。また、一つの実施例は、定数と変
数との間の加算または減算をその定数の提供のための相
互配線回路を用いることなく可能にする。
【０００９】この発明は、二つの論理的に等価の桁上げ
機能、すなわち、 （８） Ｃi+1 ＝（Ａi ∪Ｂi ）・（Ｃi ）＋（Ａi ∪
Ｂi ）・Ｂi （９） Ｃi+1 ＝（Ａi ∪Ｂi ）・（Ｃi ）＋（Ａi ∪
Ｂi ）・Ａi の一つのブーレ関数簡略化を利用する。高速桁上げ通路
は上記Ｃi 関数を受け上記Ｃi+1 関数を発生する。上記
式のＡi およびＢi のＸＯＲ関数は参照用テーブル関数
発生器から発生する。桁上げ通路は、一つのビットの桁
上げ出力を次のビットの桁上げ入力に接続した状態でア
レーの形に実動化する。高速桁上げ通路はこのようにし
て実現される。一つの実施例では、和の関数Ｓi を１ビ
ットあたり二つ以上の関数発生器を要することなく発生
できるようにＸＯＲゲートも備えてある。桁上げ論理ハ
ードウェアを汎用論理ブロックと関連して回路配置融通
性ある論理アレーに組み入れたときは、この高速桁上げ
論理回路には、近接論理ブロックの桁上げ入力と桁上げ
出力との間に機能向上用の専用相互配線構造を備えるの
が好ましい。桁上げ論理ハードウェアには桁上げ信号発
生用であって組合せ論理機能も発生できるマルチプレク
サなど他の構成も含めることができる。
機能、すなわち、 （８） Ｃi+1 ＝（Ａi ∪Ｂi ）・（Ｃi ）＋（Ａi ∪
Ｂi ）・Ｂi （９） Ｃi+1 ＝（Ａi ∪Ｂi ）・（Ｃi ）＋（Ａi ∪
Ｂi ）・Ａi の一つのブーレ関数簡略化を利用する。高速桁上げ通路
は上記Ｃi 関数を受け上記Ｃi+1 関数を発生する。上記
式のＡi およびＢi のＸＯＲ関数は参照用テーブル関数
発生器から発生する。桁上げ通路は、一つのビットの桁
上げ出力を次のビットの桁上げ入力に接続した状態でア
レーの形に実動化する。高速桁上げ通路はこのようにし
て実現される。一つの実施例では、和の関数Ｓi を１ビ
ットあたり二つ以上の関数発生器を要することなく発生
できるようにＸＯＲゲートも備えてある。桁上げ論理ハ
ードウェアを汎用論理ブロックと関連して回路配置融通
性ある論理アレーに組み入れたときは、この高速桁上げ
論理回路には、近接論理ブロックの桁上げ入力と桁上げ
出力との間に機能向上用の専用相互配線構造を備えるの
が好ましい。桁上げ論理ハードウェアには桁上げ信号発
生用であって組合せ論理機能も発生できるマルチプレク
サなど他の構成も含めることができる。
【００１０】
【実施例】図８ａは回路配置融通性ある論理ブロック内
で桁上げ論理を実動化する従来の回路を示す。図８ｂは
この発明による回路を示す。この発明によると、算術演
算論理はプログラム可能なデバイスおよびハードウェア
の組合せに実動化できる。従来技術のデバイスの場合と
同様に、桁上げ通路は、高速度達成のために図８ａにお
けるＭＵＸ９１３および図８ｂにおけるＭＵＸ９２３を
含むハードウェアで実動化する。図８ａに示すとおり、
入力信号を受けるためのデータ変形機能回路９１１およ
びＸＯＲゲート９１２も専用ハードウェアで実動化し、
和の計算のための追加のデータ変形機能回路９１４およ
び９１７およびＸＯＲゲート９１５および９１７はプロ
グラム可能な関数発生器９０２に実動化する。図８ｂに
おいて、データ変形回路９２１およびＸＯＲゲート９２
２は機能発生器９０３に実動化し、和の計算のためのＸ
ＯＲゲート９２６は、プログラム可能な関数発生器また
は専用ＸＯＲゲートであるユニット９０４に実動化す
る。図８ｃは図８ｂの場合と同様に高速桁上げ論理を実
動化でき、使用頻度の高いいくつかの論理機能を代替的
に実動化できるこの発明のもう一つの回路を示す。マル
チプレクサ８０１および８０４によって、ユーザは、図
８ｂと同様に信号を転送するか、桁上げマルチプレクサ
９２３の入力端子および制御端子に一定の０または１を
それぞれ供給するかを選択できる。この選択を行うよう
にメモリセル８０３および８０６でマルチプレクサ８０
１および８０４をそれぞれ制御する。マルチプレクサ８
０１および８０４が関数発生器９０３のＡi 信号および
Ｆ出力をそれぞれ転送している場合は、図８ｃの回路は
図８ｂの回路と同様に動作する。図８ｃにおいて、マル
チプレクサ８０１および８０４は表Ｉに示すような図８
ｂの回路のもたらす機能かそれ以外の組合せ機能かをユ
ーザが選択することを可能にする。マルチプレクサ８０
４は、桁上げ連鎖が演算のスキップまたは始動に用いら
れている際に桁上げ連鎖とは独立に関数発生器９０３を
用いることを可能にする。
で桁上げ論理を実動化する従来の回路を示す。図８ｂは
この発明による回路を示す。この発明によると、算術演
算論理はプログラム可能なデバイスおよびハードウェア
の組合せに実動化できる。従来技術のデバイスの場合と
同様に、桁上げ通路は、高速度達成のために図８ａにお
けるＭＵＸ９１３および図８ｂにおけるＭＵＸ９２３を
含むハードウェアで実動化する。図８ａに示すとおり、
入力信号を受けるためのデータ変形機能回路９１１およ
びＸＯＲゲート９１２も専用ハードウェアで実動化し、
和の計算のための追加のデータ変形機能回路９１４およ
び９１７およびＸＯＲゲート９１５および９１７はプロ
グラム可能な関数発生器９０２に実動化する。図８ｂに
おいて、データ変形回路９２１およびＸＯＲゲート９２
２は機能発生器９０３に実動化し、和の計算のためのＸ
ＯＲゲート９２６は、プログラム可能な関数発生器また
は専用ＸＯＲゲートであるユニット９０４に実動化す
る。図８ｃは図８ｂの場合と同様に高速桁上げ論理を実
動化でき、使用頻度の高いいくつかの論理機能を代替的
に実動化できるこの発明のもう一つの回路を示す。マル
チプレクサ８０１および８０４によって、ユーザは、図
８ｂと同様に信号を転送するか、桁上げマルチプレクサ
９２３の入力端子および制御端子に一定の０または１を
それぞれ供給するかを選択できる。この選択を行うよう
にメモリセル８０３および８０６でマルチプレクサ８０
１および８０４をそれぞれ制御する。マルチプレクサ８
０１および８０４が関数発生器９０３のＡi 信号および
Ｆ出力をそれぞれ転送している場合は、図８ｃの回路は
図８ｂの回路と同様に動作する。図８ｃにおいて、マル
チプレクサ８０１および８０４は表Ｉに示すような図８
ｂの回路のもたらす機能かそれ以外の組合せ機能かをユ
ーザが選択することを可能にする。マルチプレクサ８０
４は、桁上げ連鎖が演算のスキップまたは始動に用いら
れている際に桁上げ連鎖とは独立に関数発生器９０３を
用いることを可能にする。
【００１１】 表 Ｉ ８０６ ８０５ ８０３ ８０２ Ａi 機 能 １） １ ０ １ ０ ｘ Ｃi+1 ＝０ ２） １ ０ １ １ ｘ Ｃi+1 ＝１ ３） １ ０ ０ ｘ Ａi Ｃi+1 ＝Ａi ４） １ １ ｘ ｘ ｘ Ｃi+1 ＝Ｃi ５） ０ ｘ １ ０ ｘ Ｃi+1 ＝Ｃi ＡＮＤ Ｆi ６） ０ ｘ １ １ ｘ Ｃi+1 ＝Ｃi ＯＲ反転Ｆi ７） ０ ｘ ０ ｘ Ａi 加算器演算（図８ｂと同様） ８） ０ ｘ ０ ｘ ０ Ｃi+1 ＝Ｃi ＡＮＤ Ｆi ９） ０ ｘ ０ ｘ １ Ｃi+1 ＝Ｃi ＯＲ反転Ｆi 表Ｉの機能はすべて通常用いられている機能である。二
つのマルチプレクサ８０１および８０４を制御用のメモ
リセル８０２，８０３，８０５および８０６とともに付
加したことにより、チップ表面積の増加をほとんど伴う
ことなく図８ｂの回路の機能を強化できる。マルチプレ
クサ８０４は三つのモードの選択を可能にする。算術演
算においてはマルチプレクサ８０４は関数発生器９０３
のＦ出力を供給する（関数発生器９０３は図８ｂに示す
ようにプログラムされている）。マルチプレクサ８０４
はメモリセル８０５から一定の信号を供給するようにプ
ログラムすることもできる。
つのマルチプレクサ８０１および８０４を制御用のメモ
リセル８０２，８０３，８０５および８０６とともに付
加したことにより、チップ表面積の増加をほとんど伴う
ことなく図８ｂの回路の機能を強化できる。マルチプレ
クサ８０４は三つのモードの選択を可能にする。算術演
算においてはマルチプレクサ８０４は関数発生器９０３
のＦ出力を供給する（関数発生器９０３は図８ｂに示す
ようにプログラムされている）。マルチプレクサ８０４
はメモリセル８０５から一定の信号を供給するようにプ
ログラムすることもできる。
【００１２】セル８０５の論理０でマルチプレクサ９２
３はマルチプレクサ８０１から入力を受ける。メモリセ
ル８０２から供給される一定信号を桁上げ動作の始動の
ために供給することもできる。マルチプレクサ８０１が
備わっていない場合も、マルチプレクサ８０４でＡi 信
号を桁上げ出力端子Ｃi+1 に経路付与できる。セル８０
５の論理１でマルチプレクサ９２３が論理ブロックをス
キップするようにすることもできる。マルチプレクサ８
０１は、算術演算の場合の桁上げ値の始動、論理演算の
場合のＡＮＤ機能（メモリセル８０２への論理１の入力
による）またはＯＲ機能（メモリセル８０２への論理０
の入力による）の始動に使用できる。また、マルチプレ
クサ９２３をＣi およびＦi のＡＮＤまたはＯＲ出力の
発生に用いた場合は、マルチプレクサ８０１は一定値
（ＡＮＤ機能の場合は、０、ＯＲ機能の場合は１）を生
ずる。このように、マルチプレクサ８０１および８０４
は単独でも図８ｃのような組合せでもこれら以外の実施
例に使用できる。ジリンクス社ＸＣ４０００系デバイスに実動化した桁上
げ論理 図１０、１１ａ、１１ｂおよび１１ｃは図８ａの構造を
実動化するのにジリンクス社製ＸＣ４０００系製品で用
いている回路の回路図である。図１０において、高速桁
上げ論理は、多用途回路の回路配置に用いられる参照用
テーブル関数発生器、マルチプレクサ、メモリセルおよ
び追加の論理ゲートを含む回路に組み入れてある。参照
用テーブル関数発生器の動作を図９ａ−９ｄに関連して
説明する。図９ａは四つの入力信号の可能性ある１６の
組合せの一つに応答して出力信号を発生できる１６ビッ
ト参照用テーブルを示す。入力信号ＡおよびＢはこの１
６ビット参照用テーブル内の四つのコラムのどれか一つ
を選択するようにＸデコーダを制御する。入力信号Ｃお
よびＤはこの１６ビット参照用テーブルの四つのロウの
どれか一つを選択するようにＹデコーダを制御する。こ
の１６ビット参照用テーブルはそれぞれ選択されたロウ
およびコラムの交点のビットを代表する出力信号を生ず
る。そのような交点は１６個あり、したがってそのよう
なビットも１６個ある。それら１６個のビットで表現で
きる機能の組合せは２16通りあり得る。したがって、参
照用テーブル内の１６ビットでシミュレートすべきもの
がＮＯＲゲートである場合は、その参照用テーブル対応
のカルノーマップは図９ｃに示すとおりになる。図９ｃ
において、１番目のロウ（Ａ＝０、Ｂ＝０を表わす）お
よび１番目のコラム（Ｃ＝０、Ｄ＝０を表わす）の交点
のビット以外のビットはすべて“０”である。この１６
ビット参照用テーブルで発生すべき機能が使用頻度のよ
り低いものである場合（たとえば、Ａ＝０、Ｂ＝０、Ｃ
＝０、Ｄ＝０に対する出力信号が“１”であることを要
求される場合）、２進符号「１」が２番目のロウと１番
目のコラムとの交点に格納される。Ａ＝０、Ｂ＝０、Ｃ
＝０、Ｄ＝０のときおよびＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ
＝０のときの両方について２進符号「１」が要求される
場合は、２進符号「１」が１番目のコラムと１番目およ
び２番目のロウとの交点の各々に格納される。参照用テ
ーブルの上記ローディングで表される論理回路は図９ｄ
に示すとおりである。すなわち、図９ａの参照用テーブ
ルは２16個の論理機能の任意の一つの精密で単純な実動
化を表わす。
３はマルチプレクサ８０１から入力を受ける。メモリセ
ル８０２から供給される一定信号を桁上げ動作の始動の
ために供給することもできる。マルチプレクサ８０１が
備わっていない場合も、マルチプレクサ８０４でＡi 信
号を桁上げ出力端子Ｃi+1 に経路付与できる。セル８０
５の論理１でマルチプレクサ９２３が論理ブロックをス
キップするようにすることもできる。マルチプレクサ８
０１は、算術演算の場合の桁上げ値の始動、論理演算の
場合のＡＮＤ機能（メモリセル８０２への論理１の入力
による）またはＯＲ機能（メモリセル８０２への論理０
の入力による）の始動に使用できる。また、マルチプレ
クサ９２３をＣi およびＦi のＡＮＤまたはＯＲ出力の
発生に用いた場合は、マルチプレクサ８０１は一定値
（ＡＮＤ機能の場合は、０、ＯＲ機能の場合は１）を生
ずる。このように、マルチプレクサ８０１および８０４
は単独でも図８ｃのような組合せでもこれら以外の実施
例に使用できる。ジリンクス社ＸＣ４０００系デバイスに実動化した桁上
げ論理 図１０、１１ａ、１１ｂおよび１１ｃは図８ａの構造を
実動化するのにジリンクス社製ＸＣ４０００系製品で用
いている回路の回路図である。図１０において、高速桁
上げ論理は、多用途回路の回路配置に用いられる参照用
テーブル関数発生器、マルチプレクサ、メモリセルおよ
び追加の論理ゲートを含む回路に組み入れてある。参照
用テーブル関数発生器の動作を図９ａ−９ｄに関連して
説明する。図９ａは四つの入力信号の可能性ある１６の
組合せの一つに応答して出力信号を発生できる１６ビッ
ト参照用テーブルを示す。入力信号ＡおよびＢはこの１
６ビット参照用テーブル内の四つのコラムのどれか一つ
を選択するようにＸデコーダを制御する。入力信号Ｃお
よびＤはこの１６ビット参照用テーブルの四つのロウの
どれか一つを選択するようにＹデコーダを制御する。こ
の１６ビット参照用テーブルはそれぞれ選択されたロウ
およびコラムの交点のビットを代表する出力信号を生ず
る。そのような交点は１６個あり、したがってそのよう
なビットも１６個ある。それら１６個のビットで表現で
きる機能の組合せは２16通りあり得る。したがって、参
照用テーブル内の１６ビットでシミュレートすべきもの
がＮＯＲゲートである場合は、その参照用テーブル対応
のカルノーマップは図９ｃに示すとおりになる。図９ｃ
において、１番目のロウ（Ａ＝０、Ｂ＝０を表わす）お
よび１番目のコラム（Ｃ＝０、Ｄ＝０を表わす）の交点
のビット以外のビットはすべて“０”である。この１６
ビット参照用テーブルで発生すべき機能が使用頻度のよ
り低いものである場合（たとえば、Ａ＝０、Ｂ＝０、Ｃ
＝０、Ｄ＝０に対する出力信号が“１”であることを要
求される場合）、２進符号「１」が２番目のロウと１番
目のコラムとの交点に格納される。Ａ＝０、Ｂ＝０、Ｃ
＝０、Ｄ＝０のときおよびＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ
＝０のときの両方について２進符号「１」が要求される
場合は、２進符号「１」が１番目のコラムと１番目およ
び２番目のロウとの交点の各々に格納される。参照用テ
ーブルの上記ローディングで表される論理回路は図９ｄ
に示すとおりである。すなわち、図９ａの参照用テーブ
ルは２16個の論理機能の任意の一つの精密で単純な実動
化を表わす。
【００１３】図９ｂは１６個の選択ビットの任意の一つ
を生ずるためのもう一つの構成を示す。左側に「１６個
の選択ビット」と表示した縦方向コラムのレジスタ０−
１５の各々は２進符号１または０の被選択信号を含む。
信号Ａ、Ｂ、ＣおよびＤおよびそれらの複数の適当な組
合せを選択することにより、１６個の選択ビットレジス
タの１６個の位置の特定の一つに格納されている特定の
ビットが出力リード線に伝送される。例えば、「１」レ
ジスタ内のビットを出力リード線に伝送するには、その
ように表示されリード線に信号Ａ、Ｂ、Ｃ、Ｄを加え
る。上記１６個の選択ビットレジスタ内の１６個の位置
の中の「１５」と表示された信号を出力リード線に伝送
するには、信号Ａ、Ｂ、Ｃ、Ｄを該当コラムに加える。
この構成を用いて２16個の論理機能の任意の一つを実動
化できる。図１０について述べると、入力端子Ｆ１およ
びＦ２から入力信号Ａ0 およびＢ0 がそれぞれ供給され
る。関数発生器Ｆ、ＸＮＯＲゲートＸ１０１、メモリセ
ルＣＬ０、ＣＬ１、マルチプレクサＭ２、および第３の
入力端子Ｆ３は、選択的に加算器または減算器として機
能できるように組み合わされて動作する。関係発生器Ｆ
からの出力信号Ｓ0 を受ける蓄積セル（図示してない）
を有するデバイスにより、上記組合せ回路を累算器また
は計数器として動作可能にすることもできる。ＸＮＯＲ
ゲートＸ１０１の一方の入力はＭ２の出力であり、他方
の入力はＮＯＲゲートＮ２０１の出力である。ＮＯＲゲ
ートＮ２０１への二つの入力は入力端子Ｆ２への信号お
よびＣＬ７内の値の補数である。この回路をマルチビッ
ト加算器内の中間段として機能させるために、ＣＬ７は
ロウの信号をＮＯＲゲートＮ２０１に入力するように設
定してある。これによって、ＮＯＲゲートＮ２０１の出
力は入力端子Ｆ２への信号になる。
を生ずるためのもう一つの構成を示す。左側に「１６個
の選択ビット」と表示した縦方向コラムのレジスタ０−
１５の各々は２進符号１または０の被選択信号を含む。
信号Ａ、Ｂ、ＣおよびＤおよびそれらの複数の適当な組
合せを選択することにより、１６個の選択ビットレジス
タの１６個の位置の特定の一つに格納されている特定の
ビットが出力リード線に伝送される。例えば、「１」レ
ジスタ内のビットを出力リード線に伝送するには、その
ように表示されリード線に信号Ａ、Ｂ、Ｃ、Ｄを加え
る。上記１６個の選択ビットレジスタ内の１６個の位置
の中の「１５」と表示された信号を出力リード線に伝送
するには、信号Ａ、Ｂ、Ｃ、Ｄを該当コラムに加える。
この構成を用いて２16個の論理機能の任意の一つを実動
化できる。図１０について述べると、入力端子Ｆ１およ
びＦ２から入力信号Ａ0 およびＢ0 がそれぞれ供給され
る。関数発生器Ｆ、ＸＮＯＲゲートＸ１０１、メモリセ
ルＣＬ０、ＣＬ１、マルチプレクサＭ２、および第３の
入力端子Ｆ３は、選択的に加算器または減算器として機
能できるように組み合わされて動作する。関係発生器Ｆ
からの出力信号Ｓ0 を受ける蓄積セル（図示してない）
を有するデバイスにより、上記組合せ回路を累算器また
は計数器として動作可能にすることもできる。ＸＮＯＲ
ゲートＸ１０１の一方の入力はＭ２の出力であり、他方
の入力はＮＯＲゲートＮ２０１の出力である。ＮＯＲゲ
ートＮ２０１への二つの入力は入力端子Ｆ２への信号お
よびＣＬ７内の値の補数である。この回路をマルチビッ
ト加算器内の中間段として機能させるために、ＣＬ７は
ロウの信号をＮＯＲゲートＮ２０１に入力するように設
定してある。これによって、ＮＯＲゲートＮ２０１の出
力は入力端子Ｆ２への信号になる。
【００１４】上記回路機能をインクリメントモードにす
るかデクリメントモードにするかを制御するために、マ
ルチプレクサＭ２がＮＯＲゲートＮ２０１からの信号を
ＸＮＯＲゲートＸ１０１で反転するか否かを定める。Ｍ
２の供給する値はＣＬ０による制御の下にＦ３またはＣ
Ｌ１から供給される。ＣＬ１は静的な値の供給に通常用
いられ、Ｆ３は動的に変動する信号を供給する。Ｍ２に
より上記回路がインクリメントモードで機能している場
合は、信号Ｂ0がＸＮＯＲゲートＸ１０１を通じてＸＮ
ＯＲゲートＸ１０３に伝搬される。ＸＮＯＲゲートの真
数表は、ＸＮＯＲゲートの一方の端子への入力信号が他
方の端子への信号がハイの場合にＸＮＯＲゲートの出力
に送られることを示している。したがって、Ｍ２の出力
がハイの場合は、桁上げ論理はインクリメントモードで
機能する。しかし、Ｍ２の出力がロウの場合は、信号Ｂ
0 はＸＮＯＲゲートＸ１０１により反転され、この回路
の桁上げ論理はデクリメントモードで機能する。また、
インクリメントモード／デクリメントモード選択用の制
御信号がＦ３端子から供給される場合は、関数発生器Ｆ
に実動化された和論理が上記制御どおりインクリメント
モードまたはデクリメントモードで機能するように、そ
の制御信号を関数発生器Ｆにも加える。この回路を加算
器またはインクリメンタとして用いマルチプレクサＭ２
がハイの信号を発生し入力Ｂ0 がＸＮＯＲゲートＸ１０
３の入力に伝達されている状態をまず考える。メモリセ
ルの第２のグループＣＬ２−ＣＬ５およびＣＬ７が図１
０の回路にいくつかの機能を生じさせるように共動す
る。その回路をマルチビット加算器の中間段として動作
させるには、メモリセルＣＬ３、ＣＬ４およびＣＬ５を
ハイに設定する。これによって、組合せＸ１０３および
Ｉ１０４はＸＯＲゲート（図７ａのＸＯＲゲート９１と
等価）として動作し、ＸＮＯＲゲートＸ１０３の出力で
インバータＩ１０４を通過させる。メモリセルＣＬ４を
ハイに設定することによって、端子Ｆ１からの信号をラ
イン１０５に供給する。この回路配置において、図１０
のＦ段は図６ａおよび図７ａの桁上げ回路に等価とな
る。Ｆ１からの信号は、トランジスタＴ１０２（図７ａ
のトランジスタ９３と等価）がＡ0 とＢ0 との等しくな
ったのに応答してオンになった場合はＣ1 に伝搬され
る。メモリセルＣＬ５をハイに設定することによって、
セルＣＬ７内の値がライン１０５に同時に伝搬されるこ
とを防ぐ。
るかデクリメントモードにするかを制御するために、マ
ルチプレクサＭ２がＮＯＲゲートＮ２０１からの信号を
ＸＮＯＲゲートＸ１０１で反転するか否かを定める。Ｍ
２の供給する値はＣＬ０による制御の下にＦ３またはＣ
Ｌ１から供給される。ＣＬ１は静的な値の供給に通常用
いられ、Ｆ３は動的に変動する信号を供給する。Ｍ２に
より上記回路がインクリメントモードで機能している場
合は、信号Ｂ0がＸＮＯＲゲートＸ１０１を通じてＸＮ
ＯＲゲートＸ１０３に伝搬される。ＸＮＯＲゲートの真
数表は、ＸＮＯＲゲートの一方の端子への入力信号が他
方の端子への信号がハイの場合にＸＮＯＲゲートの出力
に送られることを示している。したがって、Ｍ２の出力
がハイの場合は、桁上げ論理はインクリメントモードで
機能する。しかし、Ｍ２の出力がロウの場合は、信号Ｂ
0 はＸＮＯＲゲートＸ１０１により反転され、この回路
の桁上げ論理はデクリメントモードで機能する。また、
インクリメントモード／デクリメントモード選択用の制
御信号がＦ３端子から供給される場合は、関数発生器Ｆ
に実動化された和論理が上記制御どおりインクリメント
モードまたはデクリメントモードで機能するように、そ
の制御信号を関数発生器Ｆにも加える。この回路を加算
器またはインクリメンタとして用いマルチプレクサＭ２
がハイの信号を発生し入力Ｂ0 がＸＮＯＲゲートＸ１０
３の入力に伝達されている状態をまず考える。メモリセ
ルの第２のグループＣＬ２−ＣＬ５およびＣＬ７が図１
０の回路にいくつかの機能を生じさせるように共動す
る。その回路をマルチビット加算器の中間段として動作
させるには、メモリセルＣＬ３、ＣＬ４およびＣＬ５を
ハイに設定する。これによって、組合せＸ１０３および
Ｉ１０４はＸＯＲゲート（図７ａのＸＯＲゲート９１と
等価）として動作し、ＸＮＯＲゲートＸ１０３の出力で
インバータＩ１０４を通過させる。メモリセルＣＬ４を
ハイに設定することによって、端子Ｆ１からの信号をラ
イン１０５に供給する。この回路配置において、図１０
のＦ段は図６ａおよび図７ａの桁上げ回路に等価とな
る。Ｆ１からの信号は、トランジスタＴ１０２（図７ａ
のトランジスタ９３と等価）がＡ0 とＢ0 との等しくな
ったのに応答してオンになった場合はＣ1 に伝搬され
る。メモリセルＣＬ５をハイに設定することによって、
セルＣＬ７内の値がライン１０５に同時に伝搬されるこ
とを防ぐ。
【００１５】メモリセルＣＬ３をロウに設定することに
よって、トランジスタＴ１０１およびＴ１０２はメモリ
セルＣＬ２内の信号で制御される。ＣＬ２がハイであれ
ば、トランジスタＴ１０１はオンとなり、Ｃ0 はＣ1 に
伝搬される。メモリセルＣＬ２およびＣＬ３のこの回路
配置により、桁上げ信号Ｃ0 がＦ段の桁上げ論理をスキ
ップ可能になる。特定の段の桁上げ論理をこのようにス
キップすることは、レイアウトの制約のために論理ブロ
ック内の特定の段を加算器（または計数器など）の一つ
の段以外の何れかの用途に使う必要が生じた場合に有用
になり得る。メモリセルＣＬ２をロウに設定した場合
（ＣＬ３もロウのまま）は、Ｔ１０１はオフになりＴ１
０２はオンになる。Ｔ１０２がオンのときは、ライン１
０５の信号はＣ0 に伝搬される。ライン１０５への信号
は、インバータＩ１０５およびＩ１０６とともに３：１
マルチプレクサＭ１０１を構成するメモリセルＣＬ４、
ＣＬ５およびＣＬ７に制御される。マルチプレクサＭ１
０１は三つの信号、すなわち端子Ｆ１への信号、端子Ｆ
３への信号の補数（Ｆ３）およびメモリセルＣＬ７内の
信号のどれをライン１０５に出力するかを制御する。端
子Ｆ３への信号がマルチプレクサＭ２またはマルチプレ
クサＭ１０１に用いられることに注意されたい。
よって、トランジスタＴ１０１およびＴ１０２はメモリ
セルＣＬ２内の信号で制御される。ＣＬ２がハイであれ
ば、トランジスタＴ１０１はオンとなり、Ｃ0 はＣ1 に
伝搬される。メモリセルＣＬ２およびＣＬ３のこの回路
配置により、桁上げ信号Ｃ0 がＦ段の桁上げ論理をスキ
ップ可能になる。特定の段の桁上げ論理をこのようにス
キップすることは、レイアウトの制約のために論理ブロ
ック内の特定の段を加算器（または計数器など）の一つ
の段以外の何れかの用途に使う必要が生じた場合に有用
になり得る。メモリセルＣＬ２をロウに設定した場合
（ＣＬ３もロウのまま）は、Ｔ１０１はオフになりＴ１
０２はオンになる。Ｔ１０２がオンのときは、ライン１
０５の信号はＣ0 に伝搬される。ライン１０５への信号
は、インバータＩ１０５およびＩ１０６とともに３：１
マルチプレクサＭ１０１を構成するメモリセルＣＬ４、
ＣＬ５およびＣＬ７に制御される。マルチプレクサＭ１
０１は三つの信号、すなわち端子Ｆ１への信号、端子Ｆ
３への信号の補数（Ｆ３）およびメモリセルＣＬ７内の
信号のどれをライン１０５に出力するかを制御する。端
子Ｆ３への信号がマルチプレクサＭ２またはマルチプレ
クサＭ１０１に用いられることに注意されたい。
【００１６】上述のとおり、Ｆ段がマルチビット加算器
内の中間段として動作する場合は、Ｆ１端子への信号を
ライン１０５に出力するようにメモリセルをプログラム
する。併せて、ＸＮＯＲゲートＸ１０３の供給する値、
すなわちラインＦ１およびＦ２への入力Ａ0 およびＢ0
の関数になるように設定された値が桁上げ入力信号Ｃ0
とＦ1 に生ずる値とのいずれを伝搬するかを決めるよう
に、ＣＬ３はハイに設定してある。Ｆ段がマルチビット
加算器で最下位ビットを加算するために、論理零を桁上
げ入力端子Ｃａｒｒｙ ＩｎT か桁上げ入力端子Ｃａｒ
ｒｙ ＩｎB かの一方に加え信号伝搬のためにメモリセ
ルを設定することによって桁上げ入力を零にプリセット
することができる。（この論理零の信号の発生は図１１
ａに関連して後述する。） Ｇ段の桁上げ入力信号Ｃ0 のプリセットのために、Ｆ３
反転への信号、ＣＬ７内の信号またはＦ１への信号のい
ずれかを使うこともできる。Ｆ３反転の信号はＣＬ５を
ハイにＣＬ４をロウに設定することによってライン１０
５への出力用に選択され、ＣＬ７の信号はＣＬ４および
ＣＬ５の両方の信号をロウに設定することによって選択
される。Ｆ１の入力端子は最低次ビットがＧ段で計算さ
れるときにＣ1 信号をプリセットするのに使うこともで
きる。Ｆ１はＦ関数発生器へのＦ１入力が不要のとき用
いることができる。Ｆ１をＣ1 プリセット用の入力とし
て用いるために、メモリセルＣＬ４およびＣＬ５にハイ
の信号を格納する。また、ＣＬ３をロウにＣＬ２をロウ
に設定してトランジスタＴ１０１をオフにするとともに
トランジスタＴ１０２をオンにしてライン１０５の信号
がＣ1 に伝搬するようにする。
内の中間段として動作する場合は、Ｆ１端子への信号を
ライン１０５に出力するようにメモリセルをプログラム
する。併せて、ＸＮＯＲゲートＸ１０３の供給する値、
すなわちラインＦ１およびＦ２への入力Ａ0 およびＢ0
の関数になるように設定された値が桁上げ入力信号Ｃ0
とＦ1 に生ずる値とのいずれを伝搬するかを決めるよう
に、ＣＬ３はハイに設定してある。Ｆ段がマルチビット
加算器で最下位ビットを加算するために、論理零を桁上
げ入力端子Ｃａｒｒｙ ＩｎT か桁上げ入力端子Ｃａｒ
ｒｙ ＩｎB かの一方に加え信号伝搬のためにメモリセ
ルを設定することによって桁上げ入力を零にプリセット
することができる。（この論理零の信号の発生は図１１
ａに関連して後述する。） Ｇ段の桁上げ入力信号Ｃ0 のプリセットのために、Ｆ３
反転への信号、ＣＬ７内の信号またはＦ１への信号のい
ずれかを使うこともできる。Ｆ３反転の信号はＣＬ５を
ハイにＣＬ４をロウに設定することによってライン１０
５への出力用に選択され、ＣＬ７の信号はＣＬ４および
ＣＬ５の両方の信号をロウに設定することによって選択
される。Ｆ１の入力端子は最低次ビットがＧ段で計算さ
れるときにＣ1 信号をプリセットするのに使うこともで
きる。Ｆ１はＦ関数発生器へのＦ１入力が不要のとき用
いることができる。Ｆ１をＣ1 プリセット用の入力とし
て用いるために、メモリセルＣＬ４およびＣＬ５にハイ
の信号を格納する。また、ＣＬ３をロウにＣＬ２をロウ
に設定してトランジスタＴ１０１をオフにするとともに
トランジスタＴ１０２をオンにしてライン１０５の信号
がＣ1 に伝搬するようにする。
【００１７】メモリセルＣＬ７は３：１マルチプレクサ
Ｍ１０１の一部として機能するほかはＮＯＲゲートＮ２
０１およびＮ２０２への一つの入力を制御する。Ｆ段が
端子Ｆ１およびＦ２への値Ａ0 およびＢ0 の加算のため
のマルチビット加算器の中の中間段として機能するよう
にするために、ＣＬ７をハイに設定してＮ２０１の出力
が入力端子Ｆ２への信号であるようにする。Ｆ１への入
力値Ａ0 に定数を加えるためにＣＬ７はロウに設定して
ある。これによってＮ２０１への入力がハイになり、そ
の出力がロウになり、加数がマルチプレクサＭ２に選択
されるようにする。メモリセルＣＬ０は、ＣＬ１の値ま
たはＦ３の値をＸＮＯＲゲートＸ１０１に選択的に印加
し、このゲートＸ１０１によりＸ１０３が端子Ｆ１の値
Ａ0 に加えるべき出力を発生する。このように、ＣＬ７
をロウにプログラムすることによって、相互配線資源、
すなわち他の論理ブロック（図示してない）への信号供
給に必要となる端子Ｆ２の接続を受ける相互配線資源を
用いることなく、１ビットを入力値に加えるべき一定値
としてプログラムすることができる。図１０のメモリセ
ルの論理値のすべての組合せが許容できるのではない。
例えば、Ｍ１０１内では、セルＣＬ４がハイでメモリセ
ルＣＬ５がロウの場合は、それらハイおよびロウの信号
の両方がライン１０５に同時に入力されることがあり得
るので、コンテンションが生じ得る。このようなコンテ
ンションを防ぐために、メモリセルプログラム用のソフ
トウェアを上記組合せを防止するようにプログラムす
る。または、ライン１０５に出力すべき二つの信号の一
方だけを選択するように余分のメモリセルを加えること
もできる。
Ｍ１０１の一部として機能するほかはＮＯＲゲートＮ２
０１およびＮ２０２への一つの入力を制御する。Ｆ段が
端子Ｆ１およびＦ２への値Ａ0 およびＢ0 の加算のため
のマルチビット加算器の中の中間段として機能するよう
にするために、ＣＬ７をハイに設定してＮ２０１の出力
が入力端子Ｆ２への信号であるようにする。Ｆ１への入
力値Ａ0 に定数を加えるためにＣＬ７はロウに設定して
ある。これによってＮ２０１への入力がハイになり、そ
の出力がロウになり、加数がマルチプレクサＭ２に選択
されるようにする。メモリセルＣＬ０は、ＣＬ１の値ま
たはＦ３の値をＸＮＯＲゲートＸ１０１に選択的に印加
し、このゲートＸ１０１によりＸ１０３が端子Ｆ１の値
Ａ0 に加えるべき出力を発生する。このように、ＣＬ７
をロウにプログラムすることによって、相互配線資源、
すなわち他の論理ブロック（図示してない）への信号供
給に必要となる端子Ｆ２の接続を受ける相互配線資源を
用いることなく、１ビットを入力値に加えるべき一定値
としてプログラムすることができる。図１０のメモリセ
ルの論理値のすべての組合せが許容できるのではない。
例えば、Ｍ１０１内では、セルＣＬ４がハイでメモリセ
ルＣＬ５がロウの場合は、それらハイおよびロウの信号
の両方がライン１０５に同時に入力されることがあり得
るので、コンテンションが生じ得る。このようなコンテ
ンションを防ぐために、メモリセルプログラム用のソフ
トウェアを上記組合せを防止するようにプログラムす
る。または、ライン１０５に出力すべき二つの信号の一
方だけを選択するように余分のメモリセルを加えること
もできる。
【００１８】上述のとおり、二つの段すなわち各々がマ
ルチビット加算器の１ビットを代表するＦ段およびＧ段
を図１０に示すとおり互いに縦続接続する。このように
して一つの論理ブロックで、桁上げ論理を用いるマルチ
ビット機能の中の２つのビットを実動化できる。この構
成は、これまでのジリンクス社製デバイスに比べて、桁
上げ論理を使う機能の実動化に必要な回路素子の密度を
大幅に改善する。これと対照的に、図５に示すとおり、
従来技術の回路では論理ブロックあたり１ビットだけの
密度でマルチビット計数器を実現している。図１０のＧ
段について述べると、このＧ段のマルチプレクサＭ３が
Ｆ段の桁上げ出力信号Ｃ1 を二つのインバータＩ１０７
およびＩ１０８によるバッファを経て受ける。加算器で
は、桁上げ出力信号Ｃ1 を端子Ｇ４およびＧ１にそれぞ
れ現われている加数Ａ1 およびＢ1 とＧ関数発生器で組
み合わせて和ビットＳ1 を計算する。Ｆ段の桁上げ出力
信号Ｃ1 も、Ｇ段の桁上げ論理の回路配置条件に応じ
て、トランジスタＴ１０３によるＧ段の桁上げ出力Ｃ
i+2 への伝搬に利用できる。Ｇ段の桁上げ論理の大部分
はＦ段の桁上げ論理と同じである。例えば、Ｇ段のＸＮ
ＯＲゲートＸ１０２はＦ段のＸＮＯＲゲートＸ１０１と
相似的に機能して同じマルチプレクサＭ２の出力による
制御を受け、Ｇ段が加算器またはインクリメンタとして
機能するか減算器またはデクリメンタとして機能するか
を決める。また、Ｇ段のＮＯＲゲートＮ２０２はＦ段の
ＮＯＲゲートＮ２０１、すなわちメモリセルＣＬ７によ
る一方の入力の制御をＧ段の加数がそのＧ段の入力端子
に接続してある相互配線資源の使用を要することなく一
定値に強制的に収まるように行うＮＯＲゲートＮ２０１
として機能する。
ルチビット加算器の１ビットを代表するＦ段およびＧ段
を図１０に示すとおり互いに縦続接続する。このように
して一つの論理ブロックで、桁上げ論理を用いるマルチ
ビット機能の中の２つのビットを実動化できる。この構
成は、これまでのジリンクス社製デバイスに比べて、桁
上げ論理を使う機能の実動化に必要な回路素子の密度を
大幅に改善する。これと対照的に、図５に示すとおり、
従来技術の回路では論理ブロックあたり１ビットだけの
密度でマルチビット計数器を実現している。図１０のＧ
段について述べると、このＧ段のマルチプレクサＭ３が
Ｆ段の桁上げ出力信号Ｃ1 を二つのインバータＩ１０７
およびＩ１０８によるバッファを経て受ける。加算器で
は、桁上げ出力信号Ｃ1 を端子Ｇ４およびＧ１にそれぞ
れ現われている加数Ａ1 およびＢ1 とＧ関数発生器で組
み合わせて和ビットＳ1 を計算する。Ｆ段の桁上げ出力
信号Ｃ1 も、Ｇ段の桁上げ論理の回路配置条件に応じ
て、トランジスタＴ１０３によるＧ段の桁上げ出力Ｃ
i+2 への伝搬に利用できる。Ｇ段の桁上げ論理の大部分
はＦ段の桁上げ論理と同じである。例えば、Ｇ段のＸＮ
ＯＲゲートＸ１０２はＦ段のＸＮＯＲゲートＸ１０１と
相似的に機能して同じマルチプレクサＭ２の出力による
制御を受け、Ｇ段が加算器またはインクリメンタとして
機能するか減算器またはデクリメンタとして機能するか
を決める。また、Ｇ段のＮＯＲゲートＮ２０２はＦ段の
ＮＯＲゲートＮ２０１、すなわちメモリセルＣＬ７によ
る一方の入力の制御をＧ段の加数がそのＧ段の入力端子
に接続してある相互配線資源の使用を要することなく一
定値に強制的に収まるように行うＮＯＲゲートＮ２０１
として機能する。
【００１９】しかし、Ｆ段のメモリセルＣＬ２およびＣ
Ｌ３に対して、Ｇ段はただ１個のメモリセルＣＬ６を備
える。ＣＬ６はＣＬ３と同様に機能し、Ｇ段がマルチビ
ット加算器内の中間段として機能するか桁上げ信号がＧ
段の桁上げ論理をバイパスするかを制御する。ＣＬ６が
ハイの状態では、トランジスタＴ１０５はオンになり、
Ｇ段はマルチビット加算器の中間段として機能する。Ｃ
Ｌ６がロウの状態では、ロウの信号がトランジスタＴ１
０６を経てインバータＴ１１０に印加され、トランジス
タＴ１０３がオンになる（Ｔ１０４はオフとなる）。Ｔ
１０３がオンになったことにより、Ｃ1 における桁上げ
信号はＧ段の桁上げ論理をバイパスすることができる。
Ｆ段の場合と同様に、Ｇ段または論理ブロック内の任意
の特定の段をバイパスすることは、Ｇ段を他の機能のた
めに用いる設計レイアウトによって要求され得る。Ｇ段
内のマルチプレクサＭ３およびＭ４は互いに組み合わせ
てＦ段のマルチプレクサＭ１およびＭ２とは異なった使
い方をする。Ｆ段のマルチプレクサＭ２はＧ段の桁上げ
論理およびＦ段の桁上げ論理がインクリメントモードで
機能するかデクリメントモードで機能するかを制御す
る。しかし、Ｇ段はそれ自身のマルチプレクサＭ４を備
え、それによって、関数発生器Ｇ内の和の論理がインク
リメントモードおよびデクリメントモードのどちらで動
作するかを制御する。Ｍ４は、その入力の一つＧ３が対
応入力Ｆ３の場合と同様に同じ相互配線回路（図示して
ない）、すなわちＦ機能発生器のインクリメントモード
／デクリメントモードを制御する回路に接続されてい
る。
Ｌ３に対して、Ｇ段はただ１個のメモリセルＣＬ６を備
える。ＣＬ６はＣＬ３と同様に機能し、Ｇ段がマルチビ
ット加算器内の中間段として機能するか桁上げ信号がＧ
段の桁上げ論理をバイパスするかを制御する。ＣＬ６が
ハイの状態では、トランジスタＴ１０５はオンになり、
Ｇ段はマルチビット加算器の中間段として機能する。Ｃ
Ｌ６がロウの状態では、ロウの信号がトランジスタＴ１
０６を経てインバータＴ１１０に印加され、トランジス
タＴ１０３がオンになる（Ｔ１０４はオフとなる）。Ｔ
１０３がオンになったことにより、Ｃ1 における桁上げ
信号はＧ段の桁上げ論理をバイパスすることができる。
Ｆ段の場合と同様に、Ｇ段または論理ブロック内の任意
の特定の段をバイパスすることは、Ｇ段を他の機能のた
めに用いる設計レイアウトによって要求され得る。Ｇ段
内のマルチプレクサＭ３およびＭ４は互いに組み合わせ
てＦ段のマルチプレクサＭ１およびＭ２とは異なった使
い方をする。Ｆ段のマルチプレクサＭ２はＧ段の桁上げ
論理およびＦ段の桁上げ論理がインクリメントモードで
機能するかデクリメントモードで機能するかを制御す
る。しかし、Ｇ段はそれ自身のマルチプレクサＭ４を備
え、それによって、関数発生器Ｇ内の和の論理がインク
リメントモードおよびデクリメントモードのどちらで動
作するかを制御する。Ｍ４は、その入力の一つＧ３が対
応入力Ｆ３の場合と同様に同じ相互配線回路（図示して
ない）、すなわちＦ機能発生器のインクリメントモード
／デクリメントモードを制御する回路に接続されてい
る。
【００２０】Ｇ段のマルチプレクサＭ３およびＭ４への
他の入力は、同時に必要となる信号が同一のマルチプレ
クサに入力されることがないように分配される。マルチ
ビット加算器内の中間段として動作するには、Ｇ関数発
生器はインクリメント・デクリメントモード間の動作モ
ードの信号制御とより下位のビットからの桁上げ信号と
の両方を必要とする。したがって、Ｆ３へのインクリメ
ント／デクリメントモード信号はＧ３経由でマルチプレ
クサＭ４にも印加し、下位ビットからの桁上げ出力信号
はマルチプレクサＭ３に送り、これら両方の信号がＧ関
数発生器に同時に供給されるようにする。さらに、算術
溢れの検出のために後述のとおり信号Ｃ1 およびＣ0 は
比較する必要があり、したがって同時に供給されている
必要がある。そこで、信号Ｃ1 は一方のマルチプレクサ
Ｍ３に入力され信号Ｃ0 は他方のマルチプレクサＭ４に
入力され、これら両信号がＧ関数発生器に一緒に供給さ
れるようにしている。互いに縦続接続した二つの段を含
む図１０の回路は先行ブロックにおける最上位ビット処
理の際の算術溢れをＧ段で検出する能力を備える。算術
溢れの検出を、符号ビットの桁上げと最上位ビットの桁
上げとの相違の認識によって行うことは当業者に周知で
ある。したがって、算術溢れ状態の検出は符号ビットの
桁上げと最上位ビットの桁上げとのＸＯＲ関数の計算に
よって達成する。図１０の回路では、最上位ビットの桁
上げはＣ0 すなわちＦ段への桁上げ入力に供給された符
号ビットの桁上げ（Ｆ段へのＡ0 およびＢ0 信号とＣ0
信号との関数）はＣ1 すなわちＦ段への桁上げ出力に供
給される。Ｃ0 はＩ１２０およびＩ１２１を経てＧ段内
のマルチプレクサＭ４に送られる。Ｃ1 はＩ１０７およ
びＩ１０８を経てＧ段内のマルチプレクサＭ３に送られ
る。算術溢れ検出用に図１０の回路を回路配置するため
に、Ｍ３はＣ1 をＧ関数発生器に経路づけするようにプ
ログラムし、Ｍ４はＣ0 をＧ関数発生器に経路づけする
ようにプログラムする。Ｇ関数発生器はＣ1 およびＣ0
のＸＯＲ関数、すなわち上述のとおり算術溢れ検出信号
であるこのＸＯＲ関数を計算するようにプログラムす
る。
他の入力は、同時に必要となる信号が同一のマルチプレ
クサに入力されることがないように分配される。マルチ
ビット加算器内の中間段として動作するには、Ｇ関数発
生器はインクリメント・デクリメントモード間の動作モ
ードの信号制御とより下位のビットからの桁上げ信号と
の両方を必要とする。したがって、Ｆ３へのインクリメ
ント／デクリメントモード信号はＧ３経由でマルチプレ
クサＭ４にも印加し、下位ビットからの桁上げ出力信号
はマルチプレクサＭ３に送り、これら両方の信号がＧ関
数発生器に同時に供給されるようにする。さらに、算術
溢れの検出のために後述のとおり信号Ｃ1 およびＣ0 は
比較する必要があり、したがって同時に供給されている
必要がある。そこで、信号Ｃ1 は一方のマルチプレクサ
Ｍ３に入力され信号Ｃ0 は他方のマルチプレクサＭ４に
入力され、これら両信号がＧ関数発生器に一緒に供給さ
れるようにしている。互いに縦続接続した二つの段を含
む図１０の回路は先行ブロックにおける最上位ビット処
理の際の算術溢れをＧ段で検出する能力を備える。算術
溢れの検出を、符号ビットの桁上げと最上位ビットの桁
上げとの相違の認識によって行うことは当業者に周知で
ある。したがって、算術溢れ状態の検出は符号ビットの
桁上げと最上位ビットの桁上げとのＸＯＲ関数の計算に
よって達成する。図１０の回路では、最上位ビットの桁
上げはＣ0 すなわちＦ段への桁上げ入力に供給された符
号ビットの桁上げ（Ｆ段へのＡ0 およびＢ0 信号とＣ0
信号との関数）はＣ1 すなわちＦ段への桁上げ出力に供
給される。Ｃ0 はＩ１２０およびＩ１２１を経てＧ段内
のマルチプレクサＭ４に送られる。Ｃ1 はＩ１０７およ
びＩ１０８を経てＧ段内のマルチプレクサＭ３に送られ
る。算術溢れ検出用に図１０の回路を回路配置するため
に、Ｍ３はＣ1 をＧ関数発生器に経路づけするようにプ
ログラムし、Ｍ４はＣ0 をＧ関数発生器に経路づけする
ようにプログラムする。Ｇ関数発生器はＣ1 およびＣ0
のＸＯＲ関数、すなわち上述のとおり算術溢れ検出信号
であるこのＸＯＲ関数を計算するようにプログラムす
る。
【００２１】図１０の回路はデクリメントでも機能す
る。デクリメントモードでは、この回路は計数器をデク
リメントするか、または変数から定数を減算するなどの
減算を行う。図１０の回路においては減算の実施にいく
つかのモードを用いることができる。減算の三つの通常
のモードは、２の補数モード、１の補数モードおよび符
号・大きさモードである。減算の２の補数モードを用い
る場合は、最下位ビットの桁上げ入力ビットを論理１に
プリセットする。その最下位ビットをＦ段から供給する
場合は、その最下位ビットの桁上げ入力を桁上げ入力端
子Ｃａｒｒｙ ＩｎT またはＣａｒｒｙＩｎB 経由でリ
セットし、メモリセルＭＣを信号のＣ0 への伝搬に設定
する。プリセット信号をＦ段の桁上げ入力端子Ｃａｒｒ
ｙ ＩｎB またはＣａｒｒｙＩｎT に印加するために、
プリセット信号をもう一つの論理ブロックのＦ段で発生
し、図１０乃至図１２に関連して後述する手段により最
下位ビットのＦ段に供給する。この信号は上述のとおり
Ｆ段で発生し、トランジスタＴ１０３をオンにトランジ
スタＴ１０４をオフにすることによってＧ段経由で次の
論理ブロックに送ることもできる。このようにして、プ
リセット信号発生用のその論理ブロックのＧ段内の桁上
げ論理はバイパスされる。最下位ビットをＧ段で２の補
数の減算で供給する場合は、マルチプレクサＭ１０１の
三つの入力の一つをＣ1 の論理１へのプリセットに使え
るように、トランジスタＴ１０１をオフにトランジスタ
Ｔ１０２をオンにすることもできる。マルチプレクサＭ
１０１は、Ｆ３にロウの信号を印加しＣＬ５をハイにＣ
Ｌ４をロウに設定することによって、論理１をＦ３端子
経由で供給できる。マルチプレクサＭ１０１は、ＣＬ７
をハイに、ＣＬ５をロウに、ＣＬ４をロウにそれぞれ設
定することによって、メモリセルＣＬ７内の格納値とし
て論理１を供給できる。また、マルチプレクサＭ１０１
は、ハイの信号をＦ１に印加し、ＣＬ５およびＣＬ４を
ハイに設定することによって、Ｆ１入力端子経由で論理
１を供給できる。
る。デクリメントモードでは、この回路は計数器をデク
リメントするか、または変数から定数を減算するなどの
減算を行う。図１０の回路においては減算の実施にいく
つかのモードを用いることができる。減算の三つの通常
のモードは、２の補数モード、１の補数モードおよび符
号・大きさモードである。減算の２の補数モードを用い
る場合は、最下位ビットの桁上げ入力ビットを論理１に
プリセットする。その最下位ビットをＦ段から供給する
場合は、その最下位ビットの桁上げ入力を桁上げ入力端
子Ｃａｒｒｙ ＩｎT またはＣａｒｒｙＩｎB 経由でリ
セットし、メモリセルＭＣを信号のＣ0 への伝搬に設定
する。プリセット信号をＦ段の桁上げ入力端子Ｃａｒｒ
ｙ ＩｎB またはＣａｒｒｙＩｎT に印加するために、
プリセット信号をもう一つの論理ブロックのＦ段で発生
し、図１０乃至図１２に関連して後述する手段により最
下位ビットのＦ段に供給する。この信号は上述のとおり
Ｆ段で発生し、トランジスタＴ１０３をオンにトランジ
スタＴ１０４をオフにすることによってＧ段経由で次の
論理ブロックに送ることもできる。このようにして、プ
リセット信号発生用のその論理ブロックのＧ段内の桁上
げ論理はバイパスされる。最下位ビットをＧ段で２の補
数の減算で供給する場合は、マルチプレクサＭ１０１の
三つの入力の一つをＣ1 の論理１へのプリセットに使え
るように、トランジスタＴ１０１をオフにトランジスタ
Ｔ１０２をオンにすることもできる。マルチプレクサＭ
１０１は、Ｆ３にロウの信号を印加しＣＬ５をハイにＣ
Ｌ４をロウに設定することによって、論理１をＦ３端子
経由で供給できる。マルチプレクサＭ１０１は、ＣＬ７
をハイに、ＣＬ５をロウに、ＣＬ４をロウにそれぞれ設
定することによって、メモリセルＣＬ７内の格納値とし
て論理１を供給できる。また、マルチプレクサＭ１０１
は、ハイの信号をＦ１に印加し、ＣＬ５およびＣＬ４を
ハイに設定することによって、Ｆ１入力端子経由で論理
１を供給できる。
【００２２】上記１の補数の減算または符号・大きさ減
算を行うときは、最下位ビットの桁上げ入力は論理０に
通常プリセットする。この１の補数の減算の場合は、符
号ビットの桁上げ出力は最終解の発生のために最下位ビ
ットに加えなければならない。この動作は、最下位ビッ
トの桁上げ入力をプリセットするのではなく、符号ビッ
トの桁上げ出力端子を最下位ビットの桁上げ入力端子に
接続することによって達成できる。符号ビットの桁上げ
出力は和出力に加算することもできる。最下位ビットを
Ｆ段で計算する場合は、桁上げ入力端子Ｃａｒｒｙ Ｉ
ｎT またはＣａｒｒｙ ＩｎB に論理０を印加しメモリ
セルＭＣを桁上げ入力Ｃ0 への信号伝搬に設定すること
によって、桁上げ入力Ｃ0 を０にプリセットする。ま
た、最下位ビットをＧ段で計算する場合は、桁上げ入力
Ｃ1 を上述のとおりマルチプレクサＭ１０１内の三つの
経路の一つ経由で０にプリセットする。Ｆ３端子経由で
論理０を供給するために、ハイの信号をＦ３に印加する
（反転されるから）。ＣＬ７経由で論理信号を供給する
ために、論理０をＣＬ７に入力する。Ｆ１経由で論理０
を供給するために、ロウの信号をＦ１に印加する。上記
２の補数の減算および１の補数の減算の両方について
は、マルチプレクサＭ２の出力はロウに設定しなければ
ならない。符号・大きさ減算については、Ｍ２の出力は
二つの数の符号が同じであればロウに設定する。二つの
数の符号が互いに反対であればＭ２の出力はハイに設定
する。
算を行うときは、最下位ビットの桁上げ入力は論理０に
通常プリセットする。この１の補数の減算の場合は、符
号ビットの桁上げ出力は最終解の発生のために最下位ビ
ットに加えなければならない。この動作は、最下位ビッ
トの桁上げ入力をプリセットするのではなく、符号ビッ
トの桁上げ出力端子を最下位ビットの桁上げ入力端子に
接続することによって達成できる。符号ビットの桁上げ
出力は和出力に加算することもできる。最下位ビットを
Ｆ段で計算する場合は、桁上げ入力端子Ｃａｒｒｙ Ｉ
ｎT またはＣａｒｒｙ ＩｎB に論理０を印加しメモリ
セルＭＣを桁上げ入力Ｃ0 への信号伝搬に設定すること
によって、桁上げ入力Ｃ0 を０にプリセットする。ま
た、最下位ビットをＧ段で計算する場合は、桁上げ入力
Ｃ1 を上述のとおりマルチプレクサＭ１０１内の三つの
経路の一つ経由で０にプリセットする。Ｆ３端子経由で
論理０を供給するために、ハイの信号をＦ３に印加する
（反転されるから）。ＣＬ７経由で論理信号を供給する
ために、論理０をＣＬ７に入力する。Ｆ１経由で論理０
を供給するために、ロウの信号をＦ１に印加する。上記
２の補数の減算および１の補数の減算の両方について
は、マルチプレクサＭ２の出力はロウに設定しなければ
ならない。符号・大きさ減算については、Ｍ２の出力は
二つの数の符号が同じであればロウに設定する。二つの
数の符号が互いに反対であればＭ２の出力はハイに設定
する。
【００２３】マルチビット加算器に用いた図１０の回路 図１１ａを参照してマルチビット加算器を説明する。各
々が図１０に示すような回路を含むブロック１乃至４の
順序づけしたアレーを、図１０にＣi+2 で示し図１１ａ
の各論理ブロック内にＣａｒｒｙ Ｏｕｔで示した桁上
げ出力が、これら両図にＣａｒｒｙ ＩｎB で示した上
側論理ブロックの桁上げ入力端子と両図にＣａｒｒｙ
ＩｎT で示した下側論理ブロックの桁上げ入力端子とに
接続されるように構成する。各論理ブロックは上側論理
ブロックから（端子ＣａｒｒｙＩｎT に）または下側論
理ブロックから（端子Ｃａｒｒｙ ＩｎB に）桁上げ信
号を選択的に受けることができる。この論理ブロックに
よる桁上げ信号の選択的受信が上側論理ブロックからか
下側論理ブロックからかはメモリセルＭＣが制御する。
ＭＣがハイの状態にあればトランジスタＴ１５２がオン
となり、下側論理ブロックからの桁上げ信号を桁上げ信
号入力端子Ｃａｒｒｙ ＩｎB に受ける。ＭＣがロウの
状態では、トランジスタＴ１５１がオンになり、上側論
理ブロックからの桁上げ信号を桁上げ信号入力端子Ｃａ
ｒｒｙ ＩｎT に受ける。例えば、ラインＬ１１２はブ
ロック２の桁上げ信号出力端子をブロック１の桁上げ信
号入力端子Ｃａｒｒｙ ＩｎB およびブロック３の桁上
げ信号入力端子ＣａｒｒｙＩｎT に接続する。同様に、
ラインＬ１１３はブロック４の桁上げ信号出力端子をブ
ロック３の桁上げ信号入力端子Ｃａｒｒｙ ＩｎB およ
びブロック５（図示してない）の桁上げ信号入力端子Ｃ
ａｒｒｙ ＩｎT に接続する。このように、ブロック３
は桁上げ信号をブロック４からラインＬ１１３経由で端
子ＣａｒｒｙＩｎB に、またブロック２からラインＬ１
１３経由で端子Ｃａｒｒｙ ＩｎTに受ける。メモリセ
ルＭＣのプログラムのしかたによって、トランジスタＴ
１５１とＴ１５２のどちらがオンになり、桁上げ信号の
どれがブロック３内部回路で用いられるかが決まる。
々が図１０に示すような回路を含むブロック１乃至４の
順序づけしたアレーを、図１０にＣi+2 で示し図１１ａ
の各論理ブロック内にＣａｒｒｙ Ｏｕｔで示した桁上
げ出力が、これら両図にＣａｒｒｙ ＩｎB で示した上
側論理ブロックの桁上げ入力端子と両図にＣａｒｒｙ
ＩｎT で示した下側論理ブロックの桁上げ入力端子とに
接続されるように構成する。各論理ブロックは上側論理
ブロックから（端子ＣａｒｒｙＩｎT に）または下側論
理ブロックから（端子Ｃａｒｒｙ ＩｎB に）桁上げ信
号を選択的に受けることができる。この論理ブロックに
よる桁上げ信号の選択的受信が上側論理ブロックからか
下側論理ブロックからかはメモリセルＭＣが制御する。
ＭＣがハイの状態にあればトランジスタＴ１５２がオン
となり、下側論理ブロックからの桁上げ信号を桁上げ信
号入力端子Ｃａｒｒｙ ＩｎB に受ける。ＭＣがロウの
状態では、トランジスタＴ１５１がオンになり、上側論
理ブロックからの桁上げ信号を桁上げ信号入力端子Ｃａ
ｒｒｙ ＩｎT に受ける。例えば、ラインＬ１１２はブ
ロック２の桁上げ信号出力端子をブロック１の桁上げ信
号入力端子Ｃａｒｒｙ ＩｎB およびブロック３の桁上
げ信号入力端子ＣａｒｒｙＩｎT に接続する。同様に、
ラインＬ１１３はブロック４の桁上げ信号出力端子をブ
ロック３の桁上げ信号入力端子Ｃａｒｒｙ ＩｎB およ
びブロック５（図示してない）の桁上げ信号入力端子Ｃ
ａｒｒｙ ＩｎT に接続する。このように、ブロック３
は桁上げ信号をブロック４からラインＬ１１３経由で端
子ＣａｒｒｙＩｎB に、またブロック２からラインＬ１
１３経由で端子Ｃａｒｒｙ ＩｎTに受ける。メモリセ
ルＭＣのプログラムのしかたによって、トランジスタＴ
１５１とＴ１５２のどちらがオンになり、桁上げ信号の
どれがブロック３内部回路で用いられるかが決まる。
【００２４】図１０に示すとおり、長いラインで信号品
質を維持するために２ビットあたりさらに２ゲート分の
遅延がインバータＩ１０１およびＩ１０２によって加わ
る（４ビットあたりおよそ４ゲート分の遅延）。これと
対照的に、図２に示したような慣用の四段縦続接続桁上
げ伝搬全加算器の出力信号ＣOUT は、一つのＸＯＲゲー
トと四つのＡＮＤゲートと四つのＯＲゲートと（９ゲー
ト分の遅延）を通過するまで得られない。また、図３に
示したような参照用桁上げ回路が高速桁上げ伝搬の達成
のために回路素子の高密度化を要するのに対して、図１
０の回路は慣用の桁上げ伝搬加算器の場合よりも多い回
路素子は必要としない。桁上げ専用相互配線回路の主な
利点はプログラム可能な桁上げ相互配線回路よりもずっ
と高速で動作することである。この性能向上はプログラ
ム可能な相互配線回路の融通性を犠牲にして達成してい
る。しかし、図１１ａに示した専用配線回路は桁上げ信
号をアレー経由の二つの方向のいずれかに伝搬できる点
において融通性がある。図１１ｂは桁上げ信号をアレー
経由で選択方向に伝搬する専用配線回路を用いない配線
構造を示す。図１１ｂはマルチビット加算器またはそれ
以外で桁上げ論理利用のマルチビット機能回路を形成す
る論理ブロックを相互接続する配線構造が必要となるメ
モリセル・相互接続の組の一部だけを示す。図１１ｂに
おいて、論理ブロック１１−２の出力Ｃ0 は、メモリセ
ルＭ１１−２による制御の下に論理ブロック１１−２の
出力と配線ライン１１−ａとを接続する対応トランジス
タをオンにすることによって、論理ブロック１１−２ま
たは論理ブロック１１−３に接続できる。論理ブロック
１１−２の出力Ｃ0 を論理ブロック１１−１の入力ＣIB
に接続する必要がある場合は、対応トランジスタをオン
にしてライン１１−ａへの信号をブロック１１−１の端
子ＣIBに伝搬するようにメモリセルＭ１１−１をプログ
ラムする。出力Ｃ0 を論理ブロック１１−３に接続する
必要がある場合は、メモリセルＭ１１−３の制御するト
ランジスタをオンにして配線ライン１１−ａを論理ブロ
ック１１−３の入力ＣITに接続する。これら以外のメモ
リセル（図示してない）も一つの論理ブロックから次の
ブロックへの信号伝搬の方向を制御するよう同様にプロ
グラムできる。マルチビット加算器の各段経由の桁上げ
信号伝搬方向の制御に融通性を与えるためには多数のメ
モリセルが必要になることは容易に理解されよう。
質を維持するために２ビットあたりさらに２ゲート分の
遅延がインバータＩ１０１およびＩ１０２によって加わ
る（４ビットあたりおよそ４ゲート分の遅延）。これと
対照的に、図２に示したような慣用の四段縦続接続桁上
げ伝搬全加算器の出力信号ＣOUT は、一つのＸＯＲゲー
トと四つのＡＮＤゲートと四つのＯＲゲートと（９ゲー
ト分の遅延）を通過するまで得られない。また、図３に
示したような参照用桁上げ回路が高速桁上げ伝搬の達成
のために回路素子の高密度化を要するのに対して、図１
０の回路は慣用の桁上げ伝搬加算器の場合よりも多い回
路素子は必要としない。桁上げ専用相互配線回路の主な
利点はプログラム可能な桁上げ相互配線回路よりもずっ
と高速で動作することである。この性能向上はプログラ
ム可能な相互配線回路の融通性を犠牲にして達成してい
る。しかし、図１１ａに示した専用配線回路は桁上げ信
号をアレー経由の二つの方向のいずれかに伝搬できる点
において融通性がある。図１１ｂは桁上げ信号をアレー
経由で選択方向に伝搬する専用配線回路を用いない配線
構造を示す。図１１ｂはマルチビット加算器またはそれ
以外で桁上げ論理利用のマルチビット機能回路を形成す
る論理ブロックを相互接続する配線構造が必要となるメ
モリセル・相互接続の組の一部だけを示す。図１１ｂに
おいて、論理ブロック１１−２の出力Ｃ0 は、メモリセ
ルＭ１１−２による制御の下に論理ブロック１１−２の
出力と配線ライン１１−ａとを接続する対応トランジス
タをオンにすることによって、論理ブロック１１−２ま
たは論理ブロック１１−３に接続できる。論理ブロック
１１−２の出力Ｃ0 を論理ブロック１１−１の入力ＣIB
に接続する必要がある場合は、対応トランジスタをオン
にしてライン１１−ａへの信号をブロック１１−１の端
子ＣIBに伝搬するようにメモリセルＭ１１−１をプログ
ラムする。出力Ｃ0 を論理ブロック１１−３に接続する
必要がある場合は、メモリセルＭ１１−３の制御するト
ランジスタをオンにして配線ライン１１−ａを論理ブロ
ック１１−３の入力ＣITに接続する。これら以外のメモ
リセル（図示してない）も一つの論理ブロックから次の
ブロックへの信号伝搬の方向を制御するよう同様にプロ
グラムできる。マルチビット加算器の各段経由の桁上げ
信号伝搬方向の制御に融通性を与えるためには多数のメ
モリセルが必要になることは容易に理解されよう。
【００２５】図１１ｃに示したもう一つの回路はより複
雑な専用桁上げ相互配線回路である。この専用配線回路
は桁上げ連鎖を任意の長さに蛇行した形で形成すること
を可能にする。上記ブロックのいくつかは図１１ａに示
すように、すなわち桁上げ出力信号を上側論理ブロック
および下側論理ブロックの両方に伝搬するように回路配
置する。しかし、このアレーの上端部と下端部では回路
配置は異にしてある。すなわち上端部では論理ブロック
の桁上げ信号は下側論理ブロックの桁上げ入力に伝搬す
るとともに、右側論理ブロックの桁上げ入力に伝搬す
る。下端部の各回路は、論理ブロックの桁上げ出力信号
が上側論理ブロックの桁上げ入力に伝搬されるとともに
右側論理ブロックの桁上げ入力に伝搬されるように回路
配置する。また、下端部回路の各々は上側論理ブロック
および左側論理ブロックから桁上げ入力信号を受ける。
各論理ブロックのメモリセルＭＣは、二つの桁上げ入力
信号のいずれの桁上げ入力信号が図１１ａに関する上述
の説明のとおり論理ブロックに受信されるかを制御す
る。図１１ｃに示した複雑な専用配線回路は設計レイア
ウトにより高い融通性を与える点でとくに有用である。
マルチビット加算器もしくはマルチビット計数器、また
はそれら以外のマルチビット算術機能回路は論理ブロッ
クの特定のコラムに限定される必要はない。例えば、論
理ブロックＢ３、Ｂ４、Ａ４およびＡ３を含む馬蹄状回
路配置の形に８ビット計数器を実動化できる。ここでブ
ロックＡ３は最下位ビットおよびそのすぐ上位のビット
を含み、Ａ４はさらにその次の上位ビットを含み、Ｂ４
はさらにその次の上位ビットを含み、最後にＢ３は二つ
の最上位ビットを含むものとする。各論理ブロックのメ
モリセルＭＣ（図１０）は、桁上げ信号を論理ブロック
Ａ３のＣ0 から論理ブロックＡ４のＣITへ、論理ブロッ
クＡ４のＣ0 から論理ブロックＢ４のＣIBへ、さらに論
理ブロックＢ４のＣ0 から論理ブロックＢ３のＣIBへ伝
搬する。論理ブロックの内部回路により（図１０に示す
とおり）任意の特定ビットの桁上げ論理はバイパスされ
得るから、８ビット計数器（または桁上げ論理を利用し
たそれ以外の機能回路）は隣接ブロック内に実現する必
要はない。したがって、例えば最下位ビットは論理ブロ
ックＡ３でなく論理ブロックＡ２にあり、それ以外の六
つのビットは上述の例の場合と同様にブロックＡ４、Ｂ
４、Ｂ３にあり得る。ブロックＡ３内のメモリセルＣＬ
２、ＣＬ３およびＣＬ４を適切にプログラムすることに
よって、論理ブロックＡ２の桁上げ信号Ｃ0 は論理ブロ
ックＡ３の桁上げ論理をバイパスし、論理ブロックＡ４
のＣITに伝搬する。
雑な専用桁上げ相互配線回路である。この専用配線回路
は桁上げ連鎖を任意の長さに蛇行した形で形成すること
を可能にする。上記ブロックのいくつかは図１１ａに示
すように、すなわち桁上げ出力信号を上側論理ブロック
および下側論理ブロックの両方に伝搬するように回路配
置する。しかし、このアレーの上端部と下端部では回路
配置は異にしてある。すなわち上端部では論理ブロック
の桁上げ信号は下側論理ブロックの桁上げ入力に伝搬す
るとともに、右側論理ブロックの桁上げ入力に伝搬す
る。下端部の各回路は、論理ブロックの桁上げ出力信号
が上側論理ブロックの桁上げ入力に伝搬されるとともに
右側論理ブロックの桁上げ入力に伝搬されるように回路
配置する。また、下端部回路の各々は上側論理ブロック
および左側論理ブロックから桁上げ入力信号を受ける。
各論理ブロックのメモリセルＭＣは、二つの桁上げ入力
信号のいずれの桁上げ入力信号が図１１ａに関する上述
の説明のとおり論理ブロックに受信されるかを制御す
る。図１１ｃに示した複雑な専用配線回路は設計レイア
ウトにより高い融通性を与える点でとくに有用である。
マルチビット加算器もしくはマルチビット計数器、また
はそれら以外のマルチビット算術機能回路は論理ブロッ
クの特定のコラムに限定される必要はない。例えば、論
理ブロックＢ３、Ｂ４、Ａ４およびＡ３を含む馬蹄状回
路配置の形に８ビット計数器を実動化できる。ここでブ
ロックＡ３は最下位ビットおよびそのすぐ上位のビット
を含み、Ａ４はさらにその次の上位ビットを含み、Ｂ４
はさらにその次の上位ビットを含み、最後にＢ３は二つ
の最上位ビットを含むものとする。各論理ブロックのメ
モリセルＭＣ（図１０）は、桁上げ信号を論理ブロック
Ａ３のＣ0 から論理ブロックＡ４のＣITへ、論理ブロッ
クＡ４のＣ0 から論理ブロックＢ４のＣIBへ、さらに論
理ブロックＢ４のＣ0 から論理ブロックＢ３のＣIBへ伝
搬する。論理ブロックの内部回路により（図１０に示す
とおり）任意の特定ビットの桁上げ論理はバイパスされ
得るから、８ビット計数器（または桁上げ論理を利用し
たそれ以外の機能回路）は隣接ブロック内に実現する必
要はない。したがって、例えば最下位ビットは論理ブロ
ックＡ３でなく論理ブロックＡ２にあり、それ以外の六
つのビットは上述の例の場合と同様にブロックＡ４、Ｂ
４、Ｂ３にあり得る。ブロックＡ３内のメモリセルＣＬ
２、ＣＬ３およびＣＬ４を適切にプログラムすることに
よって、論理ブロックＡ２の桁上げ信号Ｃ0 は論理ブロ
ックＡ３の桁上げ論理をバイパスし、論理ブロックＡ４
のＣITに伝搬する。
【００２６】この発明による桁上げ論理回路 図１２ａは図８ｂの実施例を実動化する回路配線融通性
ある論理ブロックＣＬＢを示す。この論理ブロックＣＬ
Ｂには四つの関数発生器Ｆ、Ｇ、ＨおよびＪが含まれ
る。関数発生器Ｆ、Ｇ、ＨおよびＪの各々は図９ａ乃至
９ｄに関連して上に述べた参照用テーブルを含む。すな
わち、各関数発生器は、入力信号Ｆ０乃至Ｆ３、Ｇ０乃
至Ｇ３、Ｈ０乃至Ｈ３、Ｊ０乃至Ｊ３の任意の関数をそ
れぞれ供給する。入力変数ＡおよびＢの算術機能を実動
化するために、関数発生器の各々において１ビットを処
理する。例えば、最低次の和ビットＳ0 はＡおよびＢの
最低次ビットから、すなわちＦ関数発生器内のビットＡ
0 およびＢ0 から計算できる。ビットＡ0 はＦ関数発生
器のＦＢ入力端子および入力端子Ｆ０、Ｆ１、Ｆ２、ま
たはＦ３に供給される。ビットＢ0 はＦ関数発生器のも
う一つの端子に供給されるか、その関数発生器内で他の
入力の関数として発生される。加算を行うには、桁上げ
入力ラインＣＩＮに論理０を供給する。同様に、ビット
Ａ1 およびＢ1はＧ関数発生器に供給し、より高次のビ
ットについても同様とする。これら関数発生器の各々
は、図８ｂのユニット９０３で示したとおりＡおよびＢ
ビットのＸＯＲ関数を発生するように適当な参照用テー
ブルをロードすることによってプログラムする（図８ｂ
に示すとおり、Ｂ入力値は関数発生器の内部でＡ入力用
ライン以外のラインへの他の入力の関数として発生する
こともできる。関数発生器は四つの入力の任意の関数を
供給できるのでこれが可能になる）。このように、関数
発生器は任意のデータ変形９２１を実動化し、対応ビッ
トＡi およびＢi のＸＯＲ関数９２２をそれぞれ発生す
る。この実施例は算術演算を４ビット演算に限定するも
のではない。すなわち、ＣＬＢは複数のＣＬＢのアレー
の一つとして形成され図示のＣＬＢの上に接続されたＣ
ＬＢでより高次のビットを処理することもできるからで
ある。
ある論理ブロックＣＬＢを示す。この論理ブロックＣＬ
Ｂには四つの関数発生器Ｆ、Ｇ、ＨおよびＪが含まれ
る。関数発生器Ｆ、Ｇ、ＨおよびＪの各々は図９ａ乃至
９ｄに関連して上に述べた参照用テーブルを含む。すな
わち、各関数発生器は、入力信号Ｆ０乃至Ｆ３、Ｇ０乃
至Ｇ３、Ｈ０乃至Ｈ３、Ｊ０乃至Ｊ３の任意の関数をそ
れぞれ供給する。入力変数ＡおよびＢの算術機能を実動
化するために、関数発生器の各々において１ビットを処
理する。例えば、最低次の和ビットＳ0 はＡおよびＢの
最低次ビットから、すなわちＦ関数発生器内のビットＡ
0 およびＢ0 から計算できる。ビットＡ0 はＦ関数発生
器のＦＢ入力端子および入力端子Ｆ０、Ｆ１、Ｆ２、ま
たはＦ３に供給される。ビットＢ0 はＦ関数発生器のも
う一つの端子に供給されるか、その関数発生器内で他の
入力の関数として発生される。加算を行うには、桁上げ
入力ラインＣＩＮに論理０を供給する。同様に、ビット
Ａ1 およびＢ1はＧ関数発生器に供給し、より高次のビ
ットについても同様とする。これら関数発生器の各々
は、図８ｂのユニット９０３で示したとおりＡおよびＢ
ビットのＸＯＲ関数を発生するように適当な参照用テー
ブルをロードすることによってプログラムする（図８ｂ
に示すとおり、Ｂ入力値は関数発生器の内部でＡ入力用
ライン以外のラインへの他の入力の関数として発生する
こともできる。関数発生器は四つの入力の任意の関数を
供給できるのでこれが可能になる）。このように、関数
発生器は任意のデータ変形９２１を実動化し、対応ビッ
トＡi およびＢi のＸＯＲ関数９２２をそれぞれ発生す
る。この実施例は算術演算を４ビット演算に限定するも
のではない。すなわち、ＣＬＢは複数のＣＬＢのアレー
の一つとして形成され図示のＣＬＢの上に接続されたＣ
ＬＢでより高次のビットを処理することもできるからで
ある。
【００２７】高速桁上げＭＵＸ Ｃ１、Ｃ２、Ｃ３およ
びＣ４がこれら関数発生器と関連づけてある。ＭＵＸ
Ｃ１は桁上げ入力信号ＣＩＮ（算術演算が加算であって
Ｆ関数発生器が最低次のビットを受けているとき０にな
る）とＢ入力信号ＦＢとを受け、出力信号Ｃ１ＯＵＴを
発生する。ＭＵＸ Ｃ２はＣ１ＯＵＴ信号および第２の
Ｂ入力信号ＧＢを受けて、出力信号Ｃ２ＯＵＴを発生す
る。ＭＵＸ Ｃ３およびＣ４は等価的に接続してある。
ＭＵＸ４は論理ブロックＣＬＢから信号ＣＯＵＴを発生
する。関数発生器Ｆ、Ｇ、ＨおよびＪはそれぞれの出力
信号Ｘ、Ｙ、ＺおよびＶとしてそれぞれの桁上げ伝搬信
号Ｐi をそれぞれ発生する。これらの出力信号により、
図６ａに関連して上述したように桁上げＭＵＸ Ｃ１、
Ｃ２、Ｃ３およびＣ４を制御し、累算桁上げ出力関数Ｃ
ＯＵＴを供給する。図１０のインバータＩ１０１および
Ｉ１０２に関連して上に述べたとおり、桁上げ信号Ｃ0
に周期的に電力再供給を行う必要がある。電力再供給バ
ッファの接続の頻度はこの発明を実施した相互配線アー
キテクチャーによって定める。図１２ａに示すとおり、
インバータＩ１２１およびＩ１２２を含む電力再供給バ
ッファは、桁上げ信号通路内の四つのマルチプレクサご
とに、あるいはＣＬＢ一つごとに配置する。もう一つの
実施例では、電力再供給バッファは桁上げ信号通路内の
二つのマルチプレクサごとに設けてあり、したがって、
各ＣＬＢあたり二つの再供給バッファが設けてある。も
ちろん、この発明は一つのＣＬＢが四つの関数発生器を
含むアーキテクチャーに限られない。それ以外に多数の
変形が可能である。
びＣ４がこれら関数発生器と関連づけてある。ＭＵＸ
Ｃ１は桁上げ入力信号ＣＩＮ（算術演算が加算であって
Ｆ関数発生器が最低次のビットを受けているとき０にな
る）とＢ入力信号ＦＢとを受け、出力信号Ｃ１ＯＵＴを
発生する。ＭＵＸ Ｃ２はＣ１ＯＵＴ信号および第２の
Ｂ入力信号ＧＢを受けて、出力信号Ｃ２ＯＵＴを発生す
る。ＭＵＸ Ｃ３およびＣ４は等価的に接続してある。
ＭＵＸ４は論理ブロックＣＬＢから信号ＣＯＵＴを発生
する。関数発生器Ｆ、Ｇ、ＨおよびＪはそれぞれの出力
信号Ｘ、Ｙ、ＺおよびＶとしてそれぞれの桁上げ伝搬信
号Ｐi をそれぞれ発生する。これらの出力信号により、
図６ａに関連して上述したように桁上げＭＵＸ Ｃ１、
Ｃ２、Ｃ３およびＣ４を制御し、累算桁上げ出力関数Ｃ
ＯＵＴを供給する。図１０のインバータＩ１０１および
Ｉ１０２に関連して上に述べたとおり、桁上げ信号Ｃ0
に周期的に電力再供給を行う必要がある。電力再供給バ
ッファの接続の頻度はこの発明を実施した相互配線アー
キテクチャーによって定める。図１２ａに示すとおり、
インバータＩ１２１およびＩ１２２を含む電力再供給バ
ッファは、桁上げ信号通路内の四つのマルチプレクサご
とに、あるいはＣＬＢ一つごとに配置する。もう一つの
実施例では、電力再供給バッファは桁上げ信号通路内の
二つのマルチプレクサごとに設けてあり、したがって、
各ＣＬＢあたり二つの再供給バッファが設けてある。も
ちろん、この発明は一つのＣＬＢが四つの関数発生器を
含むアーキテクチャーに限られない。それ以外に多数の
変形が可能である。
【００２８】図１２ａの実施例は、図８ｂの和Ｓi を発
生するのに、同図に図示のものの近傍、好ましくはそれ
の右か左に隣接して配置して示したものと同一のもう一
つのＣＬＢを用いている。桁上げ伝搬信号Ｐi を左また
は右の和ＣＬＢに供給するために、ＭＵＸ Ｂ１、Ｂ
２、Ｂ３およびＢ４をそれぞれのメモリセル１乃至５で
セットして、桁上げＭＵＸ Ｃ１、Ｃ２、Ｃ３およびＣ
４の出力を送出する。メモリセル３および７はＭＵＸ
Ｓ３およびＳ１にＭＵＸ Ｂ３およびＢ１の出力を送出
させるように同様にセットされる。このようにして、桁
上げＭＵＸ Ｃ１、Ｃ２、Ｃ３およびＣ４の出力が出力
ラインＸＢ、ＹＢ、ＺＢおよびＶＢに生ずる。桁上げＣ
ＬＢの右または左の和ＣＬＢにおいては、出力ＸＢはラ
インＦＢと入力Ｆ０乃至Ｆ３の一つとに接続する。出力
Ｘは入力Ｆ０乃至Ｆ３の他方の一つに接続する。関数発
生器Ｇ、ＨおよびＪへの等価的接続を設ける。和ＣＬＢ
においては、関数発生器Ｆ、Ｇ、ＨおよびＪが互いに連
続するビットについての和の出力を供給する。図１２ｂ
は１ビットあたり一つだけの関数発生器を要するこの発
明のもう一つの実施例を示す。図１２ｂのＣＬＢは図１
２ａのものと類似しているが、和の計算のためのＸＯＲ
ゲートＳ１乃至Ｓ４を含む。図１２ａの実施例では一つ
のメモリセル１でＭＵＸ Ｂ３およびＢ４の両方を制御
しているが、図１２ｂの実施例ではＭＵＸ Ｂ４はメモ
リセル９で制御され、ＭＵＸ Ｂ３はメモリセル６およ
び７による制御を受ける三入力ＭＵＸである。また、既
述のとおり、図１２ａの実施例では１ビットの桁上げと
和とが二つの互いに別のＣＬＢで計算されるのに対し
て、図１２ｂの実施例ではＸＯＲゲートＳ１乃至Ｓ４が
桁上げおよび和の両方を単一のＣＬＢ内で計算すること
を可能にしている。したがって、図１２ｂの実施例のほ
うが算術演算機能の実動化においてより効率的であり、
一方図１２ａの実施例のほうがより高密度であってＰＣ
Ｂあたりのコストが低い。これら以外に多数の変形がも
ちろん可能である。例えば、図１２ｂにおいて、メモリ
セル９でＭＵＸ Ｂ３を制御し、ＭＵＸ Ｂ４への一つ
の制御を供給するようにメモリセル６および７の一つを
メモリセル９で置換してメモリセルを節約することもで
きる。もう一つの実施例では、一つのメモリセルで四つ
のメモリセルＢ１乃至Ｂ４全部の桁上げモードを活性化
できる。
生するのに、同図に図示のものの近傍、好ましくはそれ
の右か左に隣接して配置して示したものと同一のもう一
つのＣＬＢを用いている。桁上げ伝搬信号Ｐi を左また
は右の和ＣＬＢに供給するために、ＭＵＸ Ｂ１、Ｂ
２、Ｂ３およびＢ４をそれぞれのメモリセル１乃至５で
セットして、桁上げＭＵＸ Ｃ１、Ｃ２、Ｃ３およびＣ
４の出力を送出する。メモリセル３および７はＭＵＸ
Ｓ３およびＳ１にＭＵＸ Ｂ３およびＢ１の出力を送出
させるように同様にセットされる。このようにして、桁
上げＭＵＸ Ｃ１、Ｃ２、Ｃ３およびＣ４の出力が出力
ラインＸＢ、ＹＢ、ＺＢおよびＶＢに生ずる。桁上げＣ
ＬＢの右または左の和ＣＬＢにおいては、出力ＸＢはラ
インＦＢと入力Ｆ０乃至Ｆ３の一つとに接続する。出力
Ｘは入力Ｆ０乃至Ｆ３の他方の一つに接続する。関数発
生器Ｇ、ＨおよびＪへの等価的接続を設ける。和ＣＬＢ
においては、関数発生器Ｆ、Ｇ、ＨおよびＪが互いに連
続するビットについての和の出力を供給する。図１２ｂ
は１ビットあたり一つだけの関数発生器を要するこの発
明のもう一つの実施例を示す。図１２ｂのＣＬＢは図１
２ａのものと類似しているが、和の計算のためのＸＯＲ
ゲートＳ１乃至Ｓ４を含む。図１２ａの実施例では一つ
のメモリセル１でＭＵＸ Ｂ３およびＢ４の両方を制御
しているが、図１２ｂの実施例ではＭＵＸ Ｂ４はメモ
リセル９で制御され、ＭＵＸ Ｂ３はメモリセル６およ
び７による制御を受ける三入力ＭＵＸである。また、既
述のとおり、図１２ａの実施例では１ビットの桁上げと
和とが二つの互いに別のＣＬＢで計算されるのに対し
て、図１２ｂの実施例ではＸＯＲゲートＳ１乃至Ｓ４が
桁上げおよび和の両方を単一のＣＬＢ内で計算すること
を可能にしている。したがって、図１２ｂの実施例のほ
うが算術演算機能の実動化においてより効率的であり、
一方図１２ａの実施例のほうがより高密度であってＰＣ
Ｂあたりのコストが低い。これら以外に多数の変形がも
ちろん可能である。例えば、図１２ｂにおいて、メモリ
セル９でＭＵＸ Ｂ３を制御し、ＭＵＸ Ｂ４への一つ
の制御を供給するようにメモリセル６および７の一つを
メモリセル９で置換してメモリセルを節約することもで
きる。もう一つの実施例では、一つのメモリセルで四つ
のメモリセルＢ１乃至Ｂ４全部の桁上げモードを活性化
できる。
【００２９】図１２ａおよび１２ｂの実施例において、
図１０のマルチプレクサＭ１、Ｍ３およびＭ４、または
これらマルチプレクサＭ１、Ｍ３およびＭ４の回路配置
のための関連回路配置メモリセルは必要ないことに注意
されたい。また、図１０の場合と対照的に、Ｆ０乃至Ｆ
３などの関数発生器入力は完全に置換可能であることに
も注意されたい。入力信号はこれら入力の任意の選ばれ
た一つに導くことができ、後述の相互配線構造経由で信
号を経路づけする際に有利になる。図１２ａおよび１２
ｂにおいて、いずれのデータ変形論理（図８ｂのデータ
変形ユニット９２１を見よ）もユーザに選択可能であ
り、算術演算入力の特定のピンへの入力の必要性によっ
て制約されない。このように、ユーザ設計を経路づけす
るソフトウェアはより容易に経路を見出すことができ、
その経路は通常はより短縮される。さらに、図８ｂに示
したこの発明のデバイスを図８ａのデバイスと比較して
みると、図８ａのデバイスは、Ａi 、Ｂi およびＣi 入
力が関数発生器９０２に供給され、それによって追加入
力数を一つに制限することを必要とする。これと対照的
に、図８ｂの実施例はデータ変形機能９２１内に三つの
変数の任意の関数を収容できる。和Ｓi をもう一つの関
数発生器９０４で計算する場合は、その関数発生器はデ
ータ変形領域９２７において二つの追加入力の任意の関
数により上記Ｓi 関数を変形できる。
図１０のマルチプレクサＭ１、Ｍ３およびＭ４、または
これらマルチプレクサＭ１、Ｍ３およびＭ４の回路配置
のための関連回路配置メモリセルは必要ないことに注意
されたい。また、図１０の場合と対照的に、Ｆ０乃至Ｆ
３などの関数発生器入力は完全に置換可能であることに
も注意されたい。入力信号はこれら入力の任意の選ばれ
た一つに導くことができ、後述の相互配線構造経由で信
号を経路づけする際に有利になる。図１２ａおよび１２
ｂにおいて、いずれのデータ変形論理（図８ｂのデータ
変形ユニット９２１を見よ）もユーザに選択可能であ
り、算術演算入力の特定のピンへの入力の必要性によっ
て制約されない。このように、ユーザ設計を経路づけす
るソフトウェアはより容易に経路を見出すことができ、
その経路は通常はより短縮される。さらに、図８ｂに示
したこの発明のデバイスを図８ａのデバイスと比較して
みると、図８ａのデバイスは、Ａi 、Ｂi およびＣi 入
力が関数発生器９０２に供給され、それによって追加入
力数を一つに制限することを必要とする。これと対照的
に、図８ｂの実施例はデータ変形機能９２１内に三つの
変数の任意の関数を収容できる。和Ｓi をもう一つの関
数発生器９０４で計算する場合は、その関数発生器はデ
ータ変形領域９２７において二つの追加入力の任意の関
数により上記Ｓi 関数を変形できる。
【００３０】桁上げ回路を用い得る経路づけアーキテク
チャー 一つのＣＬＢからもう一つのＣＬＢへの信号経路付与の
アーキテクチャーを図１２ｃおよび１２ｄに示す。図１
２ｃはロジックと信号経路とを組み合わせるタイルを示
す。図１２ｄは水平方向に互いに隣接する二つのタイル
ＴＩＬＥ1,1 およびＴＩＬＥ2,1 、すなわち図１２ｅに
示したようにチップ形成の際に互いに接続される二つの
隣接タイルを示す。ＴＩＬＥ1,1 において右に延びるラ
インはＴＩＬＥ2,1 において左に延びるラインと一線上
に配置し互いに接続する。図１２ｃのコアタイルは、タ
イルの上端および下端に設けたラインを含む。互いに重
ねるときは、これら上端ラインおよび下端ラインは互い
に接続する。完全集積化回路チップでは、図１２ｃのタ
イルは組み合わされて図１２ｅに図示の構成、すなわち
素子Ｃがコアタイルを含み、素子Ｎ、Ｓ、ＥおよびＷが
チップの入力出力用の北、南、東および西端タイルを含
み、素子ＮＷ、ＮＥ、ＳＷおよびＳＥが追加のチップ入
力出力用の角タイルを含む図１２ｅ図示の構成を形成す
る。ＤＳおよびＤＣなどの除算器は互いに隣接する導体
ラインをプログラム可能な形で接続状態または非接続状
態にすることを可能にする。
チャー 一つのＣＬＢからもう一つのＣＬＢへの信号経路付与の
アーキテクチャーを図１２ｃおよび１２ｄに示す。図１
２ｃはロジックと信号経路とを組み合わせるタイルを示
す。図１２ｄは水平方向に互いに隣接する二つのタイル
ＴＩＬＥ1,1 およびＴＩＬＥ2,1 、すなわち図１２ｅに
示したようにチップ形成の際に互いに接続される二つの
隣接タイルを示す。ＴＩＬＥ1,1 において右に延びるラ
インはＴＩＬＥ2,1 において左に延びるラインと一線上
に配置し互いに接続する。図１２ｃのコアタイルは、タ
イルの上端および下端に設けたラインを含む。互いに重
ねるときは、これら上端ラインおよび下端ラインは互い
に接続する。完全集積化回路チップでは、図１２ｃのタ
イルは組み合わされて図１２ｅに図示の構成、すなわち
素子Ｃがコアタイルを含み、素子Ｎ、Ｓ、ＥおよびＷが
チップの入力出力用の北、南、東および西端タイルを含
み、素子ＮＷ、ＮＥ、ＳＷおよびＳＥが追加のチップ入
力出力用の角タイルを含む図１２ｅ図示の構成を形成す
る。ＤＳおよびＤＣなどの除算器は互いに隣接する導体
ラインをプログラム可能な形で接続状態または非接続状
態にすることを可能にする。
【００３１】図１２ｃについて述べると、図１２ａまた
は１２ｂのＣＬＢが図の中央近傍に示してある。図１２
ａおよび１２ｂで左側にあるＣＬＫ経由の入力ラインＪ
Ｂは図１２ｃのＣＬＢの左側に対応して配置してある。
簡略化のために、ラインＪＦ、ＦＯおよびＣＬＫだけに
符号を付けてある。図１２ａおよび１２ｂの場合と同様
に、桁上げ入力ラインＣＩＮが図面の最下部からＣＬＢ
に延び桁上げ出力ラインＣＯＵＴが図面の最上部から延
びる。Ｘ経由の出力線ＶＢは図１２ａおよび１２ｂなら
びに図１２ｃのＣＬＢの右から延びている。図１２ｃに
おいては、ラインＶＢおよびＸのみに符号をつけてあ
る。図１２ｃには２４本の入力選択ラインＭ０乃至Ｍ２
３も示してあり、簡略化のためそのうちのＭ２３のみに
符号をつけてある。ラインＭ０乃至Ｍ２３は北、南、東
および西側のタイルからの入力信号を選択してＣＬＢへ
の入力とする。図１２ｃには多数の小さい白マルが示し
てある。これら白マルの各々はプログラム可能な相互接
続点ＰＩＰ、すなわち円内で交叉する水平ラインおよび
垂直ラインを電気的に接続するように、１個のトランジ
スタ、数個のトランジスタ、アンチヒューズ、ＥＰＲＯ
Ｍセルなどの手段によりプログラムできるＰＩＰを表わ
す。簡略化のために、ＰＩＰ 一つだけに符号をつけて
ある。図１２ｃには黒マルでそれぞれ表示した固定接続
も示してある。Ｘ経由のＣＬＢ出力ラインＶＢはＰＩＰ
によりそれらラインの一つ、例えば固定接続を有するＱ
Ｏに、プログラム可能な形で接続できる。
は１２ｂのＣＬＢが図の中央近傍に示してある。図１２
ａおよび１２ｂで左側にあるＣＬＫ経由の入力ラインＪ
Ｂは図１２ｃのＣＬＢの左側に対応して配置してある。
簡略化のために、ラインＪＦ、ＦＯおよびＣＬＫだけに
符号を付けてある。図１２ａおよび１２ｂの場合と同様
に、桁上げ入力ラインＣＩＮが図面の最下部からＣＬＢ
に延び桁上げ出力ラインＣＯＵＴが図面の最上部から延
びる。Ｘ経由の出力線ＶＢは図１２ａおよび１２ｂなら
びに図１２ｃのＣＬＢの右から延びている。図１２ｃに
おいては、ラインＶＢおよびＸのみに符号をつけてあ
る。図１２ｃには２４本の入力選択ラインＭ０乃至Ｍ２
３も示してあり、簡略化のためそのうちのＭ２３のみに
符号をつけてある。ラインＭ０乃至Ｍ２３は北、南、東
および西側のタイルからの入力信号を選択してＣＬＢへ
の入力とする。図１２ｃには多数の小さい白マルが示し
てある。これら白マルの各々はプログラム可能な相互接
続点ＰＩＰ、すなわち円内で交叉する水平ラインおよび
垂直ラインを電気的に接続するように、１個のトランジ
スタ、数個のトランジスタ、アンチヒューズ、ＥＰＲＯ
Ｍセルなどの手段によりプログラムできるＰＩＰを表わ
す。簡略化のために、ＰＩＰ 一つだけに符号をつけて
ある。図１２ｃには黒マルでそれぞれ表示した固定接続
も示してある。Ｘ経由のＣＬＢ出力ラインＶＢはＰＩＰ
によりそれらラインの一つ、例えば固定接続を有するＱ
Ｏに、プログラム可能な形で接続できる。
【００３２】図１２ｄを参照すると、タイルＴＩＬＥ
1,1 内のＣＬＢ1,1 のＦ関数発生器Ｘの出力に生ずる伝
搬信号Ｐi はＰＩＰX1,1,1により直接相互接続ラインＱ
０1,1すなわちタイルＴＩＬＥ2,1 に延びるＱ０1,1 に
接続できるとともに、ＰＩＰF04,2,1 によりＣＬＢ2,1
のＦ０入力に接続できる。図１２ａに示すとおり、高速
桁上げＭＵＸ Ｃ１からの桁上げ出力信号Ｃi+1 はマル
チプレクサＢ１およびＳ１経由でＣＬＢ1,1 のＸＢ出力
に接続する。ＰＩＰXB2,1,1 はもう一つの直接接続ライ
ンＱ１1,1 、すなわちＰＩＰGB3,2,1 経由でＣＬＢ2,1
のＧ関数発生器の入力線Ｇ０に接続されているラインＱ
１1,1 に接続されている。これはタイルＴＩＬＥ2,1 の
Ｇ関数発生器内で計算されるべき次の和ビットのための
桁上げ入力Ｃi として作用する。より高次のビットもそ
れぞれ対応して接続する。このように、伝搬機能および
高速桁上げ機能がタイルＴＩＬＥ1,1 に生じ、加算機能
がタイルＴＩＬＥ2,1 に生じる。ピンＦ０乃至Ｆ３の完
全な相互交換可能性が二つの利点の一つをもたらす。図
１２の実施例では少数のＰＩＰでも十分な相互交換可能
性で得られる。ＰＩＰの各々が約６個のトランジスタを
要するので、ＰＩＰの数の削減はチップ寸法を削減す
る。より多くのＰＩＰを設ける場合は、関数発生器の入
力全部への高速経路が通常得られ、したがってチップ動
作はより高速になる。
1,1 内のＣＬＢ1,1 のＦ関数発生器Ｘの出力に生ずる伝
搬信号Ｐi はＰＩＰX1,1,1により直接相互接続ラインＱ
０1,1すなわちタイルＴＩＬＥ2,1 に延びるＱ０1,1 に
接続できるとともに、ＰＩＰF04,2,1 によりＣＬＢ2,1
のＦ０入力に接続できる。図１２ａに示すとおり、高速
桁上げＭＵＸ Ｃ１からの桁上げ出力信号Ｃi+1 はマル
チプレクサＢ１およびＳ１経由でＣＬＢ1,1 のＸＢ出力
に接続する。ＰＩＰXB2,1,1 はもう一つの直接接続ライ
ンＱ１1,1 、すなわちＰＩＰGB3,2,1 経由でＣＬＢ2,1
のＧ関数発生器の入力線Ｇ０に接続されているラインＱ
１1,1 に接続されている。これはタイルＴＩＬＥ2,1 の
Ｇ関数発生器内で計算されるべき次の和ビットのための
桁上げ入力Ｃi として作用する。より高次のビットもそ
れぞれ対応して接続する。このように、伝搬機能および
高速桁上げ機能がタイルＴＩＬＥ1,1 に生じ、加算機能
がタイルＴＩＬＥ2,1 に生じる。ピンＦ０乃至Ｆ３の完
全な相互交換可能性が二つの利点の一つをもたらす。図
１２の実施例では少数のＰＩＰでも十分な相互交換可能
性で得られる。ＰＩＰの各々が約６個のトランジスタを
要するので、ＰＩＰの数の削減はチップ寸法を削減す
る。より多くのＰＩＰを設ける場合は、関数発生器の入
力全部への高速経路が通常得られ、したがってチップ動
作はより高速になる。
【００３３】追加の機能 図１２ａまたは１２ｂの桁上げマルチプレクサＣ１乃至
Ｃ４は、算術演算における桁上げ機能に使用中でない場
合は、ＡＮＤまたはＯＲ機能ほかの機能の発生に使うこ
とができる。例えば、図１２ａのラインＦＢに論理０を
加えることによって、Ｆ機能発生器のＸ出力信号と桁上
げ入力信号ＣＩＮとのＡＮＤ関数を発生するようにマル
チプレクサＣ１をプログラムする。また、ラインＦＢに
論理１を加えることによって、Ｘ出力信号の補数と桁上
げ入力信号ＣＩＮとのＯＲ関数を発生するようにマルチ
プレクサＣ１をプログラムする。桁上げ論理およびその他の論理の両方を生ずる回路 図１３は図８ｃの実施例を実動化する回路配置融通性あ
る論理ブロックＣＬＢの回路図を示す。この論理ブロッ
クは二つの関数発生器ＦおよびＧを備える。関数発生器
ＦおよびＧの各々は図９ａ乃至９ｄと関連して上に述べ
た参照用テーブルを含む。すなわち、各関数発生器は入
力信号Ｆ０乃至Ｆ３またはＧ０乃至Ｇ３のあらゆる関数
を発生する。図１２ａまたは図１２ｂの場合と同様に、
算術演算の場合はこれら関数発生器の各々で１ビットを
取り扱う。マルチプレクサＮ１およびＮ２はＭ１および
Ｍ２からの値を桁上げマルチプレクサＣ１およびＣ２の
入力端子に転送するようにセットされている。同様に、
マルチプレクサＬ１およびＬ２は関数発生器ＦおよびＧ
からの出力を桁上げマルチプレクサＣ１およびＣ２の制
御端子に転送するようにセットされている。このモード
において、図１３の構成要素は図１２ａおよび１２ｂの
対応構成要素と同様に機能する。しかし、マルチプレク
サＬ１，Ｌ２，Ｍ１，Ｍ２，Ｎ１およびＮ２は桁上げマ
ルチプレクサＣ１およびＣ２の動作に付加的機能をもた
らす。マルチプレクサＬ１およびＬ２はメモリセル５お
よび６の記憶内容である一定値を供給するようにセット
できる。セル５または６に格納されている値を桁上げマ
ルチプレクサＣ１およびＣ２に加えて、マルチプレクサ
Ｎ１およびＮ２の出力を選択させることができる。マル
チプレクサＮ１およびＮ２がセル３および４からの一定
値１を供給するようにセットされている場合は、桁上げ
マルチプレクサＣ１およびＣ２は桁上げ入力信号とマル
チプレクサＬ１およびＬ２からの値とのＯＲ出力を生ず
る。マルチプレクサＮ１およびＮ２がセル３および４か
らの一定値０を供給するようにセットされている場合
は、桁上げマルチプレクサＣ１およびＣ２は桁上げ入力
信号とマルチプレクサＬ１およびＬ２からの値とのＡＮ
Ｄ出力を生ずる。このようにしてＡＮＤまたはＯＲ出力
を容易に発生できる。マルチプレクサＭ１およびＭ２は
関数発生器ＦおよびＧへの入力信号の一つを選択し、マ
ルチプレクサＮ１およびＮ２に入力信号としてそれぞれ
加える。メモリセル７および９はマルチプレクサＭ１を
制御し、メモリセル８および１０はマルチプレクサＭ２
を制御する。このようにして、表Ｉ記載の機能は図１３
の回路で実現でき、一方それら以外の機能は関数発生器
ＦおよびＧで達成できる。
Ｃ４は、算術演算における桁上げ機能に使用中でない場
合は、ＡＮＤまたはＯＲ機能ほかの機能の発生に使うこ
とができる。例えば、図１２ａのラインＦＢに論理０を
加えることによって、Ｆ機能発生器のＸ出力信号と桁上
げ入力信号ＣＩＮとのＡＮＤ関数を発生するようにマル
チプレクサＣ１をプログラムする。また、ラインＦＢに
論理１を加えることによって、Ｘ出力信号の補数と桁上
げ入力信号ＣＩＮとのＯＲ関数を発生するようにマルチ
プレクサＣ１をプログラムする。桁上げ論理およびその他の論理の両方を生ずる回路 図１３は図８ｃの実施例を実動化する回路配置融通性あ
る論理ブロックＣＬＢの回路図を示す。この論理ブロッ
クは二つの関数発生器ＦおよびＧを備える。関数発生器
ＦおよびＧの各々は図９ａ乃至９ｄと関連して上に述べ
た参照用テーブルを含む。すなわち、各関数発生器は入
力信号Ｆ０乃至Ｆ３またはＧ０乃至Ｇ３のあらゆる関数
を発生する。図１２ａまたは図１２ｂの場合と同様に、
算術演算の場合はこれら関数発生器の各々で１ビットを
取り扱う。マルチプレクサＮ１およびＮ２はＭ１および
Ｍ２からの値を桁上げマルチプレクサＣ１およびＣ２の
入力端子に転送するようにセットされている。同様に、
マルチプレクサＬ１およびＬ２は関数発生器ＦおよびＧ
からの出力を桁上げマルチプレクサＣ１およびＣ２の制
御端子に転送するようにセットされている。このモード
において、図１３の構成要素は図１２ａおよび１２ｂの
対応構成要素と同様に機能する。しかし、マルチプレク
サＬ１，Ｌ２，Ｍ１，Ｍ２，Ｎ１およびＮ２は桁上げマ
ルチプレクサＣ１およびＣ２の動作に付加的機能をもた
らす。マルチプレクサＬ１およびＬ２はメモリセル５お
よび６の記憶内容である一定値を供給するようにセット
できる。セル５または６に格納されている値を桁上げマ
ルチプレクサＣ１およびＣ２に加えて、マルチプレクサ
Ｎ１およびＮ２の出力を選択させることができる。マル
チプレクサＮ１およびＮ２がセル３および４からの一定
値１を供給するようにセットされている場合は、桁上げ
マルチプレクサＣ１およびＣ２は桁上げ入力信号とマル
チプレクサＬ１およびＬ２からの値とのＯＲ出力を生ず
る。マルチプレクサＮ１およびＮ２がセル３および４か
らの一定値０を供給するようにセットされている場合
は、桁上げマルチプレクサＣ１およびＣ２は桁上げ入力
信号とマルチプレクサＬ１およびＬ２からの値とのＡＮ
Ｄ出力を生ずる。このようにしてＡＮＤまたはＯＲ出力
を容易に発生できる。マルチプレクサＭ１およびＭ２は
関数発生器ＦおよびＧへの入力信号の一つを選択し、マ
ルチプレクサＮ１およびＮ２に入力信号としてそれぞれ
加える。メモリセル７および９はマルチプレクサＭ１を
制御し、メモリセル８および１０はマルチプレクサＭ２
を制御する。このようにして、表Ｉ記載の機能は図１３
の回路で実現でき、一方それら以外の機能は関数発生器
ＦおよびＧで達成できる。
【００３４】マルチプレクサＬ１およびＬ２によって、
上記関数発生器が他の機能を達成する一方で桁上げマル
チプレクサＣ１およびＣ２がスキップおよび始動に使用
可能になることが図１３から理解されよう。マルチプレ
クサＮ１およびＮ２は関数発生器入力信号の一つおよび
経路づけを用いることなく始動および論理機能の達成を
可能にする（図示してないが、例えば図の左に位置づけ
る）。図１３と同様の実施例はマルチプレクサＭ１およ
びＮ１（それらと等価なＭ２およびＮ２）を含む回路へ
の第５の入力を備える。必要があればＮ１の出力として
第５の信号を供給する。その実施例は、関連の関数発生
器Ｆで四つの入力信号Ｆ０−Ｆ３の任意の関数を発生で
きる一方表Ｉの機能を実動化できる利点を有する。
上記関数発生器が他の機能を達成する一方で桁上げマル
チプレクサＣ１およびＣ２がスキップおよび始動に使用
可能になることが図１３から理解されよう。マルチプレ
クサＮ１およびＮ２は関数発生器入力信号の一つおよび
経路づけを用いることなく始動および論理機能の達成を
可能にする（図示してないが、例えば図の左に位置づけ
る）。図１３と同様の実施例はマルチプレクサＭ１およ
びＮ１（それらと等価なＭ２およびＮ２）を含む回路へ
の第５の入力を備える。必要があればＮ１の出力として
第５の信号を供給する。その実施例は、関連の関数発生
器Ｆで四つの入力信号Ｆ０−Ｆ３の任意の関数を発生で
きる一方表Ｉの機能を実動化できる利点を有する。
【００３５】図１３の回路の応用 表Ｉには図８ｃの回路で実動化可能な機能を挙げてあ
る。図１３において、マルチプレクサＭ１およびＭ２
は、関数発生器への入力信号Ｆ０−Ｆ３およびＧ０−Ｇ
３から選択して桁上げマルチプレクサＣ１およびＣ２へ
の入力として供給することを可能にする。マルチプレク
サＭ１およびＭ２によって、図１２ｂのラインＦＢおよ
びＧＢが不要になる。レイアウトによっては、これでチ
ップ表面積の節約が可能になる。いずれにしても、マル
チプレクサＭ１およびＭ２は信号Ｆ０−Ｆ３およびＧ０
−Ｇ３の任意のものを入力信号とすることを可能にし、
それによって融通性を高めている。桁上げマルチプレク
サＣ１で入力信号Ｆ０−Ｆ３の一つを受けるようにマル
チプレクサをセットすることによって、集積回路チップ
の他の部分からの桁上げ入力信号の共用連動が可能にな
る。入力信号Ｆ０−Ｆ３およびＧ０−Ｇ３の経路にマル
チプレクサＮ１およびＮ２を配置することによって、関
連の関数発生供給への負担なく桁上げ信号を（一定値
で）立ち上がらせることができる。動的に切換え可能な差／一致比較器 ユーザには差比較器と一致比較器との動的切換えを必要
とする場合がある。差比較器においては、３を２と比較
すると差３−２は正になる。減算は一方の入力を反転し
て加算することにより行われ、その動作は減算の各ビッ
トにつき一つの反転入力を有するＸＯＲゲートで達成で
きる。図１４は差比較器と一致比較器との間の動的切換
えを実動化できる回路を示す。この回路は図１２ｂまた
は図１３の回路に一つの外部ＡＮＤゲートを追加するこ
とによって効率的に実動化できる。減算Ａ−Ｂを行うた
めに、ＧＴ／反転ＥＱ信号を論理１にセットし、論理１
を最低次の桁上げ端子Ｃihに供給する。すなわち、二つ
の項ＡおよびＢの各ビットＡi およびＢi につきＡＮＤ
ゲートＡＮＤ１４i はＡi を転送する。したがって、Ｆ
Ｂ＝Ａi （図１２ｂ）またはＦ３＝Ａi（図１３）とな
り、減算が実現できる。最も高次のビットからの桁上げ
連鎖出力の結果から大きい方の入力が把握される。
る。図１３において、マルチプレクサＭ１およびＭ２
は、関数発生器への入力信号Ｆ０−Ｆ３およびＧ０−Ｇ
３から選択して桁上げマルチプレクサＣ１およびＣ２へ
の入力として供給することを可能にする。マルチプレク
サＭ１およびＭ２によって、図１２ｂのラインＦＢおよ
びＧＢが不要になる。レイアウトによっては、これでチ
ップ表面積の節約が可能になる。いずれにしても、マル
チプレクサＭ１およびＭ２は信号Ｆ０−Ｆ３およびＧ０
−Ｇ３の任意のものを入力信号とすることを可能にし、
それによって融通性を高めている。桁上げマルチプレク
サＣ１で入力信号Ｆ０−Ｆ３の一つを受けるようにマル
チプレクサをセットすることによって、集積回路チップ
の他の部分からの桁上げ入力信号の共用連動が可能にな
る。入力信号Ｆ０−Ｆ３およびＧ０−Ｇ３の経路にマル
チプレクサＮ１およびＮ２を配置することによって、関
連の関数発生供給への負担なく桁上げ信号を（一定値
で）立ち上がらせることができる。動的に切換え可能な差／一致比較器 ユーザには差比較器と一致比較器との動的切換えを必要
とする場合がある。差比較器においては、３を２と比較
すると差３−２は正になる。減算は一方の入力を反転し
て加算することにより行われ、その動作は減算の各ビッ
トにつき一つの反転入力を有するＸＯＲゲートで達成で
きる。図１４は差比較器と一致比較器との間の動的切換
えを実動化できる回路を示す。この回路は図１２ｂまた
は図１３の回路に一つの外部ＡＮＤゲートを追加するこ
とによって効率的に実動化できる。減算Ａ−Ｂを行うた
めに、ＧＴ／反転ＥＱ信号を論理１にセットし、論理１
を最低次の桁上げ端子Ｃihに供給する。すなわち、二つ
の項ＡおよびＢの各ビットＡi およびＢi につきＡＮＤ
ゲートＡＮＤ１４i はＡi を転送する。したがって、Ｆ
Ｂ＝Ａi （図１２ｂ）またはＦ３＝Ａi（図１３）とな
り、減算が実現できる。最も高次のビットからの桁上げ
連鎖出力の結果から大きい方の入力が把握される。
【００３６】二つの数ＡおよびＢが互いに等しいかどう
かの判定のために、ＧＴ／反転ＥＱを０にセットし、そ
れによって桁上げ連鎖がビットごとの比較を行うように
し、各ビットのＡＮＤ出力を生ずる。全ビットが一致し
たときだけ出力は１となる。したがって、外部ＡＮＤゲ
ートは、マルチプレクサＭＵＸ１４i への０入力にＡi
または０を供給することによって、二つの機能の間の切
換えを可能にする。入力信号ＧＴ／反転ＥＱに応じて機
能は変化するので、この信号を変化させることによって
減算と一致機能との間の動的切換えが容易になる。図１
４の回路の図１２ｂのアーキテクチャでの実動化は、図
示しない関数発生器、すなわち関数発生器Ｆ，Ｇ，Ｈお
よびＪの左側に設けた関数発生器におけるＡＮＤゲート
ＡＮＤ１４i の実動化のために各ビットに一つのＡＮＤ
ゲートを備えること、およびこれらＡＮＤゲートの出力
をラインＦＢ、ＧＢ、ＨＢおよびＪＢ、ならびに比較中
の数ＡおよびＢの追加のビットについて図１２ｂの上ま
たは下に配置できるものとして図示していない追加の関
数発生器に加えることによって得られる。二つの項Ａお
よびＢのビットは関数発生器Ｆ，Ｇ，ＨおよびＪ、すな
わちＦ１，Ｇ１，Ｈ１およびＪ１入力を反転したＸＯＲ
出力を生ずるようにプログラムされたこれら関数発生器
のＦ０およびＦ１入力に加えられる。マルチプレクサＣ
１，Ｃ２，Ｃ３およびＣ４と隣接論理ブロックの対応マ
ルチプレクサとは関数発生器Ｆ，Ｇ，ＨおよびＪの出力
信号で制御されるようにプログラムしてある。このよう
にして図１４の回路は実動化され、この回路の構成はＧ
Ｔ／反転ＥＱ信号で決められる。
かの判定のために、ＧＴ／反転ＥＱを０にセットし、そ
れによって桁上げ連鎖がビットごとの比較を行うように
し、各ビットのＡＮＤ出力を生ずる。全ビットが一致し
たときだけ出力は１となる。したがって、外部ＡＮＤゲ
ートは、マルチプレクサＭＵＸ１４i への０入力にＡi
または０を供給することによって、二つの機能の間の切
換えを可能にする。入力信号ＧＴ／反転ＥＱに応じて機
能は変化するので、この信号を変化させることによって
減算と一致機能との間の動的切換えが容易になる。図１
４の回路の図１２ｂのアーキテクチャでの実動化は、図
示しない関数発生器、すなわち関数発生器Ｆ，Ｇ，Ｈお
よびＪの左側に設けた関数発生器におけるＡＮＤゲート
ＡＮＤ１４i の実動化のために各ビットに一つのＡＮＤ
ゲートを備えること、およびこれらＡＮＤゲートの出力
をラインＦＢ、ＧＢ、ＨＢおよびＪＢ、ならびに比較中
の数ＡおよびＢの追加のビットについて図１２ｂの上ま
たは下に配置できるものとして図示していない追加の関
数発生器に加えることによって得られる。二つの項Ａお
よびＢのビットは関数発生器Ｆ，Ｇ，ＨおよびＪ、すな
わちＦ１，Ｇ１，Ｈ１およびＪ１入力を反転したＸＯＲ
出力を生ずるようにプログラムされたこれら関数発生器
のＦ０およびＦ１入力に加えられる。マルチプレクサＣ
１，Ｃ２，Ｃ３およびＣ４と隣接論理ブロックの対応マ
ルチプレクサとは関数発生器Ｆ，Ｇ，ＨおよびＪの出力
信号で制御されるようにプログラムしてある。このよう
にして図１４の回路は実動化され、この回路の構成はＧ
Ｔ／反転ＥＱ信号で決められる。
【００３７】図１３の回路における図１４の回路の実動
化は図１２ｂの回路における実動化と同様である。図１
３においては、ＡＮＤゲート１４i の出力は関数発生器
入力、たとえばＦ３およびＦ４の一方に供給され、マル
チプレクサＭ１およびＭ２はその信号をマルチプレクサ
Ｎ１およびＮ２に転送するようにセットされ、それらマ
ルチプレクサＮ１およびＮ２はその信号を桁上げマルチ
プレクサＣ１およびＣ２に供給する。
化は図１２ｂの回路における実動化と同様である。図１
３においては、ＡＮＤゲート１４i の出力は関数発生器
入力、たとえばＦ３およびＦ４の一方に供給され、マル
チプレクサＭ１およびＭ２はその信号をマルチプレクサ
Ｎ１およびＮ２に転送するようにセットされ、それらマ
ルチプレクサＮ１およびＮ２はその信号を桁上げマルチ
プレクサＣ１およびＣ２に供給する。
【００３８】この発明のいくつかの実施例を図１２ａ，
１２ｂおよび１３に関連づけて上に詳述してきた。上の
説明に基づき、この発明の上述の特徴を組み入れたこれ
ら以外の実施例が当業者に自明になろう。例えば、互い
に隣接していない論理ブロックを相互接続することも可
能である。また、図１２ａおよび１２ｂは桁上げ論理４
段と四つの関数発生器とを備える論理ブロックを示し、
図１３は桁上げおよび他の論理２段と二つの関数発生器
とを備える論理ブロックを示しているが、異なる段数を
有する論理ブロックおよび通常の機能の発生用の他のハ
ードウェアを有する論理ブロックを形成することも可能
である。さらに他の例について述べると、図１２ａおよ
び１２ｂの制御回路はメモリセルにより制御するものと
説明したが、これらメモリセルがＳＲＡＭメモリセル、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ヒュー
ズ、アンチヒューズで構成できることは明らかである。
また、制御信号は論理ゲートの出力信号およびほかの利
用可能な信号で供給できることも明らかである。これら
実施例および上記説明に基づき自明なこれら以外の実施
例はこの発明の範囲内に含めることを意図するものであ
る。
１２ｂおよび１３に関連づけて上に詳述してきた。上の
説明に基づき、この発明の上述の特徴を組み入れたこれ
ら以外の実施例が当業者に自明になろう。例えば、互い
に隣接していない論理ブロックを相互接続することも可
能である。また、図１２ａおよび１２ｂは桁上げ論理４
段と四つの関数発生器とを備える論理ブロックを示し、
図１３は桁上げおよび他の論理２段と二つの関数発生器
とを備える論理ブロックを示しているが、異なる段数を
有する論理ブロックおよび通常の機能の発生用の他のハ
ードウェアを有する論理ブロックを形成することも可能
である。さらに他の例について述べると、図１２ａおよ
び１２ｂの制御回路はメモリセルにより制御するものと
説明したが、これらメモリセルがＳＲＡＭメモリセル、
ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ヒュー
ズ、アンチヒューズで構成できることは明らかである。
また、制御信号は論理ゲートの出力信号およびほかの利
用可能な信号で供給できることも明らかである。これら
実施例および上記説明に基づき自明なこれら以外の実施
例はこの発明の範囲内に含めることを意図するものであ
る。
図１ａは慣用の全加算器の一つの段を示す概略図。 図１ｂは図１ａに示した慣用の全加算器段の記号。 図２は互いに縦続接続した二つの全加算器の概略図。 図３は桁上げ先見論理を備える４ビット加算器の概略
図。 図４ａ、４ｂ、４ｃおよび４ｄは従来技術の加算器の概
略図。 図５は従来技術の計数器の概略図。 図６ａはこの発明による桁上げ論理１ビット発生回路の
概略図であり、図６ｂは図６ａの回路の代替的表示。 図６ｃは変数Ａ、Ｂ、ＣinおよびＣout の間の関係を示
す真数表。 図７ａはこの発明による桁上げ論理を用いた全加算器の
１ビット発生用の回路の概略図であり、図７ｂは図７ａ
の回路の代替的表示。 図８ａはジリンクス，インコーポレーテッド製ＸＣ４０
００系デバイスに用いた桁上げ論理の算術演算部の単純
化した図。 図８ｂはこの発明による桁上げ論理の算術演算部の単純
化した図。 図８ｃは他の論理機能も発生できる桁上げ論理回路の単
純化した図。 図９ａは図８ｂおよび図８ｃのＦおよびＧ関数発生器の
参照用テーブル実施例。 図９ｂは図８ｂおよび図８ｃのＦおよびＧ関数発生器の
もう一つの参照用テーブル実施例。 図９ｃは図９ａまたは図９ｂの参照用テーブル関数発生
器についてのカルノーマップ。 図９ｄは図９ａまたは図９ｂの参照用テーブル関数発生
器により実動化できる２16論理関数の一つ。 図１０はジリンクス社製ＸＣ４０００系デバイスに用い
てある二段保有論理ブロック、すなわち図８ａの回路を
含む論理ブロックの概略図を示す。 図１１ａは専用桁上げ論理相互配線回路の一つの実施例
を示す論理アレーの概略図。 図１１ｂはプログラム可能な相互配線により実動化した
桁上げ相互配線回路の一つの例を示す概略図。 図１１ｃは専用桁上げ論理相互配線回路の一実施例を示
す概略図。 図１２ａはこの発明による回路配置融通性ある論理ブロ
ック（ＣＬＢ）であって、和の計算用にもう一つのＣＬ
Ｂと組み合わせた場合に図８ｂの回路を実動化する４段
式のＣＬＢの概略図。 図１２ｂはこの発明によるもう一つのＣＬＢであって、
和の計算用に専用ハードウェアを用いて図８ｂの回路を
実動化したＣＬＢ。 図１２ｃは図１２ａまたは図１２ｂのＣＬＢと、ＣＬＢ
のアレーの相互接続用の相互接続経路とを結合するタイ
ル。 図１２ｄは水平方向に互いに組み合わせた図１２ｃのタ
イル二つ。 図１２ｅは図１２ｃに示したようなコアタイルと外部接
続用端タイルおよび角タイルとを含むＦＰＧＡチップ。 図１３は図８ｃの回路を実動化したこの発明によるＣＬ
Ｂ。 図１４は図１２ｂまたは図１３の回路で実動化できる動
的に切換可能な比較回路。
図。 図４ａ、４ｂ、４ｃおよび４ｄは従来技術の加算器の概
略図。 図５は従来技術の計数器の概略図。 図６ａはこの発明による桁上げ論理１ビット発生回路の
概略図であり、図６ｂは図６ａの回路の代替的表示。 図６ｃは変数Ａ、Ｂ、ＣinおよびＣout の間の関係を示
す真数表。 図７ａはこの発明による桁上げ論理を用いた全加算器の
１ビット発生用の回路の概略図であり、図７ｂは図７ａ
の回路の代替的表示。 図８ａはジリンクス，インコーポレーテッド製ＸＣ４０
００系デバイスに用いた桁上げ論理の算術演算部の単純
化した図。 図８ｂはこの発明による桁上げ論理の算術演算部の単純
化した図。 図８ｃは他の論理機能も発生できる桁上げ論理回路の単
純化した図。 図９ａは図８ｂおよび図８ｃのＦおよびＧ関数発生器の
参照用テーブル実施例。 図９ｂは図８ｂおよび図８ｃのＦおよびＧ関数発生器の
もう一つの参照用テーブル実施例。 図９ｃは図９ａまたは図９ｂの参照用テーブル関数発生
器についてのカルノーマップ。 図９ｄは図９ａまたは図９ｂの参照用テーブル関数発生
器により実動化できる２16論理関数の一つ。 図１０はジリンクス社製ＸＣ４０００系デバイスに用い
てある二段保有論理ブロック、すなわち図８ａの回路を
含む論理ブロックの概略図を示す。 図１１ａは専用桁上げ論理相互配線回路の一つの実施例
を示す論理アレーの概略図。 図１１ｂはプログラム可能な相互配線により実動化した
桁上げ相互配線回路の一つの例を示す概略図。 図１１ｃは専用桁上げ論理相互配線回路の一実施例を示
す概略図。 図１２ａはこの発明による回路配置融通性ある論理ブロ
ック（ＣＬＢ）であって、和の計算用にもう一つのＣＬ
Ｂと組み合わせた場合に図８ｂの回路を実動化する４段
式のＣＬＢの概略図。 図１２ｂはこの発明によるもう一つのＣＬＢであって、
和の計算用に専用ハードウェアを用いて図８ｂの回路を
実動化したＣＬＢ。 図１２ｃは図１２ａまたは図１２ｂのＣＬＢと、ＣＬＢ
のアレーの相互接続用の相互接続経路とを結合するタイ
ル。 図１２ｄは水平方向に互いに組み合わせた図１２ｃのタ
イル二つ。 図１２ｅは図１２ｃに示したようなコアタイルと外部接
続用端タイルおよび角タイルとを含むＦＰＧＡチップ。 図１３は図８ｃの回路を実動化したこの発明によるＣＬ
Ｂ。 図１４は図１２ｂまたは図１３の回路で実動化できる動
的に切換可能な比較回路。
５１ ＸＯＲゲート Ｔ１，Ｔ２ パストランジスタ Ｍ マルチプレクサ ９１ ＸＯＲゲート ９２ インバータ ９３ パストランジスタ ９１１，９１４，９１７，９２１，９２７ データ変
形機能回路 ９１２，９１５，９１６，９２２，９２６ ＸＯＲ回
路 ９０１ 専用関数発生器 ９０２ プログラム可能な関数発生器 ９０３ 関数発生器 ９０４ 関数発生器または専用関数発生器 ８０１，８０４，９２３ マルチプレクサ ８０２，８０３，８０５，８０６ 制御用メモリ
形機能回路 ９１２，９１５，９１６，９２２，９２６ ＸＯＲ回
路 ９０１ 専用関数発生器 ９０２ プログラム可能な関数発生器 ９０３ 関数発生器 ９０４ 関数発生器または専用関数発生器 ８０１，８０４，９２３ マルチプレクサ ８０２，８０３，８０５，８０６ 制御用メモリ
Claims (2)
- 【請求項１】 論理ブロックのアレーを含むプログラマ
ブルロジックデバイスであって、各論理ブロックが少な
くとも一つの回路、すなわち第１の入力信号（Ａi ）を
供給する入力端子と、 桁上げ入力端子（Ｃi ）および桁上げ出力端子
（Ｃi+1 ）と、 前記入力端子および前記桁上げ入力端子の一方を前記桁
上げ出力端子に接続する桁上げ連鎖マルチプレクサ（９
２３）と、 前記第１の入力信号と少なくとも一つの他の入力信号と
の関数を発生する参照用テーブル（９０３）と、 前記参照用テーブルから供給される信号を含む少なくと
も二つの入力信号から選択を行うように制御され前記桁
上げ連鎖マルチプレクサを制御する制御マルチプレクサ
（８０４）とを含む少なくとも一つの回路を備えるプロ
グラマブルロジックデバイス。 - 【請求項２】 論理ブロックのアレーを含むプログラマ
ブルロジックデバイスであって、各論理ブロックが少な
くとも一つの回路、すなわち第１の入力信号（Ａi ）を
供給する入力端子と、 前記第１の入力信号およびもう一つの信号の一方を出力
として生ずる入力選択マルチプレクサ（８０１）と、 桁上げ入力端子（Ｃi ）および桁上げ出力端子
（Ｃi+1 ）と、 前記入力選択マルチプレクサの前記出力および前記桁上
げ入力端子の一方を前記桁上げ出力端子に接続する桁上
げ連鎖マルチプレクサ（９２３）と、 前記桁上げ連鎖マルチプレクサを制御できる信号を発生
する参照用テーブル（９０３）とを含む少なくとも一つ
の回路を備えるプログラマブルロジックデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/310,113 US5481206A (en) | 1993-09-02 | 1994-09-20 | Circuit for fast carry and logic |
| US08/310,113 | 1994-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08110853A true JPH08110853A (ja) | 1996-04-30 |
| JP3697302B2 JP3697302B2 (ja) | 2005-09-21 |
Family
ID=23201040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26637495A Expired - Fee Related JP3697302B2 (ja) | 1994-09-20 | 1995-09-20 | 高速桁上げ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5481206A (ja) |
| EP (1) | EP0707382A2 (ja) |
| JP (1) | JP3697302B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012055004A (ja) * | 2007-05-21 | 2012-03-15 | Altera Corp | 改良された論理セル機能性の複合論理ブロックを有するプログラマブルロジックデバイス |
| JP2012519913A (ja) * | 2009-03-03 | 2012-08-30 | アルテラ コーポレイション | 冗長および二方向データ経路を有するデジタル信号処理回路 |
| KR20180053314A (ko) * | 2015-09-11 | 2018-05-21 | 자일링크스 인코포레이티드 | 캐스케이드 룩업테이블(lut) 자리올림 논리 회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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