JPH08111685A - Ａｔｍレシーバーのクロック回復回路 - Google Patents

Ａｔｍレシーバーのクロック回復回路

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JPH08111685A
JPH08111685A JP7242725A JP24272595A JPH08111685A JP H08111685 A JPH08111685 A JP H08111685A JP 7242725 A JP7242725 A JP 7242725A JP 24272595 A JP24272595 A JP 24272595A JP H08111685 A JPH08111685 A JP H08111685A
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JP
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clock
frequency
cell
recovery circuit
clock recovery
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Han Hiong Tan
ヒオン タン ハン
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Koninklijke PTT Nederland NV
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Abstract

(57)【要約】 【課題】 ＡＴＭレシーバー、特に、ＡＴＭレシーバー
のクロック回復回路を得る。 【解決手段】 ＡＴＭレシーバーのクロック回復回路で
あって、ＡＴＭセルにより送信されるソース信号の周波
数を自動的に引き出すし、サブ回路（３、４、５）は、
セル速度にもとずき、ソース信号の名目的ビット速度を
決定しかつそれと一致する周波数を有するクロック信号
を発生する。第２サブ回路（６、７、８、９、１０）
は、名目的ビット速度と平均実ビット速度との間の差に
比例して、第１サブ回路により発生したクロック信号の
周波数を補正する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭレシーバー
に関するものであり、特には、そのクロック回復回路に
関する。
【０００２】
【従来の技術】ＡＴＭ送信システムでは、種々の実チャ
ネルを経て、ソース信号を異なるビット速度で送信で
き、その結果、ユニット時間に於けるＡＴＭセル数のセ
ル速度が一方の実チャネルと他方のチャネルとの間では
異なる。特定のチャネルのセルが、前記チャネルに一時
的に割り当てられたレシーバーに到来する場合、前記セ
ルは、バファーに組み入れられた後、チャネルのセル速
度とまたソース信号のビット速度（およびクロック周波
数）と一致するクロック周波数で読み出されねばならな
い。
【０００３】
【発明が解決しようとする課題】本発明の要旨は、セル
到来回数から、前記バッファが読み出されるクロック周
波数を引き出す回路である。このプロセスにおいて、異
なる名目的セル速度およびこれら名目的セル速度内の変
更を参酌する必要がある。従来、満足な仕方および完全
に自動的な方法に於いて、ＡＴＭセルの到来回数からク
ロック周波数を検出する目的は従来の解決手段では対応
できなかった。
【０００４】
【発明を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、受け入れたＡＴＭ
セルのセル速度から、ＡＴＭセルにより送信されるソー
ス信号のクロック周波数を自動的に引き出すＡＴＭレシ
ーバーのクロック回復回路であって、該回路は、受け入
れたセルのセル速度にもとずき、ソース信号の名目的ビ
ット速度を決定しかつそれと一致する周波数を有するク
ロック信号を発生する第１手段と、該名目的ビット速度
と受け入れたセルの平均実ビット速度との差に比例し
て、第１手段により発生したクロック信号の周波数を補
正する第２手段とを備えることを特徴とするクロック回
復回路である。つまり、本発明に於いては、クロック周
波数がセル到来回数から完全にかつ自動的に引き出され
る、ＡＴＭレシーバーのクロック回復回路を含んでい
る。この目的のため、本発明による回路は、受け入れセ
ルのセル速度にもとずき、ソース信号の名目的ビット速
度を決定しかつそれと一致する周波数を有するクロック
信号を発生する第１手段と、受け入れセルの名目的ビッ
ト速度と平均実ビット速度との差に比例して、第１手段
により発生したクロック信号の周波数を補正する第２手
段とを備える。
【０００５】
【実施例】以下本発明に係る具体的を図面を参照して詳
述する。図１は本発明の一実施例を示し、図２は多数の
信号を描いている。図３は図１に示すユニットの１つの
一実施例を示す。
【０００６】図１に示す回路は、それぞれ６４、１２
８、１４４、１９２、２５６、５１２、１０２４と２０
４８（キロビット／秒）のビット速度を有するソース信
号のソースクロックを自動回復するように構成されてい
る。ＡＴＭセルは入力回路を経てバッファ１に送られ
る。ＡＮＤゲート２によって、ＷＲＩＴＥ信号が、１５
５．５２０ＭＨｚ（ＡＴＭネットワークの電流標準）の
ネットワーククロック信号と、ＡＴＭセルを入力回路に
よりバッファ１に導入させる“セルイネーブル”信号と
からセルバッファ１にたいし構成される。このような
“セルイネーブル”信号は、たとえば、出願人名の特許
ＥＰ３８１２７５Ｂ１に記載されているようなアクセス
モニターユニットにより発生される。ＷＲＩＴＥ信号は
“バースト”キャラクタを有する（図２も参照）。回路
の残部は、バッファ１に送られるセルのセル速度に相当
しかつ“バースト”キャラクタを有しないＲＥＡＤクロ
ック信号を発生する機能を有する（図２も参照）。この
ＲＥＡＤ信号の周波数はソース信号のビット速度に等し
いので、ソースクロックの周波数に等しい。
【０００７】当該回路は、バッファ１が読み出されの荒
調整部を含んでおり、それは分周ファクター調整部３と
可変分周器４とを備える。 該回路はさらに、単安定マ
ルチバイブレータ６、７、増幅器８、抵抗９と容量１０
とで構成された低域フィルターおよびＶＣＯ（電圧制御
オスシレータ）を備える微調整部を含む。
【０００８】分周ファクター調整部３は“セルイネーブ
ル”信号により駆動される。２つ（またはそれ以上の）
連続した“セルイネーブル”信号間の時間が測定され、
該測定時間が上記ビット速度の１つに相当する最も近い
標準時間に従い類別された後、この最も近い標準時間に
割り当てられた分周ファクターＮは分周器４に与えられ
る。分周器４は、ファクターＮによりＶＣＯ５によって
与えられるクロック信号の周波数を分周する。
【０００９】セル到来回数の変更（図３も参照）は微調
整により補償されねばならない。この目的のため、ＷＲ
ＩＴＥ信号はまた、所定のパルス幅をＷＲＩＴＥパルス
に割り当てる、単安定マルチバイブレータ７にも与えら
れる。ＲＥＡＤ信号は、確実にＲＥＡＤパルスに所定の
パルス幅を割り当てる単安定マルチバイブレータ６に供
給される。それで２つの信号は、増幅器８の＋とーの入
力をそれぞれ個別に通る。出力側では、抵抗９を経て、
コンデンサー１０はＲＥＡＤパルスにより充電されＷＲ
ＩＴＥパルスにより放電される。バッファに書き込まれ
るセルるセルの数との間が平衡の場合、コンデンサー１
０の充放電間が平衡する。ＷＲＩＴＥパＤパルスの数に
たいし増大すれば、コンデンサー１０にかかる電圧Ｕｃ
ｏｎｔｒｏｌは降波数は再調整され、その結果ＲＥＡＤ
クロック周波数は増加する。
【００１０】図３は、分周ファクターを算出する上記ユ
ニット３の特定実施例を示す。このユニットト１１と、
クロック発生器１２とカウンター１３とを備える。カウ
ンター１３は、“セルイネーブル”信号がない期間中ク
ロック発生器１２からパルスを受信する（図２も参
照）。セル速度が低いと、その期間は比較的長く、カウ
ンターは比較的高い値を得る。高セル速度では、カウン
ターは低値になるだけである。得られたカウンター値
は、各々、特定の名目的ビット速度を表すカウンター値
にセットされる多数のディジタル比較回路１４に与えら
れる。カウンター１３により得られるカウンター値に最
も近いカウンター値を有する比較回路１４は、プロセッ
サー１５に指示を与える。その比較回路の位置にもとず
き、プロセッサー１５は、Ｎの値を算出し、これを可変
分周器４へ送る。低セル速度の場合、カウンター１３は
比較的高い値になり、Ｎの値も同様に比較的高くなる結
果、ｆ±△／Ｎの値は比較的に小さい。
【００１１】文献：ＫＯＮＩＮＫＬＩＪＫＥ ＰＴＴ
ＮＥＤＥＲＬＡＮＤ Ｎ．Ｖ．名のＥＰ０３８１２７５
Ｂ１
【図面の簡単な説明】
【図１】本発明の実施例を示す。
【図２】各種の信号の波形を示す。
【図３】図１に示すユニットのうち１つの実施例を示
す。
【符号の説明】
１…バッファ ２…ＡＮＤゲート ３…分周ファクター調整部 ４…可変分周器 ５…ＶＣＯ（電圧制御オスシレータ） ６、７…単安定マルチバイブレータ ８…増幅器 ９…抵抗 １０…コンデンサー １１…ＮＡＮＤゲート １２…クロック発生器 １３…カウンター １４…比較回路 １５…プロセッサー

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 受け入れたＡＴＭセルのセル速度から、
    ＡＴＭセルにより送信されるソース信号のクロック周波
    数を自動的に引き出すＡＴＭレシーバーのクロック回復
    回路であって、該回路は、受け入れたセルのセル速度に
    もとずき、ソース信号の名目的ビット速度を決定しかつ
    それと一致する周波数を有するクロック信号を発生する
    第１手段と、該名目的ビット速度と受け入れたセルの平
    均実ビット速度との差に比例して、第１手段により発生
    したクロック信号の周波数を補正する第２手段とを備え
    ることを特徴とするクロック回復回路。
  2. 【請求項２】 前記第１手段は、２つまたはそれ以上の
    連続したセルの到来回数にもとずき、ＡＴＭセルにより
    送信されるソース信号の名目的ビット速度を決定しかつ
    名目的ビット速度の関数として分周ファクター（Ｎ）を
    発生する分周ファクターユニット（３）と、クロック発
    生器（５）により出力されたクロック信号の周波数
    （ｆ）を前記分周ファクターにより分周する分周器
    （４）とよりなることを特徴とする請求項１記載のクロ
    ック回復回路。
  3. 【請求項３】 一方で、２つまたはそれ以上の連続した
    セルの到来期間中に受け入れたセルビット数に比例し、
    他方で、同期間中に分周器（４）により出力されるクロ
    ックパルス数に比例して、周波数制御信号（Ｕｃｏｎｔ
    ｒｏｌ）を前記発生器（５）に出力する第２手段を備え
    ることを特徴とする請求項２記載のクロック回復回路。
  4. 【請求項４】 クロックパルスは、受け入れたセルビッ
    ト数に比例して、単安定マルチ・バイブレータ（７）に
    供給され、さらに、分周器（４）により出力されるクロ
    ックパルスは同一の単安定マルチ・バイブレータ（６）
    に供給され、前記両単安定マルチ・バイブレータの出力
    は電圧制御オスシレータ（５）の周波数制御端子に積分
    回路（９、１０）を経て接続される増幅器（８）の正入
    力と負入力のそれぞれに個別に接続されることを特徴と
    する請求項３記載のクロック回復回路。
  5. 【請求項５】 レシーバに到来するＡＴＭセルのセルビ
    ットはネットワーククロックバッファ（１）に書き込ま
    れる一方前記バッファは第１手段により発生されるクロ
    ック信号の制御の下に読み出されることを特徴とする請
    求項１記載のクロック回復回路。
JP7242725A 1994-09-21 1995-09-21 Ａｔｍレシーバーのクロック回復回路 Pending JPH08111685A (ja)

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CA (1) CA2158531C (ja)
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