JPH0811343A

JPH0811343A - プリンタヘッド駆動信号発生回路

Info

Publication number: JPH0811343A
Application number: JP17032094A
Authority: JP
Inventors: Kouji Onodaka; 功二小野高; Yukihiko Shimizu; 幸彦清水
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1994-06-30
Filing date: 1994-06-30
Publication date: 1996-01-16

Abstract

(57)【要約】【目的】回路規模を大きくすることなく画像の階調制
御を行えるようにしたプリンタヘッド駆動信号発生装置
を提供すること。【構成】Ｄ₄ 走査期間の前に１ビットシフトレジスタ
１〜ｎに転送された１ライン分のＭＳＢのデータＤ₄
は、ストローブパルスの立ち上がりエッジにより、１ビ
ットラッチ回路１１〜１ｎにそれぞれ同時にラッチされ
ると共に、ゲート回路２１〜２ｎに供給される。Ｄ₄ 走
査期間において、８ｔのパルス幅のイネーブル信号がゲ
ート回路２１〜２ｎに供給され、データＤ₄ が「１」の
場合、８ｔとされたパルス幅を有する出力が発生され、
プリンタヘッドが駆動され、データＤ₄ が「０」の場
合、「Ｌ」レベルの出力が発生され、プリンタヘッドは
駆動されない。以下、Ｄ₃ 走査期間ないしＤ₁ 走査期間
において同様の動作が行われてプリンタヘッドが駆動さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光に感応する媒体に画
像を印刷するために使用するプリンタヘッドを駆動する
プリンタヘッド駆動信号発生回路に関するものであり、
特にプリンタを小型化するに適したものである。

【０００２】

【従来の技術】電子を放出するカソード電極と、このカ
ソード電極に対向して配置されているアノード電極と、
このアノード電極上に被着され、電子が衝突した際に発
光する蛍光体と、カソードから放出される電子のアノー
ド電極への移動を制御する制御電極とを備え、前記蛍光
体から出射される光により印画紙等を露光して画像を印
刷するプリンタが開発されている。

【０００３】図５は、本出願人が先に提案したカラープ
リンタ（特開平５−９２６２２号公報参照）の原理図を
示したもので、１０１は赤（Ｒ）、緑（Ｇ）、青（Ｂ）
の３原色の光を出射するプリンタヘッド、１０２はプリ
ンタヘッド１０１より出射される光を印画紙１０３上に
照射するためのセルフォクレンズアレイである。

【０００４】前記プリンタヘッド１０１は図６の断面構
造に示されているように、真空容器（ガラス）の中に電
子を放出するカソードであるフィラメントＦＩＬと、第
１及び第２の制御電極Ｇ₁ ，Ｇ₂ と所定のドットパター
ンが蛍光体によって被着されている複数本の帯状アノー
ド電極Ａｎ（１，２・・・１２）が封入されており、制
御電極Ｇ₁ に印加される画像信号により電子が帯状アノ
ード電極Ａｎに到達することをコントロールすることに
よって、所定のタイミングで電圧が印加されているアノ
ード電極Ａｎ上に被着されている蛍光体ドットの発光の
オン／オフを行うようにされている。

【０００５】また、各帯状アノード電極Ａｎの上面に
は、例えば３原色に対応して組分けされ、一組のアノー
ド電極Ａｎ上に被着されている蛍光体ドットより出力さ
れる光の中から３原色の色であるＲ，Ｇ，Ｂを通過させ
るフィルタＦｒ，Ｆｇ，Ｆｂが設けられている。従っ
て、１フレーム分の印刷画像を形成する水平方向の１ラ
インの画像データを順次制御電極Ｇ₁ に加え、アノード
電極Ａｎに順次所定のタイミングで駆動電圧を供給しな
がら印画紙１０３、あるいはプリンタヘッド１０１とセ
ルフォクレンズアレイ１０２との組み合わせのいずれか
を垂直方向（主走査方向）に移動することによって、静
止画カラープリントを行うことができる。

【０００６】次に、このようなプリンタにおいて画像の
階調制御が行えるプリンタヘッド駆動信号を発生するこ
とのできるプリンタヘッド駆動信号発生回路の従来の構
成を図７に示す。この図に示すプリンタヘッド駆動信号
発生回路は、図８に示すように水平方向の１ラインの走
査期間において、階調データに応じて電子がアノード電
極に向かって放出される時間幅をＴ₀ ，Ｔ₂ ，Ｔ₃ ・・
・Ｔ₁₅のように１６通りに変化させている。これにより
アノード電極上の蛍光体から出射される光量に１６通り
の変化ステップを与えて、プリントされた画像に１６通
りの階調が得られるようになされている。

【０００７】この動作を具体的に説明すると、階調デー
タは４ビットとされており、画素ごとの階調データが水
平方向の１ラインの画素毎に設けられている４ビットシ
フトレジスタＳＲ１〜ＳＲｎに、それぞれシフトクロッ
クによりシフトされる。この場合、４ビットシフトレジ
スタＳＲ１〜ＳＲｎは縦続接続されている。次いで、ス
トローブパルスが４ビットラッチ回路Ｌ１〜Ｌｎに印加
され、シフトレジスタＳＲ１〜ＳＲｎにそれぞれ対応し
て設けられているラッチ回路Ｌ１〜Ｌｎに４ビットの階
調データがそれぞれラッチされる。

【０００８】そして、カウンタＣＯが階調制御クロック
をカウントした４ビットのカウントデータ値と、前記ラ
ッチ回路Ｌ１〜Ｌｎにラッチされている画素ごとの階調
データとが、比較器ＣＯＭＰ１〜ＣＯＭＰｎによりそれ
ぞれ比較されることにより、比較器ＣＯＭＰ１〜ＣＯＭ
Ｐｎから階調データに応じて図８に示すようなパルス幅
を有する画素毎の駆動信号が１ライン分出力されるよう
になる。この場合、階調データが「１１１１」とされて
いると、図８にＴ₁₅として示すように１走査期間に渡っ
て出力されるパルス幅の駆動信号とされ、階調データが
「００１１」とされた場合は図８にＴ₃ として示すよう
にパルス幅の駆動信号とされる。なお、カウンタＣＯと
比較器ＣＯＭＰ１〜ＣＯＭＰｎとは１ラインの出力を終
了するごとにクリアパルスによりクリアされる。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
階調制御を行えるプリンタヘッド駆動信号発生回路によ
ると、階調制御を行うために、１画素毎に４ビットシフ
トレジスタ、４ビットラッチ回路及び比較器とが必要で
あって、多数の画素からなる画像の階調制御を行うに
は、その回路規模が大きくなるため、大きな収納スペー
スを必要とすると共に、コストが高くなるという問題点
があった。また、ドライバーＩＣを用いてプリンタヘッ
ド駆動信号発生回路を構成する場合においても、前記の
ように１画素毎に４ビットシフトレジスタ、４ビットラ
ッチ回路及び比較器とが必要であるため、ドライバーＩ
Ｃのチップサイズが大きくなり、高価なＩＣとなってし
まう問題点があった。

【００１０】そこで、本発明は、回路規模を大きくする
ことなく画像の階調制御を行えるようにしたプリンタヘ
ッド駆動信号発生回路を提供することを目的としてい
る。

【００１１】

【課題を解決するための手段】前記目的を達成するため
に、本発明のプリンタヘッド駆動信号発生回路は、１ラ
インの画素数に等しい数設けられている１ビットシフト
レジスタと、該１ビットシフトレジスタに格納された１
ビットのデータをそれぞれラッチする１ラインの画素数
に等しい数設けられているラッチ手段と、該ラッチ手段
にラッチされている１ビットのデータが、それぞれ一方
の入力として供給される１ラインの画素数に等しい数設
けられているゲート回路とを備え、１ラインの各画素の
階調を示す階調データが複数桁のビットからなり、前記
各画素の前記階調データのいずれかの桁のデータ毎に順
次前記１ビットシフトレジスタにシフトされるようにさ
れており、前記ゲート回路の一方の入力に供給されてい
る前記階調データのいずれかの桁に応じて２の羃乗で重
み付けされたイネーブル信号が、前記ゲート回路の他方
の入力に供給されているようにしたものである。

【００１２】また、本発明のプリンタヘッド駆動信号発
生回路は、具体的には、前記シフトレジスタに前記階調
データのＭＳＢからＬＳＢに向かう各桁の１ビットのデ
ータがシフトされると共に、前記イネーブル信号のパル
ス幅が、前記シフトされた１ビットのデータの桁に応じ
て順次２の羃乗で除算されたパルス幅とされているよう
にしたものである。

【００１３】

【作用】本発明によれば、１画素毎に１ビットのシフト
レジスタ、１ビットのラッチ手段及びゲート回路だけの
構成により、プリントされる画像の階調制御を行えるこ
とができるようになるため、回路規模を数分の１に縮小
することができると共に、安価なプリンタヘッド駆動信
号発生回路とすることができる。また、ドライバＩＣを
用いてプリンタヘッド駆動信号発生回路を構成する場合
においても、前記のように１画素毎に１ビットシフトレ
ジスタ、１ビットラッチ手段及びゲート回路だけでよい
ため、ドライバーＩＣのチップサイズを数分の１と小さ
くでき、低廉なＩＣを使用して構成することができるよ
うになる。

【００１４】

【実施例】本発明のプリンタヘッド駆動信号発生回路の
原理図を図１に示す。この図において、１〜ｎは複数ビ
ットからなる階調データの特定の桁の１ビットがシフト
されると共に、水平方向に１ライン分の画素数ｎに等し
い数ｎ段設けられている１ビットシフトレジスタ、１１
〜１ｎは１ビットシフトレジスタ１〜ｎにシフトされた
１ビットのデータをラッチする１ビットシフトレジスタ
１〜ｎと等しい数ｎ段設けられている１ビットラッチ回
路、２１〜２ｎは１ビットラッチ回路１１〜１ｎにラッ
チされた１ビットのデータが供給されると共に、イネー
ブル信号が供給される１ビットラッチ回路１１〜１ｎと
等しい数ｎ段設けられているゲート回路である。

【００１５】このように構成されているプリンタヘッド
駆動信号発生回路に印加される各種信号のタイミングを
図２に示す。図２（ａ）に示すパルス信号は、ゲート回
路２１〜２ｎに供給されるイネーブル信号の波形であ
り、１ライン走査期間を４分割したそれぞれの期間をＤ
₄ 走査期間、Ｄ₃ 走査期間、Ｄ₂ 走査期間、Ｄ₁ 走査期
間とする時、Ｄ₄ 走査期間においては８ｔの幅の全期間
立ち上がっているパルス信号とされ、Ｄ₃ 走査期間にお
いては４ｔの幅の１／２期間立ち上がっているパルス信
号とされ、Ｄ₂ 走査期間においては２ｔの幅の１／４期
間立ち上がっているパルス信号とされ、Ｄ₁ 走査期間に
おいては１ｔの幅の１／８期間立ち上がっているパルス
信号とされている。すなわち、４分割された走査期間毎
に順次１／２の重み付けされたパルス幅とされている。

【００１６】また、同図（ｂ）には１ビットシフトレジ
スタ１〜ｎに転送される階調データの転送タイミングが
示されており、例えば階調データが４ビットからなる場
合においては、前記のように１ライン走査期間が４分割
されたＤ₄ 走査期間、Ｄ₃ 走査期間、Ｄ₂ 走査期間、Ｄ
₁ 走査期間において、順次階調データのＭＳＢからＬＳ
Ｂに向かい１ライン分のいずれかの桁のデータが１ビッ
トずつ１ビットシフトレジスタ１〜ｎに転送されてい
る。すなわち、Ｄ₄ 走査期間においては階調データの２
桁目のデータＤ₃ が転送されており、Ｄ₃ 走査期間にお
いては階調データの３桁目のデータＤ₂ が転送されてお
り、Ｄ₂ 走査期間においては階調データのＬＳＢのデー
タＤ₁ が転送されており、Ｄ₁ 走査期間においては次の
ラインの階調データのＭＳＢのデータＤ₄ が転送されて
いる。

【００１７】さらに、同図（ｃ）は同図（ｂ）のように
転送されたデータをラッチ回路１１〜１ｎにラッチする
ストローブパルスを示しており、Ｄ₄ 走査期間に先立っ
て立ち上がるストローブパルスの立ち上がりエッジによ
り、図示されていないデータＤ₄ （ＭＳＢ）がラッチ回
路１１〜１ｎに同時にラッチされる。同様に、Ｄ₃ 走査
期間に先立って立ち上がるストローブパルスの立ち上が
りエッジにより、データＤ₃ がラッチ回路１１〜１ｎに
同時にラッチされ、Ｄ₂ 走査期間に先立って立ち上がる
ストローブパルスの立ち上がりエッジにより、データＤ
₂ がラッチ回路１１〜１ｎに同時にラッチされ、Ｄ₁ 走
査期間に先立って立ち上がるストローブパルスの立ち上
がりエッジにより、データＤ₁ （ＬＳＢ）がラッチ回路
１１〜１ｎに同時にラッチされる。

【００１８】なお、同図（ｄ）に示すシフトクロック
は、１ビットシフトレジスタ１〜ｎに階調データを転送
するためのシフトクロックであり、１ライン走査期間を
４分割したＤ₄ 走査期間、Ｄ₃ 走査期間、Ｄ₂ 走査期
間、Ｄ₁ 走査期間のそれぞれにおいて、１，２，３・・
・ｎの１ラインの画素数に等しいｎ個のシフトクロック
が発生されている。

【００１９】そこで、図２に示すタイミングの各種信号
が印加された時のプリンタヘッド駆動信号発生回路の動
作を図１及び図２を参照しながら説明するが、一連の動
作に先立って、クリアパルスが１ビットラッチ回路１１
〜１ｎに印加されて初期状態にクリアされているものと
する。まず、Ｄ₄ 走査期間の前に図２（ｄ）に示すｎ個
のシフトクロックにより１ビットシフトレジスタ１〜ｎ
に転送された図示されていないｎ個のデータＤ₄ は、Ｄ
₄ 走査期間に先立って立ち上がるストローブパルスの立
ち上がりエッジにより、ラッチ回路１１〜１ｎにそれぞ
れ同時にラッチされる。なお、ｎ個のデータＤ₄ は、１
ラインのそれぞれの画素の階調データにおけるＭＳＢで
ある。またこの場合、１ビットシフトレジスタ１〜ｎは
縦続接続されており、ｎ個のシフトクロックにより順次
１ビットシフトレジスタ１〜ｎに１ビットのデータが順
次転送されていくようにされて、１ライン分のいずれか
の桁のデータが１ビットシフトレジスタ１〜ｎに転送さ
れている。

【００２０】そして、Ｄ₄ 走査期間において、ラッチ回
路１１〜１ｎにラッチされた１ライン分のｎ個のＭＳＢ
のデータＤ₄ は、ゲート回路２１〜２ｎに供給される。
この時、図２（ａ）に示す８ｔのパルス幅のイネーブル
信号がゲート回路２１〜２ｎに供給されるため、「１」
のデータＤ₄ が供給されているゲート回路２１〜２ｎの
出力には、「Ｈ」レベルの期間が８ｔとされたパルス幅
を有する出力が発生され、この出力によりプリンタヘッ
ドが駆動される。また、「０」のデータＤ₄ が供給され
ているゲート回路２１〜２ｎからは、「Ｌ」レベルの出
力が発生され、プリンタヘッドは駆動されない。

【００２１】なお、Ｄ₄ 走査期間において、ｎ個のシフ
トクロックにより階調データの２桁目のデータＤ₃ が１
ライン分、１ビットシフトレジスタ１〜ｎに前記と同様
に転送され、このｎ個のデータＤ₃ は、Ｄ₃ 走査期間に
先立って立ち上がるストローブパルスの立ち上がりエッ
ジにより、ラッチ回路１１〜１ｎにそれぞれ同時にラッ
チされる。次いで、Ｄ₃ 走査期間において、ラッチ回路
１１〜１ｎにラッチされた１ライン分のｎ個の２桁目の
データＤ₃ は、ゲート回路２１〜２ｎに供給される。こ
の時、図２（ａ）に示す４ｔのパルス幅のイネーブル信
号がゲート回路２１〜２ｎに供給されるため、「１」の
データＤ₃ が供給されているゲート回路２１〜２ｎの出
力には、「Ｈ」レベルの期間が４ｔとされたパルス幅を
有する出力が発生され、プリンタヘッドはこの出力によ
り駆動される。また、「０」のデータＤ₃ が供給されて
いるゲート回路２１〜２ｎからは、「Ｌ」レベルの出力
が発生され、プリンタヘッドは駆動されない。

【００２２】さらに、Ｄ₃ 走査期間において、前記と同
様に階調データの３桁目のデータＤ₂ が１ライン分、１
ビットシフトレジスタ１〜ｎに転送され、次いで、この
ｎ個のデータＤ₂ がストローブパルスによりラッチ回路
１１〜１ｎにそれぞれ同時にラッチされる。そして、Ｄ
₂ 走査期間において、ラッチ回路１１〜１ｎにラッチさ
れた１ライン分のｎ個の３桁目のデータＤ₂ は、ゲート
回路２１〜２ｎに供給されており、この期間では、図２
（ａ）に示す２ｔのパルス幅のイネーブル信号がゲート
回路２１〜２ｎに供給されるため、「１」のデータＤ₂
が供給されているゲート回路２１〜２ｎの出力には、
「Ｈ」レベルの期間が２ｔとされたパルス幅を有する出
力が発生され、プリンタヘッドがこの出力により駆動さ
れる。また、「０」のデータＤ₂ が供給されているゲー
ト回路２１〜２ｎからは、「Ｌ」レベルの出力が発生さ
れ、プリンタヘッドは駆動されない。

【００２３】また、Ｄ₂ 走査期間において、前記と同様
に階調データのＬＳＢのデータＤ₁が１ライン分、１ビ
ットシフトレジスタ１〜ｎに転送され、次いで、このｎ
個のデータＤ₁ がストローブパルスによりラッチ回路１
１〜１ｎにそれぞれ同時にラッチされる。そして、Ｄ₁
走査期間において、ラッチ回路１１〜１ｎにラッチされ
た１ライン分のｎ個のＬＳＢのデータＤ₁ は、ゲート回
路２１〜２ｎに供給されており、この期間では、図２
（ａ）に示す１ｔのパルス幅のイネーブル信号がゲート
回路２１〜２ｎに供給されるため、「１」のデータＤ₁
が供給されているゲート回路２１〜２ｎの出力には、
「Ｈ」レベルの期間が１ｔとされたパルス幅を有する出
力が発生され、この出力によりプリンタヘッドが駆動さ
れる。また、「０」のデータＤ₁ が供給されているゲー
ト回路２１〜２ｎからは、「Ｌ」レベルの出力が発生さ
れ、プリンタヘッドは駆動されない。

【００２４】このようにプリンタヘッド駆動信号発生回
路は動作するので、ある画素の階調データが「１０１
０」であったとすると、この画素に対応するプリンタヘ
ッドにはＤ₄ 走査期間において８ｔの駆動パルスが印加
されると共に、Ｄ₂ 走査期間において２ｔの駆動パルス
が印加されるため、合計１０ｔのパルス幅の駆動パルス
で駆動されたことになる。このため、その画素の階調は
相対的に「１０」の階調とされる。同様に、ある画素の
階調データが「１１１１」であったとすると、８ｔ〜１
ｔの駆動パルスの和で駆動されるため、その画素の階調
は相対的に「１５」の階調とされ、ある画素の階調デー
タが「００００」であったとすると、駆動パルスは生じ
ないので、その画素の階調は相対的に「０」の階調とさ
れるため、総合的に１６階調の画像が得られるようにな
る。なお、図２（ａ）に示すように１走査期間の約半分
は休止期間とされているため、従来と同様の濃淡の階調
を得るためには、プリンタヘッドの発光輝度を約２倍に
する必要がある。

【００２５】次に、前記した各種信号を作成する制御回
路の構成を図３に示す。この図において、４０は階調付
きの画像データを一時蓄積するバッファ、４１は例えば
４ビットとされている階調データのいずれかの桁のデー
タを選択して出力するセレクタ、４２はバッファ４０よ
りの画像データを記憶するフレームメモリ、４３は制御
回路をコントロールしているマイクロプロセッサ（ＣＰ
Ｕ）、４４はメモリ４２の書込制御及び読出制御を行う
メモリコントロール回路、４５はＣＰＵ４３の動作クロ
ック及び各種タイミング信号を発生するためのクロック
を発生するパルスジェネレータ、４６はクロックを受け
て各種タイミング信号を作成するタイミングコントロー
ラ、４７はセレクト信号を作成するカウンタ１、４８は
デコーダ４９と共にイネーブル信号を作成するカウンタ
２である。

【００２６】この制御回路の動作を説明すると、ＣＰＵ
４３の制御の基で、メモリコントロール回路４４はバッ
ファ４０を介して入力された階調付画像データを１フレ
ーム分フレームメモリ４２に書き込む。所定タイミング
でメモリコントロール回路４４によりフレームメモリ４
２から読み出される１ライン分の画像データはセレクタ
４１に入力され、カウンタ１よりのセレクト信号により
データＤ₄ 〜Ｄ₁ の内のいずれかの桁のデータが１ライ
ン分２値データとして出力される。例えば、ＭＳＢのデ
ータＤ₄ がセレクタ４１で選択されると、１ライン分の
ＭＳＢのデータＤ₄ がシリアルデータとしてセレクタ４
１から出力される。

【００２７】このように、セレクタ４１は４桁のデータ
のいずれかの桁のデータを選択しているので、セレクト
信号としては２ビット必要であるため、カウンタ１は２
段のカウンタとされて２ビットを出力している。このカ
ウンタ１は、パルスジェネレータ４５からのクロックを
受けてタイミングコントローラ４６から発生されてい
る、１ライン走査期間の１／４期間毎に発生されるスト
ローブパルスをカウントしているので、セレクト信号は
１ライン走査期間を４分割したＤ₄ 走査期間ないしＤ₁
走査期間に対応するタイミングの信号とされる。

【００２８】また、タイミングコントローラ４６は発光
時間制御パルスを発生し、カウンタ２へ供給している。
カウンタ２はこの発光時間制御パルスを基準としてカウ
ントを行い、８ｔ〜１ｔの１／２の重み付けされたパル
ス幅を出力するため、３ビットのカウント値をデコーダ
４９に供給している。デコーダ４９にはカウンタ１より
のセレクト信号、すなわち現在どの走査期間であるのか
を示す信号が供給されており、デコーダ４９はこの信号
を受けてその走査期間に応じて重み付けされた８ｔ〜１
ｔのパルス幅のイネーブル信号を発生している。なお、
各走査期間毎にｎ個必要なシフトクロックもタイミング
コントローラ４６から発生されている。

【００２９】次に、ドライバＩＣを用いてプリンタヘッ
ド駆動信号発生回路を構成する例を図４に示す。この図
において、３０〜３３はドライバＩＣであり、例えばｎ
／４段のシフトレジスタ３０−１〜３３−１と、ｎ／４
段のラッチ回路３０−２〜３３−２とから構成されてい
る。３４〜３７は、例えばそれぞれｎ／４段のゲート回
路のＩＣであり、その合計ｎ本の出力１，２，３・・・
ｎはｎ個のプリンタヘッドへそれぞれ接続されている。
なお、ゲート回路ＩＣ３４〜３７はそれぞれドライバＩ
Ｃ３０〜３３と一体のＩＣとするようにしてもよい。

【００３０】このように構成されたプリンタヘッド駆動
信号発生回路の動作は、前記した図１に示すものと同様
であるので簡単に説明する事とする。前記図３に示すセ
レクタ４１から出力された階調データのいずれかの桁の
１ライン分の２値データは、縦続接続されたシフトレジ
スタ３０−１〜３３−１に供給されているシフトクロッ
クに同期して転送されていく。この結果、４分割された
走査期間毎の終了時において、１ラインの２値データ、
例えば１ライン分のＭＳＢのデータＤ₄ がシフトレジス
タ３０−１〜３３−１に転送されることになる。

【００３１】この２値データは、ｎ番目のシフトクロッ
クと次のｎ個の群のシフトクロックの１番目との間で発
生されるストローブパルスにより、ラッチ回路３０−２
〜３３−２にそれぞれラッチされると共に、そのラッチ
出力はゲート回路３４〜３７に供給されるようになる。
ゲート回路３４〜３７には前記した図２（ａ）に示すイ
ネーブル信号が供給されており、ラッチ回路３０−２〜
３３−２にラッチされている２値データに応じて、前記
したようにイネーブル信号と同一の幅の駆動パルスが出
力されるか、あるいは駆動パルスは出力されないように
制御される。そして、ゲート回路３４〜３７からｎ本の
出力ライン１，２，３・・・ｎに出力される駆動信号
は、ｎ個設けられているそれぞれのプリンタヘッドに供
給されるようになる。

【００３２】これにより、ｎ個のプリンタヘッドは
「０」〜「１５」通りのパルス幅の駆動信号でそれぞれ
駆動されるようになり、プリンタヘッドにより印画紙等
の光感光媒体を１フレーム走査した時に媒体上に１６階
調からなる画像を得ることができるようになる。なお、
画像データをＲ，Ｇ，Ｂのカラー画像データとし、プリ
ンタヘッドをＲ，Ｇ，Ｂの光を放出できるカラープリン
タヘッドとすることにより、カラー画像を媒体上に得る
こともできる。

【００３３】

【発明の効果】本発明は以上のように構成されているの
で、１画素毎に１ビットのシフトレジスタ、１ビットの
ラッチ手段及びゲート回路だけの構成により、プリント
される画像の階調制御を行えることができるようになる
ため、従来に比較して回路規模を数分の１に縮小するこ
とができると共に、安価なプリンタヘッド駆動信号発生
回路とすることができる。また、ドライバＩＣを用いて
プリンタヘッド駆動信号発生回路を構成する場合におい
ても、前記のように１画素毎に１ビットシフトレジス
タ、１ビットラッチ手段及びゲート回路だけでよいた
め、ドライバーＩＣのチップサイズを数分の１と小さく
でき、低廉なＩＣを使用して構成することができるよう
になる。

【図面の簡単な説明】

【図１】本発明のプリンタヘッド駆動信号発生回路の原
理を示す図である。

【図２】本発明のプリンタヘッド駆動信号発生回路に供
給する各種信号のタイミングを示す図である。

【図３】本発明のプリンタヘッド駆動信号発生回路に供
給する各種信号を発生する制御回路のブロック図であ
る。

【図４】ＩＣにより構成した本発明のプリンタヘッド駆
動信号発生回路のブロック図である。

【図５】従来のプリンタの原理図である。

【図６】従来のプリンタに使用されるプリンタヘッドの
構成を示す図である。

【図７】従来のプリンタヘッド駆動信号発生回路のブロ
ック図である。

【図８】階調制御されたプリンタヘッド駆動信号のタイ
ミングを示す図である。

【符号の説明】

１〜ｎ１ビットシフトレジスタ１１〜１ｎ１ビットラッチ回路２１〜２ｎゲート回路３０〜３３ドライバＩＣ３４〜３７ゲートＩＣ４０バッファ４１セレクタ４２フレームメモリ４３ＣＰＵ４４メモリコントロール回路４５パルスジェネレータ４６タイミングコントローラ４７，４８カウンタ４９デコーダ

Claims

【特許請求の範囲】

【請求項１】１ラインの画素数に等しい数設けられ
ている１ビットシフトレジスタと、該１ビットシフトレジスタに格納された１ビットのデー
タをそれぞれラッチする１ラインの画素数に等しい数設
けられているラッチ手段と、該ラッチ手段にラッチされている１ビットのデータが、
それぞれ一方の入力として供給される１ラインの画素数
に等しい数設けられているゲート回路とを備え、１ラインの各画素の階調を示す階調データが複数桁のビ
ットからなり、前記各画素の前記階調データのいずれか
の桁のデータ毎に順次前記１ビットシフトレジスタにシ
フトされるようにされており、前記ゲート回路の一方の
入力に供給されている前記階調データのいずれかの桁に
応じて２の羃乗で重み付けされたイネーブル信号が、前
記ゲート回路の他方の入力に供給されていることを特徴
とするプリンタヘッド駆動信号発生回路。
【請求項２】前記シフトレジスタに、前記階調デー
タのＭＳＢからＬＳＢに向かう各桁の１ビットのデータ
がシフトされると共に、前記イネーブル信号が、前記シ
フトされた１ビットのデータの桁に応じて順次２の羃乗
で除算されたパルス幅とされていることを特徴とするプ
リンタヘッド駆動信号発生回路。