JPH08114655A - 半導体装置の電気的特性検査方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 検査時間、不良率の増加を抑制しつつパラレ
ル検査を実現する。 【構成】 ＩＣカードの応答信号出力タイミングを検査
する検査装置２０において、各ＤＵＴ１からの応答信号
を記憶する応答信号メモリー３５と、そのメモリーに記
憶された各応答信号を呼び出して期待値メモリー３５に
予め設定された期待値と比較する比較部３６とを設け
る。各ＤＵＴ１、１・・・の応答信号がパラレルに測定
され、各ＤＵＴにつき測定された応答信号はメモリー３
３に記憶されて行く。設定時間経過後、メモリー３３に
記憶された各応答信号が呼び出されてメモリー３５の期
待値と比較される。これにより、各応答信号の出力タイ
ミングの良否が判定される。 【効果】 応答信号の測定時間の許容範囲を大きく設定
でき、不良率低下を回避できる。判定作業が後で実行さ
れるため、検査時間の延長が防止できる。複数のＤＵＴ
の応答信号出力タイミングをパラレルに検査できるた
め、シリアルに実行される場合に比べて検査時間を短縮
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の電気的特
性検査技術、特に、半導体装置の応答信号を検査する技
術に関し、例えば、ＩＣカードやＡＳＩＣ等の非同期応
答タイミングデバイスを検査するのに利用して有効なも
のに関する。

【０００２】

【従来の技術】例えば、半導体装置の論理素子（ロジカ
ルデバイス。以下、ロジックという。）製品のうちＩＣ
カードやＡＳＩＣ等（以下、非同期応答タイミングデバ
イスということがある。）においては、応答信号の出力
タイミングが各デバイス間で大きく異なってしまうこと
が多く発生する傾向にある。

【０００３】そこで、従来は、このような非同期応答タ
イミングデバイスについての電気的特性検査が汎用のロ
ジックＩＣテスタによって実施されるに際して、応答信
号の出力タイミングの検査はデバイス個々にそれぞれ
（シリアルに）実行されている。これは、デバイス個々
に応答信号の出力タイミングが大きく異なると、同一の
ストローブ信号によっては各応答信号の出力タイミング
を同時に（パラレルに）比較判定することができないた
めである。また、個々の非同期応答タイミングデバイス
内における出力ピン個々についての応答信号出力タイミ
ングの検査も、ピン個々にそれぞれ（シリアルに）実行
されている。これは、複数本の出力ピンの応答信号出力
タイミングを同時に（パラレルに）検査しようとする
と、テストパターンが複雑になってアプリケーション・
プログラムの開発に長期間が消費されてしまうためであ
る。

【０００４】なお、ランダムロジック用テスタを述べて
ある例としては、株式会社工業調査会発行「電子材料１
９８４年１１月号別冊」昭和５９年１１月２０日発行
Ｐ１５７〜Ｐ１６４、がある。

【０００５】

【発明が解決しようとする課題】しかしながら、前記し
たように応答信号出力タイミングの検査がデバイス個々
にシリアルに、かつ、ピン個々にもシリアルに実行され
ていたのでは、応答信号出力タイミング検査時間が大幅
に延長されてしまうばかりでなく、その検査時間が延長
された分だけ他の重要な電気的特性項目の検査について
ロジック用ＩＣテスタを使用することができなくなるた
め、きわめて高価なロジック用ＩＣテスタを充分に活用
することができないという問題点がある。

【０００６】そこで、非同期応答タイミングデバイスに
おける応答信号出力タイミングの検査についても、所謂
パラレル検査を実行することが考えられる。しかし、こ
れを実現するためには、各応答信号タイミング間相互の
ばらつきを解消するのに、次のような問題点がある。 （１） 応答信号タイミングを非同期応答タイミングデ
バイス側で解消するのは、本質的に不能である。 （２） 応答信号タイミングのばらつきを最大遅延時間
によって吸収するように制御信号を設定した場合には、
パラレル検査が実行されても検査時間が結局長くなって
しまう。 （３） 応答信号タイミングのばらつきを最小遅延時間
によって吸収するように制御信号を設定した場合には、
不良率が高くなり不当に歩留りが低下してしまうことに
なる。

【０００７】本発明の目的は、検査時間および不良率の
増加を抑制しつつ、パラレル検査を実現可能な半導体装
置の電気的特性検査技術を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【００１０】すなわち、半導体装置の応答信号を検査す
る半導体装置の電気的特性検査装置において、半導体装
置からの応答信号を記憶するメモリーと、そのメモリー
に記憶された応答信号を呼び出して予め設定されている
期待値と比較することによって検査を実行する比較手段
とを設けることを特徴とする。

【００１１】

【作用】前記した手段において、例えば、複数台の半導
体装置について同種の応答信号がパラレルに測定される
と、各半導体装置について測定された応答信号はメモリ
ーにそれぞれ随時記憶されて行く。そして、例えば、予
め設定された許容遅延時間経過後に、メモリーに記憶さ
れた各応答信号がそれぞれ呼び出されて予め設定されて
いる期待値とそれぞれ比較される。この比較により、例
えば、各応答信号の出力タイミングの時期の良否が判定
される。

【００１２】前記した手段によれば、半導体装置からの
応答信号がメモリーに一時的に記憶されるため、応答信
号の測定時間についての許容範囲を大きく設定すること
ができる。したがって、その許容範囲を狭く設定するこ
とによって不良率が低下してしまう事態の発生を未然に
回避することができる。他方、実際の判定作業は測定後
に実行されるため、測定時間の許容範囲が比較的に広く
設定されても、検査作業全体としての時間には影響が及
ばない。

【００１３】例えば、複数台の半導体装置について同種
の応答信号がパラレルに測定される場合には、複数台の
半導体装置についての応答信号の出力タイミングを同時
に検査することができるため、複数台の半導体装置につ
いての応答信号検査作業がシリアルに実行される場合に
比べて、全体としての検査時間を大幅に短縮することが
できる。

【００１４】

【実施例】図１は本発明の一実施例であるＩＣカードの
応答信号検査装置を示すブロック図である。図２はその
作用を説明するための説明図である。

【００１５】本実施例において、本発明に係る半導体装
置の電気的特性検査装置は、ＩＣカードの応答信号の出
力タイミングを検査するＩＣカードの応答信号検査装置
として構成されている。検査対象物としてのＩＣカード
（以下、ＤＵＴということがある。）は、ロジックを備
えているマイクロ・コンピュータの一種であり、非同期
応答タイミングデバイスの一例である。

【００１６】そして、本実施例において、ＩＣカードの
応答信号検査方法は、ＤＵＴであるＩＣカードについて
ロジックの応答信号の出力タイミングを検査するものと
して使用されている。まず、ＩＣカードの電気的特性検
査方法の実施に際して、被検査物としてのＩＣカード
（ＤＵＴ）１が多数個、テスティングボード（図示せ
ず）に各接触子を介して着脱自在に装着される。テステ
ィングボードに装着された各ＤＵＴ１はＩＣカードの応
答信号検査装置２０にコネクタ群を介して互いに並列に
電気的に接続される。

【００１７】一方、本実施例に係るＩＣカードの応答信
号検査装置２０は、実体的にはロジックＩＣテスタ（図
示せず）の一部として構成されており、中央処理ユニッ
ト（ＣＰＵ）２１、メインメモリー２２、ロジックパタ
ーンジェネレータ２３、タイミングジェネレータ２４、
パターンフォマッタ２５、ドライバ２６、サンプリング
信号ジェネレータ２７、始期設定部２８、終期設定部２
９、Ｈコンパレータ３０、Ｌコンパレータ３１、ラッチ
回路３２、応答信号メモリー３３、アドレスコントロー
ラ３４、期待値メモリー３５、比較部３６を備えてい
る。

【００１８】ＣＰＵ２１はロジックＩＣテスタのＣＰＵ
であり、コンピュータのハードウエアおよびソトフウエ
アによって構築されており、テスタの各構成部（図示せ
ず）の動作と共に、ＩＣカードの応答信号検査装置２０
の各構成部の動作を統括して制御し得るようになってい
る。メインメモリー２２はロジックＩＣテスタのメモリ
ーであり、ＣＰＵ２１のアルゴリズムやテスティング情
報等が記憶されており、その記憶データがＣＰＵ２１に
よって任意かつ高速に呼び出されるように構成されてい
る。

【００１９】ロジックパターンジェネレータ２３はＣＰ
Ｕ２１のメインメモリー２２に予め記憶されたテスティ
ング情報に基づいて実際に使用されるテスティング信号
を生成し、パターンフォマッタ２５に送信するように構
成されている。タイミングジェネレータ２４はロジック
パターンジェネレータ２３からのパルス信号を、パター
ンフォマッタ２５でパルス幅を持つパターン信号に生成
するために、波形の立ち上がり、立ち下がりのタイミン
グを指定するジェネレータである。パターンフォマッタ
２５はＤＵＴ１の機能試験をするために必要なもので、
ＤＵＴ１の各入力ピンに供給するパターン信号を生成さ
せる回路である。本実施例においては、パターンフォマ
ッタ２５はＤＵＴ１から所望の応答信号を得るためのパ
ターン信号を生成することになる。

【００２０】ドライバ２６はＤＵＴ１との入力側のイン
タフェース部分であり、パターンフォマッタ２５からの
信号をＤＵＴ１の入力ピンに供給するものである。本実
施例において、ドライバ２６は複数（一部のみが図示さ
れている。）装備されており、複数台のＤＵＴ１の指定
された入力ピンにパターンフォマッタ２５からの指令信
号をそれぞれ供給するようになっている。

【００２１】サンプリング信号ジェネレータ２７はＤＵ
Ｔ１からの応答信号をメモリー３３に格納するのに必要
なサンプリング信号を生成するためのものであり、タイ
ミングジェネレータ２４からのタイミング信号に基づい
て、図２（ｄ）に示されているように一定のパルス幅を
持つサンプリング信号を生成するように構成されてい
る。始期設定部２８はサンプリング信号の発生開始時期
を指令するための設定部であり、終期設定部２９はサン
プリング信号の発生終了時期を指令するための設定部で
ある。この始期設定部２８の開始指令と終期設定部２９
の終了指令とによって、応答信号のサンプリング期間が
規定されることになる。このサンプリング期間は、応答
信号の出力タイミング検査に際して、ＤＵＴ１からの応
答信号の出力タイミングのばらつきを複数台のＤＵＴ１
の全体にわたって吸収し得る最短の期間内であって、テ
スティング時間を過度に長期化させなく済み、かつ、テ
スティングの不良率の増加を最も効率的に抑制し得る期
間に設定される。例えば、開始時期は、同種のＤＵＴに
関する過去のデータのうちで応答信号の出力タイミング
が最も速かった時期とし、終了時期は同様に応答信号の
出力タイミングが最も遅かった時期とする。なお、サン
プリング期間は後述する許容時間Ｔとは異なる。

【００２２】Ｈコンパレータ３０およびＬコンパレータ
３１はＤＵＴ１との出力側のインタフェースであって、
指定されたＤＵＴ１の出力ピンからの応答信号を受ける
ものである。Ｈコンパレータ３０およびＬコンパレータ
３１は一対で組を構成し、本実施例においては複数組が
装備され、各組が各ＤＵＴ１の指定された出力ピンにそ
れぞれ電気的に接続されている。各ＤＵＴ１内におい
て、一組のコンパレータ３０、３１が接続された出力ピ
ンはドライバ２６が接続された入力ピンに対応されてお
り、入力信号に対応した応答信号を出力するようになっ
ている。

【００２３】ラッチ回路３２は一組のＨコンパレータ３
０およびＬコンパレータ３１に対応して一対で組を構成
し、コンパレータの組に対応して複数組が装備されてい
る。各組において、一方のラッチ回路３２のＤ端子には
Ｈコンパレータ３０の出力端子が接続され、他方のラッ
チ回路３２のＤ端子にはＬコンパレータ３１の出力端子
が接続されている。また、両ラッチ回路３２、３２のク
ロック（Ｃ）端子にはサンプリング信号ジェネレータ２
７の出力端子がそれぞれ接続されて、サンプリング信号
が供給されるようになっている。両ラッチ回路３２、３
２のＱ端子は各組毎に応答信号メモリー３３にそれぞれ
接続されている。

【００２４】応答信号メモリー３３は各組のラッチ回路
３２、３２から送信されて来る応答信号を、アドレスコ
ントローラ３４のアドレス制御によって各組毎に逐次記
憶して行くようにされている。すなわち、応答信号メモ
リー３３は各ＤＵＴ１からの応答信号を区分けしてそれ
ぞれ記憶するように構成されている。

【００２５】期待値メモリー３５は、パターンフォマッ
タ２５によって生成されてＤＵＴ１に入力された指令信
号に応答してＤＵＴ１自身が出力すべき信号（期待値）
が記憶されているものである。この期待値である信号
は、ＣＰＵ２１のメインメモリー２２に予め記憶された
テスティング情報に基づいて、ロジックパターンジェネ
レータ２３への信号に対応されて予め生成され、期待値
メモリー３５に記憶される。ちなみに、期待値メモリー
３５および応答信号メモリー３３はメインメモリー２２
を共用して構築することもできる。

【００２６】比較部３６は応答信号メモリー３３に記憶
された各応答信号を順次呼び出して、期待値メモリー３
５に記憶された期待値と比較することによって、その出
力タイミングの誤差を各応答信号毎にそれぞれ求め、各
誤差が公差（許容時間Ｔ、図２（ａ）参照）の範囲内に
入っている否かをそれぞれ判定するように構成されてい
る。すなわち、比較部３６は誤差が公差（許容時間Ｔ）
の範囲内である場合には良と判定し、その範囲外である
場合には不良と判定する。ちなみに、比較部３６はＣＰ
Ｕ２１の論理回路を共用して構築することもできるし、
ソフトウエアとしてプログラミングすることもできる。

【００２７】次に、前記構成に係るＩＣカードの応答信
号検査装置の作用を説明することにより、本発明の一実
施例であるＩＣカードの応答信号検査方法を図２に基づ
き説明する。

【００２８】ＩＣカードの応答信号検査方法の実施に際
して、テスティングボードにはＤＵＴとしてのＩＣカー
ドが多数個、各接触子を介して電気的に接続される。テ
スティングボードに装着された各ＤＵＴ１、１・・・は
ＩＣカードの応答信号検査装置２０に互いに並列に接続
された状態になる。

【００２９】ＤＵＴ１群の接続後に、ＣＰＵ２１の指令
によってパターンフォマッタ２５で生成されたテスティ
ング信号がドライバ２６を経由して各ＤＵＴ１にパラレ
ルに入力される。

【００３０】各ＤＵＴ１、１・・は入力された信号に対
応してそれぞれ動作し、所定の応答信号をパラレルに出
力する。例えば、入力信号が「ＲＡＭの動作は正常か
？」であると、ＤＵＴ１は「ＲＡＭの動作は正常であ
る。」の応答信号をそれぞれ出力する。各ＤＵＴ１、１
・・・からパラレルに出力された応答信号は、各ＤＵＴ
１に対応する各組のＨコンパレータ３０およびＬコンパ
レータ３１によってそれぞれ波形整形されて、各組のコ
ンパレータ３０、３１に対応する各組のラッチ回路３
２、３２のＤ端子にそれぞれ印加される。

【００３１】各ラッチ回路３２はサンプリング信号ジェ
ネレータ２７からのサンプリング信号に対応して、図２
（ｅ）に示されているように、各組のコンパレータ３
０、３１からの信号をポイント毎にサンプリングし、各
ポイント毎の状態を応答信号メモリー３３にパラレルに
入力する。この応答信号メモリー３３への入力は各組の
ラッチ回路３２が同時に実行することができるため、並
行（パラレル）処理が実行された状態になる。

【００３２】応答信号メモリー３３は各組のラッチ回路
３２からパラレルに送信されて来る各ポイント毎の状態
を順次記憶して行く。このとき、応答信号メモリー３３
はアドレスコントローラ３４のアドレス制御によって、
１組のラッチ回路３２からのポイントの状態を時系列の
連続（信号波形）として区分けして記憶して行く。ここ
で、各組のラッチ回路３２は各ＤＵＴ１、１・・・に対
応しているため、応答信号メモリー３３の各区分に記憶
された信号波形（サンプリングポイントが連続した時系
列）は、各ＤＵＴ１の応答信号にそれぞれ相当すること
になる。つまり、応答信号メモリー３３は各ＤＵＴ１、
１・・・からの応答信号を後で識別し得るように記憶す
る。

【００３３】そして、始期設定部２８と終期設定部２９
とによって予め規定されたサンプリング期間が経過する
と、応答信号メモリー３３への各ＤＵＴ１の応答信号の
記憶動作は打ち切られる。この状態において、応答信号
の記憶は全てのＤＵＴ１について完了している。万一、
応答信号の記憶が終了していないＤＵＴ１は、応答タイ
ミングの遅延度が大き過ぎるため、不良と判定されるこ
とになる。しかし、サンプリング期間は充分に長く確保
されているため、不良率が不当に高くなることは未然に
回避されている。

【００３４】サンプリング期間が経過した後または予め
設定された期間が経過した後に、比較部３６は応答信号
メモリー３３に記憶された各応答信号を順次呼び出し
て、期待値メモリー３５に記憶された期待値とを比較す
る。この比較によって、各応答信号の出力タイミングの
誤差をそれぞれ求め、各誤差が許容時間（公差）内に入
っている否かを判定する。すなわち、比較部３６は誤差
が許容時間内である場合には良と判定し、その時間外で
ある場合には不良と判定する。

【００３５】例えば、図２に示されているように、
（ａ）が期待値信号で出力タイミングの許容時間（公
差）がＴであり、（ｂ）が第１ＤＵＴから送られて来た
応答信号、（ｃ）が第２ＤＵＴから送られて来た応答信
号である仮定とする。（ｂ）の信号の応答タイミングは
（ａ）の許容時間Ｔの範囲内に入っているので、第１Ｄ
ＵＴは比較部３６によって「良」と判定される。これに
対して、（ｃ）の信号の応答タイミングは（ａ）の許容
時間Ｔの範囲内に入っていないので、第２ＤＵＴは比較
部３６によって「不良」と判定される。

【００３６】第２ＤＵＴのように「不良」と判定された
場合には、その旨が比較部３６によってＣＰＵ２１に送
信される。ＣＰＵ２１は第２ＤＵＴを検査対象から除外
する。この除外によって、例えば、他の検査項目につい
ての検査の作業時間が短縮されることになる。

【００３７】一方、比較部３６において、応答信号の出
力タイミングについての検査作業が実行されている間
に、ＣＰＵ２１は各ＤＵＴ１に対して他の検査項目につ
いての検査作業を同時に進行させる。他の検査項目には
各ＤＵＴ１の検査済のピンとは別のピンに対する応答信
号の出力タイミングについての検査も含まれる。

【００３８】以上説明した前記実施例によれば次の効果
が得られる。 （１） 複数個のＤＵＴに対して応答信号検査を同時
（パラレル）に実行することができるため、応答信号検
査の作業性を大幅に高めることができる。

【００３９】（２） ＤＵＴからの応答信号が応答信号
メモリーに一時的に記憶されることにより、応答信号の
測定時間についての許容範囲を大きく設定することがで
きるため、その許容範囲を狭く設定することによって不
良率が低下してしまう事態の発生を未然に回避すること
ができ、他方、実際の比較判定作業は測定後に実行され
るため、測定時間の許容範囲が比較的に広く設定されて
も、検査作業全体としての時間には影響が及ばない。

【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４１】例えば、サンプリング信号はタイミングジ
ェネレータを利用して生成するに限らず、専用の発振器
やクロック回路を使用してもよい。

【００４２】また、応答信号メモリーへ各ＤＵＴからの
応答信号を記憶させるための手段としては、Ｈコンパレ
ータ、Ｌコンパレータ、ラッチ回路、アドレスコントロ
ーラによる構成を使用するに限らず、他の構成を使用し
てもよい。

【００４３】ＩＣカードの応答信号検査装置は、ロジッ
クＩＣテスタに組み込むに限らず、ウエハプローバーや
オートハンドラに組み込むこともできる。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＩＣカ
ードの応答信号検査技術に適用した場合について説明し
たが、それに限定されるものではなく、ＡＳＩＣ等のロ
ジック全般に適用することができる。特に、本発明は、
応答信号の出力タイミングが個々のデバイス（個々の製
品）相互間で大きなばらつきがある非同期応答タイミン
グデバイスの応答信号の出力タイミング検査に使用して
優れた効果が得られる。

【００４５】前記実施例では、応答信号の出力タイミン
グの検査の場合について説明したが、それに限らず、応
答信号自体の良否判定、さらには、半導体装置に関する
その他の電気的特性検査全般に適用することができる。

【００４６】前記実施例では、複数のＤＵＴに対するパ
ラレル検査の場合について説明したが、本発明は、個々
のＤＵＴ内の各ピンに対するパラレル検査の場合につい
ても適用することができる。さらに、本発明は、個々の
ＤＵＴの個々のピンに対するシリアル検査についても適
用することができることはいうまでもない。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。

【００４８】半導体装置からの応答信号をメモリーに一
時的に記憶した後に、記憶された応答信号を呼び出して
実質的な検査作業を実行することにより、応答信号の測
定時間についての許容範囲を大きく設定することができ
る。その結果、応答信号の測定時間についての許容範囲
を狭く設定することによって不良率が低下してしまう事
態の発生を未然に回避することができる。他方、実質的
な検査作業は測定後に実行されるため、測定時間の許容
範囲が比較的に広く設定されても、検査作業全体として
の時間には影響が及ばない。

【００４９】その結果、複数台の半導体装置や個々の半
導体装置内の複数本のピンについて同種の応答信号をパ
ラレルに測定することにより、複数台の半導体装置や複
数本のピンについての応答信号をパラレルに検査するこ
とができるため、複数台の半導体装置や複数本のピンに
ついて応答信号検査作業がシリアルに実行される場合に
比べて、検査作業全体としての時間を大幅に短縮するこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＩＣカードの応答信号
検査装置を示すブロック図である。

【図２】その作用を説明するための説明図である。

【符号の説明】

１…ＤＵＴ（半導体装置）、２０…ＩＣカード応答信号
検査装置、２１…ＣＰＵ、２２…メインメモリー、２３
…ロジックパターンジェネレータ、２４…タイミングジ
ェネレータ、２５…パターンフォマッタ、２６…ドライ
バ、２７…サンプリング信号ジェネレータ、２８…始期
設定部、２９…終期設定部、３０…Ｈコンパレータ、３
１…Ｌコンパレータ、３２…ラッチ回路、３３…応答信
号メモリー、３４…アドレスコントローラ、３５…期待
値メモリー、３６…比較部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 黛 英明 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体装置の応答信号を検査する半導体
   装置の電気的特性検査方法において、 前記半導体装置からの応答信号がメモリーに記憶され、
   その後、メモリーに記憶された応答信号が呼び出されて
   予め設定されている期待値と比較されることにより検査
   が実行されることを特徴とする半導体装置の電気的特性
   検査方法。
2. 【請求項２】 複数の同種の応答信号がパラレルに測定
   され、その測定された各応答信号がメモリーにそれぞれ
   随時記憶されて行くことを特徴とする請求項１に記載の
   半導体装置の電気的特性検査方法。
3. 【請求項３】 半導体装置の応答信号を検査する半導体
   装置の電気的特性検査装置において、 前記半導体装置からの応答信号を記憶するメモリーと、 そのメモリーに記憶された応答信号を呼び出して予め設
   定されている期待値と比較することによって検査を実行
   する比較手段と、 を備えていることを特徴とする半導体装置の電気的特性
   検査装置。