JPH102937A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH102937A JPH102937A JP8152196A JP15219696A JPH102937A JP H102937 A JPH102937 A JP H102937A JP 8152196 A JP8152196 A JP 8152196A JP 15219696 A JP15219696 A JP 15219696A JP H102937 A JPH102937 A JP H102937A
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- limit voltage
- test
- under test
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Abstract
(57)【要約】
【課題】 多階調電圧を発生するＩＣを高速試験するこ
とが可能なＩＣ試験装置を実現する。 【解決手段】 被試験対象からの被検査電圧を上限値電
圧若しくは下限値電圧と比較して被試験対象の良否を試
験するＩＣ試験装置において、上限値電圧若しくは下限
値電圧を発生させるＤ／Ａ変換器と、被検査電圧と上限
値電圧若しくは下限値電圧とを比較する比較器と、この
比較器の出力を記憶する記憶回路と、被検査電圧の変化
に同期してアドレスがインクリメントされ、予め記憶さ
れている複数の上限値電圧若しくは下限値電圧をＤ／Ａ
変換器に順次設定する比較電圧値記憶回路とを設ける。
とが可能なＩＣ試験装置を実現する。 【解決手段】 被試験対象からの被検査電圧を上限値電
圧若しくは下限値電圧と比較して被試験対象の良否を試
験するＩＣ試験装置において、上限値電圧若しくは下限
値電圧を発生させるＤ／Ａ変換器と、被検査電圧と上限
値電圧若しくは下限値電圧とを比較する比較器と、この
比較器の出力を記憶する記憶回路と、被検査電圧の変化
に同期してアドレスがインクリメントされ、予め記憶さ
れている複数の上限値電圧若しくは下限値電圧をＤ／Ａ
変換器に順次設定する比較電圧値記憶回路とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、多階調電圧を発生
するＬＣＤドライバＩＣ等のＩＣ試験装置に関し、特に
前記ＬＣＤドライバＩＣ等の発生電圧の良否を高速に判
定することが可能なＩＣ試験装置に関する。
するＬＣＤドライバＩＣ等のＩＣ試験装置に関し、特に
前記ＬＣＤドライバＩＣ等の発生電圧の良否を高速に判
定することが可能なＩＣ試験装置に関する。
【０００２】
【従来の技術】ＬＣＤドライバＩＣはＬＣＤに多階調表
示をさせるために各ピン毎に多階調電圧を発生させる。
このため、ＬＣＤドライバＩＣの試験に際しては各多階
調電圧が上下限値電圧以内になっているかそれぞれ検査
する必要がある。
示をさせるために各ピン毎に多階調電圧を発生させる。
このため、ＬＣＤドライバＩＣの試験に際しては各多階
調電圧が上下限値電圧以内になっているかそれぞれ検査
する必要がある。
【０００３】図６はこのような従来のＩＣ試験装置の一
例を示す構成ブロック図である。図６において１はマル
チプレクサ回路、２及び３は比較器、４及び５はＤ／Ａ
変換器、６及び８は記憶回路、７はＡ／Ｄ変換器、１０
０は被検査電圧、１０１及び１０２は比較電圧設定信号
である。
例を示す構成ブロック図である。図６において１はマル
チプレクサ回路、２及び３は比較器、４及び５はＤ／Ａ
変換器、６及び８は記憶回路、７はＡ／Ｄ変換器、１０
０は被検査電圧、１０１及び１０２は比較電圧設定信号
である。
【０００４】また、図６中”イ”は電圧比較器を使用す
る方式、図６中”ロ”はデジタイザを用いる方式をそれ
ぞれ示している。
る方式、図６中”ロ”はデジタイザを用いる方式をそれ
ぞれ示している。
【０００５】被検査電圧１００はそれぞれマルチプレク
サ回路１に入力され、マルチプレクサ回路１の出力は前
者の方式若しくは後者の方式の何れかを採用するかによ
り、比較器２の非反転入力端子及び比較器３の反転入力
端子若しくはＡ／Ｄ変換器７に接続される。
サ回路１に入力され、マルチプレクサ回路１の出力は前
者の方式若しくは後者の方式の何れかを採用するかによ
り、比較器２の非反転入力端子及び比較器３の反転入力
端子若しくはＡ／Ｄ変換器７に接続される。
【０００６】前者の方式の場合、比較電圧設定信号１０
１及び１０２はＤ／Ａ変換器４及び５に入力され、Ｄ／
Ａ変換器４及び５の出力は比較器２の反転入力端子及び
比較器３の非反転入力端子にそれぞれ接続される。ま
た、比較器２及び３の出力はそれぞれ記憶回路６に接続
される。一方、後者の方式ではＡ／Ｄ変換器７の出力は
記憶回路８に接続される。
１及び１０２はＤ／Ａ変換器４及び５に入力され、Ｄ／
Ａ変換器４及び５の出力は比較器２の反転入力端子及び
比較器３の非反転入力端子にそれぞれ接続される。ま
た、比較器２及び３の出力はそれぞれ記憶回路６に接続
される。一方、後者の方式ではＡ／Ｄ変換器７の出力は
記憶回路８に接続される。
【０００７】ここで、図６に示す従来例の動作を説明す
る。先ず最初に図６中”イ”に示す電圧比較器を使用す
る方式について説明する。ＬＣＤドライバＩＣの出力等
である被検査電圧１００はマルチプレクサ回路１により
適宜選択されて比較器２及び３に入力される。
る。先ず最初に図６中”イ”に示す電圧比較器を使用す
る方式について説明する。ＬＣＤドライバＩＣの出力等
である被検査電圧１００はマルチプレクサ回路１により
適宜選択されて比較器２及び３に入力される。
【０００８】Ｄ／Ａ変換器４には被検査電圧１００の上
限値電圧に相当する比較電圧設定信号１０１が入力さ
れ、Ｄ／Ａ変換器５には被検査電圧１００の下限値電圧
に相当する比較電圧設定信号１０２が入力される。
限値電圧に相当する比較電圧設定信号１０１が入力さ
れ、Ｄ／Ａ変換器５には被検査電圧１００の下限値電圧
に相当する比較電圧設定信号１０２が入力される。
【０００９】これらの比較電圧設定信号１０１及び１０
２はＤ／Ａ変換器２及び３において電圧信号に変換さ
れ、比較器２及び３において被検査電圧１００と比較さ
れ記憶回路６に記憶される。
２はＤ／Ａ変換器２及び３において電圧信号に変換さ
れ、比較器２及び３において被検査電圧１００と比較さ
れ記憶回路６に記憶される。
【００１０】この結果、例えば、Ｄ／Ａ変換器４及び５
から出力される電圧信号である上下限値電圧の範囲内に
入っていれば”０”、範囲外であれば”１”が記憶回路
６に記憶される。従って、記憶回路６の記憶データが全
て”０”であれば良品、１つでも”１”があれば不良品
ということになる。
から出力される電圧信号である上下限値電圧の範囲内に
入っていれば”０”、範囲外であれば”１”が記憶回路
６に記憶される。従って、記憶回路６の記憶データが全
て”０”であれば良品、１つでも”１”があれば不良品
ということになる。
【００１１】一方、図６中”ロ”はデジタイザを用いる
方式においてはマルチプレクサ回路１により適宜選択さ
れた被検査電圧１００は逐次Ａ／Ｄ変換器７に入力さ
れ、測定された被検査電圧１００が記憶回路８に順次記
憶される。
方式においてはマルチプレクサ回路１により適宜選択さ
れた被検査電圧１００は逐次Ａ／Ｄ変換器７に入力さ
れ、測定された被検査電圧１００が記憶回路８に順次記
憶される。
【００１２】その後、ソフトウェア処理により記憶回路
８に記憶されている値と予め記憶されている上下限値電
圧とを比較し、上下限値電圧の範囲内に入っていれば良
品、範囲外であれば不良品として判定する。
８に記憶されている値と予め記憶されている上下限値電
圧とを比較し、上下限値電圧の範囲内に入っていれば良
品、範囲外であれば不良品として判定する。
【００１３】
【発明が解決しようとする課題】しかし、図６に示すよ
うな従来例において図６中”イ”に示す電圧比較器を使
用する方式では、出力が順次変化してゆくＬＣＤドライ
ブＩＣ等のようなＩＣを試験する場合、被検査電圧も順
次変化して行くので比較電圧の設定もソフトウェア処理
により順次変更しなければならず試験時間が長くなって
しまうと言った問題点があった。
うな従来例において図６中”イ”に示す電圧比較器を使
用する方式では、出力が順次変化してゆくＬＣＤドライ
ブＩＣ等のようなＩＣを試験する場合、被検査電圧も順
次変化して行くので比較電圧の設定もソフトウェア処理
により順次変更しなければならず試験時間が長くなって
しまうと言った問題点があった。
【００１４】一方、図６中”ロ”に示すデジタイザを用
いる方式では、一通り被測定電圧１００を逐次記憶回路
８に取り込んだ後、ソフトウェア処理により良否を判定
するため、やはり試験時間が長くなってしまうと言った
問題点あった。
いる方式では、一通り被測定電圧１００を逐次記憶回路
８に取り込んだ後、ソフトウェア処理により良否を判定
するため、やはり試験時間が長くなってしまうと言った
問題点あった。
【００１５】また、複数の出力端子に対して図６中”
ロ”に示すような回路を用いて試験する場合、一の出力
端子は不良があったとしてもその時点で試験を中止する
ことは出来ず、全ての階調電圧出力端子のデータを取り
込むまで待たなければならないと言った問題点があっ
た。従って本発明が解決しようとする課題は、多階調電
圧を発生するＩＣを高速試験することが可能なＩＣ試験
装置を実現することにある。
ロ”に示すような回路を用いて試験する場合、一の出力
端子は不良があったとしてもその時点で試験を中止する
ことは出来ず、全ての階調電圧出力端子のデータを取り
込むまで待たなければならないと言った問題点があっ
た。従って本発明が解決しようとする課題は、多階調電
圧を発生するＩＣを高速試験することが可能なＩＣ試験
装置を実現することにある。
【００１６】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、被試験対象からの被検査
電圧を上限値電圧若しくは下限値電圧と比較して前記被
試験対象の良否を試験するＩＣ試験装置において、前記
上限値電圧若しくは下限値電圧を発生させるＤ／Ａ変換
器と、前記被検査電圧と前記上限値電圧若しくは下限値
電圧とを比較する比較器と、この比較器の出力を記憶す
る記憶回路と、前記被検査電圧の変化に同期してアドレ
スがインクリメントされ、予め記憶されている複数の前
記上限値電圧若しくは下限値電圧を前記Ｄ／Ａ変換器に
順次設定する比較電圧値記憶回路とを備えたことを特徴
とするものである。
るために、本発明の第１では、被試験対象からの被検査
電圧を上限値電圧若しくは下限値電圧と比較して前記被
試験対象の良否を試験するＩＣ試験装置において、前記
上限値電圧若しくは下限値電圧を発生させるＤ／Ａ変換
器と、前記被検査電圧と前記上限値電圧若しくは下限値
電圧とを比較する比較器と、この比較器の出力を記憶す
る記憶回路と、前記被検査電圧の変化に同期してアドレ
スがインクリメントされ、予め記憶されている複数の前
記上限値電圧若しくは下限値電圧を前記Ｄ／Ａ変換器に
順次設定する比較電圧値記憶回路とを備えたことを特徴
とするものである。
【００１７】このような課題を達成するために、本発明
の第２では、被試験対象からの被検査電圧を上限値電圧
若しくは下限値電圧と比較して前記被試験対象の良否を
試験するＩＣ試験装置において、前記被試験対象にディ
ジタル・データを供給するディジタル・ファンクション
・モジュールと、前記ディジタル・データに基づき前記
被検査電圧を順次出力する被試験対象と、前記上限値電
圧若しくは下限値電圧を発生させるＤ／Ａ変換器と、前
記被検査電圧と前記上限値電圧若しくは下限値電圧とを
比較する比較器と、予め記憶されている複数の前記上限
値電圧若しくは下限値電圧を前記Ｄ／Ａ変換器に順次設
定する比較電圧値記憶回路と、前記ディジタル・ファン
クション・モジュールからのトリガ信号により前記比較
電圧値記憶回路のアドレスをインクリメントするアドレ
スカウンタと、前記ディジタル・ファンクション・モジ
ュールからのストローブ信号が入力されると前記比較器
の出力に基づく良否信号を前記ディジタル・ファンクシ
ョン・モジュールに出力する判定値デコーダとを備えた
ことを特徴とするものである。
の第２では、被試験対象からの被検査電圧を上限値電圧
若しくは下限値電圧と比較して前記被試験対象の良否を
試験するＩＣ試験装置において、前記被試験対象にディ
ジタル・データを供給するディジタル・ファンクション
・モジュールと、前記ディジタル・データに基づき前記
被検査電圧を順次出力する被試験対象と、前記上限値電
圧若しくは下限値電圧を発生させるＤ／Ａ変換器と、前
記被検査電圧と前記上限値電圧若しくは下限値電圧とを
比較する比較器と、予め記憶されている複数の前記上限
値電圧若しくは下限値電圧を前記Ｄ／Ａ変換器に順次設
定する比較電圧値記憶回路と、前記ディジタル・ファン
クション・モジュールからのトリガ信号により前記比較
電圧値記憶回路のアドレスをインクリメントするアドレ
スカウンタと、前記ディジタル・ファンクション・モジ
ュールからのストローブ信号が入力されると前記比較器
の出力に基づく良否信号を前記ディジタル・ファンクシ
ョン・モジュールに出力する判定値デコーダとを備えた
ことを特徴とするものである。
【００１８】このような課題を達成するために、本発明
の第３では、本発明の第２において前記Ｄ／Ａ変換器、
比較器、比較電圧値記憶回路及びアドレスカウンタと前
記判定値デコーダとから構成される判定モジュールを複
数有することを特徴とするものである。
の第３では、本発明の第２において前記Ｄ／Ａ変換器、
比較器、比較電圧値記憶回路及びアドレスカウンタと前
記判定値デコーダとから構成される判定モジュールを複
数有することを特徴とするものである。
【００１９】このような課題を達成するために、本発明
の第４では、本発明の第２若しくは第３において前記被
試験対象の被検査電圧をマルチプレクサ回路を介して前
記判定モジュールに接続することを特徴とするものであ
る。
の第４では、本発明の第２若しくは第３において前記被
試験対象の被検査電圧をマルチプレクサ回路を介して前
記判定モジュールに接続することを特徴とするものであ
る。
【００２０】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＩＣ試験装置の一実施例
を示す構成ブロック図である。
説明する。図１は本発明に係るＩＣ試験装置の一実施例
を示す構成ブロック図である。
【００２１】図１において２〜６は図５と同一符号を付
してあり、９及び１０は比較電圧値記憶回路、１０３は
被検査電圧、１０４及び１０５はアドレス制御信号であ
る。
してあり、９及び１０は比較電圧値記憶回路、１０３は
被検査電圧、１０４及び１０５はアドレス制御信号であ
る。
【００２２】被検査電圧１０３は比較器２の非反転入力
端子及び比較器３の反転入力端子に接続され、アドレス
制御信号１０４及び１０５は比較電圧値記憶回路９及び
１０に入力される。また、比較電圧値記憶回路９及び１
０の出力はＤ／Ａ変換器４及び５に接続される。
端子及び比較器３の反転入力端子に接続され、アドレス
制御信号１０４及び１０５は比較電圧値記憶回路９及び
１０に入力される。また、比較電圧値記憶回路９及び１
０の出力はＤ／Ａ変換器４及び５に接続される。
【００２３】Ｄ／Ａ変換器４及び５の出力は比較器２の
反転入力端子及び比較器３の非反転入力端子に接続さ
れ、比較器２及び３の出力は記憶回路６にそれぞれ接続
される。
反転入力端子及び比較器３の非反転入力端子に接続さ
れ、比較器２及び３の出力は記憶回路６にそれぞれ接続
される。
【００２４】ここで、図１に示す実施例の動作を図２を
用いて説明する。図２は被検査電圧１０３とＤ／Ａ変換
器４及び５の出力信号である上下限値電圧の変化を説明
するタイミング図である。
用いて説明する。図２は被検査電圧１０３とＤ／Ａ変換
器４及び５の出力信号である上下限値電圧の変化を説明
するタイミング図である。
【００２５】図２中”イ”は被検査電圧１０３、図２
中”ロ”及び”ハ”は上限値電圧及び下限値電圧をそれ
ぞれ示している。
中”ロ”及び”ハ”は上限値電圧及び下限値電圧をそれ
ぞれ示している。
【００２６】比較電圧値記憶回路９及び１０には、予め
被試験対象であるＬＣＤドライバＩＣ等のような多階調
電圧を発生するＩＣに対応する多階調の上下限値電圧が
制御回路等（図示せず。）から設定されている。
被試験対象であるＬＣＤドライバＩＣ等のような多階調
電圧を発生するＩＣに対応する多階調の上下限値電圧が
制御回路等（図示せず。）から設定されている。
【００２７】アドレス制御信号１０４及び１０５は被検
査電圧１０３の階調の変化に合わせて比較電圧値回路９
及び１０のアドレスをインクリメントして、Ｄ／Ａ変換
器４及び５から出力される上下限値電圧を変化させる。
査電圧１０３の階調の変化に合わせて比較電圧値回路９
及び１０のアドレスをインクリメントして、Ｄ／Ａ変換
器４及び５から出力される上下限値電圧を変化させる。
【００２８】すなわち、図２中”ロ”及び”ハ”に示す
上限値電圧及び下限値電圧が図２中”ニ”、”ホ”及
び”ヘ”等に示すタイミングで被検査電圧１０３の階調
変化に連動して変化する。そして、この上下限値電圧に
より逐次被試験対象の良否を判定する。
上限値電圧及び下限値電圧が図２中”ニ”、”ホ”及
び”ヘ”等に示すタイミングで被検査電圧１０３の階調
変化に連動して変化する。そして、この上下限値電圧に
より逐次被試験対象の良否を判定する。
【００２９】この結果、被検査電圧１０３の階調の変化
に合わせて比較電圧値記憶回路９及び１０のアドレスを
インクリメントすることによりリアルタイムで上下限値
電圧の設定がなされ、同時に被試験対象の良否を判定す
ることができる。従って、高速試験をすることが可能に
なる。
に合わせて比較電圧値記憶回路９及び１０のアドレスを
インクリメントすることによりリアルタイムで上下限値
電圧の設定がなされ、同時に被試験対象の良否を判定す
ることができる。従って、高速試験をすることが可能に
なる。
【００３０】なお、図３は本発明に係るＩＣ試験装置の
他の実施例を示す構成ブロック図である。図３において
２〜５，９及び１０は図１と同一符号を付してあり、１
１はディジタル・ファンクション・モジュール、１２は
被試験対象（以下、ＤＵＴ(Device under test)と呼
ぶ。）、１３及び１４はアドレスカウンタ、１５は判定
値デコーダである。
他の実施例を示す構成ブロック図である。図３において
２〜５，９及び１０は図１と同一符号を付してあり、１
１はディジタル・ファンクション・モジュール、１２は
被試験対象（以下、ＤＵＴ(Device under test)と呼
ぶ。）、１３及び１４はアドレスカウンタ、１５は判定
値デコーダである。
【００３１】また、１０３ａは被検査電圧、１０６はデ
ィジタル・データ、１０７はトリガ信号、１０８はスト
ローブ信号、１０９は良否信号である。さらに、２〜
５，９，１０，１３，１４及び１５は判定モジュール５
０ａを構成しており、同様の回路構成の判定モジュール
５０ｂ及び５０ｃがＤＵＴ１２の他の出力端子に接続さ
れている。
ィジタル・データ、１０７はトリガ信号、１０８はスト
ローブ信号、１０９は良否信号である。さらに、２〜
５，９，１０，１３，１４及び１５は判定モジュール５
０ａを構成しており、同様の回路構成の判定モジュール
５０ｂ及び５０ｃがＤＵＴ１２の他の出力端子に接続さ
れている。
【００３２】ディジタル・ファンクション・モジュール
１１の出力であるディジタル・データ１０６はＤＵＴ１
２に接続され、ＤＵＴ１２の出力である被検査電圧１０
３ａは比較器２の非反転入力端子及び比較器３の反転入
力端子に接続される。
１１の出力であるディジタル・データ１０６はＤＵＴ１
２に接続され、ＤＵＴ１２の出力である被検査電圧１０
３ａは比較器２の非反転入力端子及び比較器３の反転入
力端子に接続される。
【００３３】ディジタル・ファンクション・モジュール
１１からのトリガ信号１０７はアドレスカウンタ１３及
び１４に接続され、アドレスカウンタ１３及び１４の出
力は比較電圧値記憶回路９及び１０に接続される。
１１からのトリガ信号１０７はアドレスカウンタ１３及
び１４に接続され、アドレスカウンタ１３及び１４の出
力は比較電圧値記憶回路９及び１０に接続される。
【００３４】比較電圧値記憶回路９及び１０の出力はＤ
／Ａ変換器４及び５に接続され、Ｄ／Ａ変換器４及び５
の出力は比較器２の反転入力端子及び比較器３の非反転
入力端子に接続される。
／Ａ変換器４及び５に接続され、Ｄ／Ａ変換器４及び５
の出力は比較器２の反転入力端子及び比較器３の非反転
入力端子に接続される。
【００３５】また、比較器２及び３の出力は判定値デコ
ーダ１５に接続され、判定値デコーダ１５からの良否信
号１０９はディジタル・ファンクション・モジュール１
１に接続され、ディジタル・ファンクション・モジュー
ル１１からのストローブ信号１０８は判定値デコーダ１
５に接続される。
ーダ１５に接続され、判定値デコーダ１５からの良否信
号１０９はディジタル・ファンクション・モジュール１
１に接続され、ディジタル・ファンクション・モジュー
ル１１からのストローブ信号１０８は判定値デコーダ１
５に接続される。
【００３６】さらに、同様に判定モジュール５０ｂ及び
５０ｃにはＤＵＴ１２から被検査電圧１０３ａが、ディ
ジタル・ファンクション・モジュール１１からはトリガ
信号１０７及びストローブ信号１０８がそれぞれ供給さ
れ、判定モジュール５０ｂ及び５０ｃからの良否信号１
０９がディジタル・ファンクション・モジュール１１に
供給される。
５０ｃにはＤＵＴ１２から被検査電圧１０３ａが、ディ
ジタル・ファンクション・モジュール１１からはトリガ
信号１０７及びストローブ信号１０８がそれぞれ供給さ
れ、判定モジュール５０ｂ及び５０ｃからの良否信号１
０９がディジタル・ファンクション・モジュール１１に
供給される。
【００３７】ここで、図３に示す実施例の動作を図４を
用いて説明する。図４は被検査電圧１０３ａとＤ／Ａ変
換器４及び５の出力信号である上下限値電圧の変化、ト
リガ信号１０７及びストローブ信号１０８のタイミング
を説明するタイミング図である。
用いて説明する。図４は被検査電圧１０３ａとＤ／Ａ変
換器４及び５の出力信号である上下限値電圧の変化、ト
リガ信号１０７及びストローブ信号１０８のタイミング
を説明するタイミング図である。
【００３８】図４中”イ”は被検査電圧１０３ａ、図４
中”ロ”及び”ハ”は上限値電圧及び下限値電圧をそれ
ぞれ示している。
中”ロ”及び”ハ”は上限値電圧及び下限値電圧をそれ
ぞれ示している。
【００３９】判定モジュール５０ａ〜５０ｃの基本動作
は図１に示す実施例と同様であるので説明は省略する。
ディジタル・ファンクション・モジュール１１は試験に
必要なディジタル・データ１０６をＤＵＴ１２に供給す
る。
は図１に示す実施例と同様であるので説明は省略する。
ディジタル・ファンクション・モジュール１１は試験に
必要なディジタル・データ１０６をＤＵＴ１２に供給す
る。
【００４０】ＤＵＴ１２は供給されたディジタル・デー
タ１０６に基づき階調電圧を逐次発生させる。発生した
これらの被検査電圧１０３ａはそれぞれ判定モジュール
５０ａ〜５０ｃに供給される。
タ１０６に基づき階調電圧を逐次発生させる。発生した
これらの被検査電圧１０３ａはそれぞれ判定モジュール
５０ａ〜５０ｃに供給される。
【００４１】同時にディジタル・ファンクション・モジ
ュール１１はディジタル・データ１０６の出力タイミン
グ、すなわち、図４中（ａ）に示すようなタイミングで
トリガ信号１０７を各判定モジュール５０ａ〜５０ｃ内
のアドレスカウンタ１３及び１４等に供給する。
ュール１１はディジタル・データ１０６の出力タイミン
グ、すなわち、図４中（ａ）に示すようなタイミングで
トリガ信号１０７を各判定モジュール５０ａ〜５０ｃ内
のアドレスカウンタ１３及び１４等に供給する。
【００４２】従って、図４中”ニ”，”ホ”及び”ヘ”
等に示すタイミングで被検査電圧１０３ａ及び上下限値
電圧が変化する。
等に示すタイミングで被検査電圧１０３ａ及び上下限値
電圧が変化する。
【００４３】さらに、図４中（ｂ）に示すようなタイミ
ングでストローブ信号１０８を判定値デコーダ１５等に
供給することにより、図４中”ト”，”チ”及び”リ”
等に示すタイミングで被検査電圧１０３ａの良否を判定
し、その結果を良否信号１０９としてディジタル・ファ
ンクション・モジュール１１に出力する。
ングでストローブ信号１０８を判定値デコーダ１５等に
供給することにより、図４中”ト”，”チ”及び”リ”
等に示すタイミングで被検査電圧１０３ａの良否を判定
し、その結果を良否信号１０９としてディジタル・ファ
ンクション・モジュール１１に出力する。
【００４４】ディジタル・ファンクション・モジュール
１１は良否信号１０９をモニタし、良品であれば試験を
続行し、不良品であればディジタル・データ１０６の発
生を停止し試験を中断して他のＤＵＴの試験を行うよう
にする。
１１は良否信号１０９をモニタし、良品であれば試験を
続行し、不良品であればディジタル・データ１０６の発
生を停止し試験を中断して他のＤＵＴの試験を行うよう
にする。
【００４５】この結果、複数の出力端子を有するような
ＤＵＴであっても一の出力端子が不良であればその時点
で試験を中止することができるので試験の高速化を図る
ことが可能になる。
ＤＵＴであっても一の出力端子が不良であればその時点
で試験を中止することができるので試験の高速化を図る
ことが可能になる。
【００４６】また、図５は本発明に係るＩＣ試験装置の
他の実施例を示す構成ブロック図である。図５において
２〜５，９〜１５，５０ａ，５０ｂ，５０ｃ及び１０６
〜１０９は図３と同一符号を付してあり、１６ａ，１６
ｂ及び１６ｃはマルチプレクサ回路である。
他の実施例を示す構成ブロック図である。図５において
２〜５，９〜１５，５０ａ，５０ｂ，５０ｃ及び１０６
〜１０９は図３と同一符号を付してあり、１６ａ，１６
ｂ及び１６ｃはマルチプレクサ回路である。
【００４７】図５に示す実施例の接続関係は図３に示す
実施例とほぼ同じであり、異なる点はＤＵＴ１２の出力
がマルチプレクサ回路１６ａ〜１６ｃを介して判定モジ
ュール５０ａ〜５０ｃに供給される点である。また、基
本動作も図３に示す実施例と同様である。
実施例とほぼ同じであり、異なる点はＤＵＴ１２の出力
がマルチプレクサ回路１６ａ〜１６ｃを介して判定モジ
ュール５０ａ〜５０ｃに供給される点である。また、基
本動作も図３に示す実施例と同様である。
【００４８】図５に示すような構成にすることによって
ＤＵＴ１２の出力端子が多くなっても、マルチプレクサ
回路１６ａ〜１６ｃで検査する出力端子を順次切り換え
て判定を行うことにより、判定モジュール５０ａ等を増
設することなくＩＣ試験装置を構成することも可能にな
る。
ＤＵＴ１２の出力端子が多くなっても、マルチプレクサ
回路１６ａ〜１６ｃで検査する出力端子を順次切り換え
て判定を行うことにより、判定モジュール５０ａ等を増
設することなくＩＣ試験装置を構成することも可能にな
る。
【００４９】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。被検査電圧の階
調の変化に合わせて比較電圧値記憶回路のアドレスをイ
ンクリメントすることによりリアルタイムで上下限値電
圧の設定がなされ、多階調電圧を発生するＩＣを高速試
験することが可能なＩＣ試験装置が実現できる。
本発明によれば次のような効果がある。被検査電圧の階
調の変化に合わせて比較電圧値記憶回路のアドレスをイ
ンクリメントすることによりリアルタイムで上下限値電
圧の設定がなされ、多階調電圧を発生するＩＣを高速試
験することが可能なＩＣ試験装置が実現できる。
【図１】本発明に係るＩＣ試験装置の一実施例を示す構
成ブロック図である。
成ブロック図である。
【図２】被検査電圧と上下限値電圧の変化を説明するタ
イミング図である。
イミング図である。
【図３】本発明に係るＩＣ試験装置の他の実施例を示す
構成ブロック図である。
構成ブロック図である。
【図４】被検査電圧と上下限値電圧の変化、トリガ信号
及びストローブ信号のタイミングを説明するタイミング
図である。
及びストローブ信号のタイミングを説明するタイミング
図である。
【図５】本発明に係るＩＣ試験装置の他の実施例を示す
構成ブロック図である。
構成ブロック図である。
【図６】従来のＩＣ試験装置の一例を示す構成ブロック
図である。
図である。
１，１６ａ，１６ｂ，１６ｃ マルチプレクサ回路 ２，３ 比較器 ４，５ Ｄ／Ａ変換器 ６，８ 記憶回路 ７ Ａ／Ｄ変換器 ９，１０ 比較電圧値記憶回路 １１ ディジタル・ファンクション・モジュール １２ 被試験対象 １３，１４ アドレスカウンタ １５ 判定値デコーダ ５０ａ，５０ｂ，５０ｃ 判定モジュール １００，１０３，１０３ａ 被検査電圧 １０１，１０２ 比較電圧設定信号 １０４，１０５ アドレス制御信号 １０６ ディジタル・データ １０７ トリガ信号 １０８ ストローブ信号 １０９ 良否信号
Claims (4)
- 【請求項１】被試験対象からの被検査電圧を上限値電圧
若しくは下限値電圧と比較して前記被試験対象の良否を
試験するＩＣ試験装置において、 前記上限値電圧若しくは下限値電圧を発生させるＤ／Ａ
変換器と、 前記被検査電圧と前記上限値電圧若しくは下限値電圧と
を比較する比較器と、 この比較器の出力を記憶する記憶回路と、 前記被検査電圧の変化に同期してアドレスがインクリメ
ントされ、予め記憶されている複数の前記上限値電圧若
しくは下限値電圧を前記Ｄ／Ａ変換器に順次設定する比
較電圧値記憶回路とを備えたことを特徴とするＩＣ試験
装置。 - 【請求項２】被試験対象からの被検査電圧を上限値電圧
若しくは下限値電圧と比較して前記被試験対象の良否を
試験するＩＣ試験装置において、 前記被試験対象にディジタル・データを供給するディジ
タル・ファンクション・モジュールと、 前記ディジタル・データに基づき前記被検査電圧を順次
出力する被試験対象と、 前記上限値電圧若しくは下限値電圧を発生させるＤ／Ａ
変換器と、 前記被検査電圧と前記上限値電圧若しくは下限値電圧と
を比較する比較器と、 予め記憶されている複数の前記上限値電圧若しくは下限
値電圧を前記Ｄ／Ａ変換器に順次設定する比較電圧値記
憶回路と、 前記ディジタル・ファンクション・モジュールからのト
リガ信号により前記比較電圧値記憶回路のアドレスをイ
ンクリメントするアドレスカウンタと、 前記ディジタル・ファンクション・モジュールからのス
トローブ信号が入力されると前記比較器の出力に基づく
良否信号を前記ディジタル・ファンクション・モジュー
ルに出力する判定値デコーダとを備えたことを特徴とす
るＩＣ試験装置。 - 【請求項３】前記Ｄ／Ａ変換器、比較器、比較電圧値記
憶回路及びアドレスカウンタと前記判定値デコーダとか
ら構成される判定モジュールを複数有することを特徴と
する。特許請求の範囲請求項２記載のＩＣ試験装置。 - 【請求項４】前記被試験対象の被検査電圧をマルチプレ
クサ回路を介して前記判定モジュールに接続することを
特徴とする特許請求の範囲請求項２若しくは請求項３記
載のＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152196A JPH102937A (ja) | 1996-06-13 | 1996-06-13 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152196A JPH102937A (ja) | 1996-06-13 | 1996-06-13 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH102937A true JPH102937A (ja) | 1998-01-06 |
Family
ID=15535167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8152196A Pending JPH102937A (ja) | 1996-06-13 | 1996-06-13 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH102937A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350510A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体試験装置 |
| JP2002350498A (ja) * | 2001-05-29 | 2002-12-04 | Advantest Corp | 半導体試験装置の並列処理方法及び半導体試験装置 |
| JP2008076091A (ja) * | 2006-09-19 | 2008-04-03 | Yokogawa Electric Corp | Ｉｃテスタ及び試験方法 |
| US20170025081A1 (en) * | 2015-07-24 | 2017-01-26 | Lapis Semiconductor Co., Ltd. | Display driver and method for evaluating display device |
| EP3379274A1 (en) * | 2017-03-23 | 2018-09-26 | Rohde & Schwarz GmbH & Co. KG | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
-
1996
- 1996-06-13 JP JP8152196A patent/JPH102937A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350498A (ja) * | 2001-05-29 | 2002-12-04 | Advantest Corp | 半導体試験装置の並列処理方法及び半導体試験装置 |
| JP2002350510A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体試験装置 |
| JP2008076091A (ja) * | 2006-09-19 | 2008-04-03 | Yokogawa Electric Corp | Ｉｃテスタ及び試験方法 |
| US20170025081A1 (en) * | 2015-07-24 | 2017-01-26 | Lapis Semiconductor Co., Ltd. | Display driver and method for evaluating display device |
| EP3379274A1 (en) * | 2017-03-23 | 2018-09-26 | Rohde & Schwarz GmbH & Co. KG | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
| US10809282B2 (en) | 2017-03-23 | 2020-10-20 | Rohde & Schwarz Gmbh & Co. Kg | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
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