JPH08114659A - 半導体磁電変換装置 - Google Patents
半導体磁電変換装置Info
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- JPH08114659A JPH08114659A JP6250785A JP25078594A JPH08114659A JP H08114659 A JPH08114659 A JP H08114659A JP 6250785 A JP6250785 A JP 6250785A JP 25078594 A JP25078594 A JP 25078594A JP H08114659 A JPH08114659 A JP H08114659A
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Abstract
(57)【要約】
【目的】 ホール素子が出力するホール電圧が温度によ
り変動する場合に、これを補償して磁束密度を正しく測
定することができるホールＩＣを提供する。 【構成】 印加された磁界の強さに対応する差動電圧を
出力するホール素子１と、ホール素子１の出力電圧を増
幅する差動増幅器（２〜６）と、差動増幅器（２〜６）
の出力に基づき印加された磁界の強さに対応する電流を
出力する増幅器（７〜１１）と、ホール素子１が形成さ
れた半導体基板上にホール素子１と近接して形成され、
増幅器（７〜１１）の出力電流を受けて印加された磁界
の強さに対応する電圧を発生する抵抗体１２とを備え
た。
り変動する場合に、これを補償して磁束密度を正しく測
定することができるホールＩＣを提供する。 【構成】 印加された磁界の強さに対応する差動電圧を
出力するホール素子１と、ホール素子１の出力電圧を増
幅する差動増幅器（２〜６）と、差動増幅器（２〜６）
の出力に基づき印加された磁界の強さに対応する電流を
出力する増幅器（７〜１１）と、ホール素子１が形成さ
れた半導体基板上にホール素子１と近接して形成され、
増幅器（７〜１１）の出力電流を受けて印加された磁界
の強さに対応する電圧を発生する抵抗体１２とを備え
た。
Description
【０００１】
【産業上の利用分野】この発明は、ホール素子により磁
界の強さを測定する半導体磁電変換装置に関するもので
あり、特にその出力特性の温度依存性の改善に係るもの
である。
界の強さを測定する半導体磁電変換装置に関するもので
あり、特にその出力特性の温度依存性の改善に係るもの
である。
【０００２】
【従来の技術】ホール素子は、印加された磁界の強さに
比例する電圧を出力する素子であり、磁束密度−電圧変
換素子として用いられる。このホール素子と信号処理回
路とが同一の半導体基板上に形成され、１チップ化され
たホールＩＣが、半導体磁電変換装置として利用されて
いる。この種のホールＩＣは、一般に、ホール素子とこ
のホール素子の出力を増幅する増幅回路と、この増幅回
路から出力される信号を処理する出力回路とから構成さ
れる。
比例する電圧を出力する素子であり、磁束密度−電圧変
換素子として用いられる。このホール素子と信号処理回
路とが同一の半導体基板上に形成され、１チップ化され
たホールＩＣが、半導体磁電変換装置として利用されて
いる。この種のホールＩＣは、一般に、ホール素子とこ
のホール素子の出力を増幅する増幅回路と、この増幅回
路から出力される信号を処理する出力回路とから構成さ
れる。
【０００３】図９に、この種のホールＩＣのブロック図
を示す。同図において、１は印加された磁界の強さに比
例する電圧を出力するホール素子である。ホール素子１
は、外部からの電源の供給端子である入力端子１ａ、１
ｂ、磁界の強さに比例する電圧信号を出力する出力端子
１ｃ，１ｄを備える。２１は出力端子１ｃ，１ｄから出
力される出力を受けてこれを増幅する増幅回路、２３は
増幅回路２１の出力を処理する出力回路である。このホ
ールＩＣの出力は出力端子２４に出力される。ホール素
子１の入力端子１ａにはＩＣの内部電源（ＶＣＣ）が接
続され、また、入力端子１ｂは接地されている。
を示す。同図において、１は印加された磁界の強さに比
例する電圧を出力するホール素子である。ホール素子１
は、外部からの電源の供給端子である入力端子１ａ、１
ｂ、磁界の強さに比例する電圧信号を出力する出力端子
１ｃ，１ｄを備える。２１は出力端子１ｃ，１ｄから出
力される出力を受けてこれを増幅する増幅回路、２３は
増幅回路２１の出力を処理する出力回路である。このホ
ールＩＣの出力は出力端子２４に出力される。ホール素
子１の入力端子１ａにはＩＣの内部電源（ＶＣＣ）が接
続され、また、入力端子１ｂは接地されている。
【０００４】次に動作について説明する。ホール素子１
の出力端子１ｃ，１ｄの間に現れる出力電圧（以下、
「ホール電圧」と称する）は、よく知られているように
一般に次の式で表される。 ＶH ＝ ＫH・（ＩH・Ｂ／ｄ）・ｆH ここで、ＶH：ホール電圧、ＫH：ホール係数、ＩH：ホ
ール素子駆動電流、Ｂ：磁束密度、ｄ：ホール素子の厚
み、ｆH：ホール素子の形状による係数である。
の出力端子１ｃ，１ｄの間に現れる出力電圧（以下、
「ホール電圧」と称する）は、よく知られているように
一般に次の式で表される。 ＶH ＝ ＫH・（ＩH・Ｂ／ｄ）・ｆH ここで、ＶH：ホール電圧、ＫH：ホール係数、ＩH：ホ
ール素子駆動電流、Ｂ：磁束密度、ｄ：ホール素子の厚
み、ｆH：ホール素子の形状による係数である。
【０００５】増幅回路２１は、このホール電圧を所定の
利得で増幅して出力回路２３に対して出力する。この出
力電圧は印加された磁界の強さに比例する。出力回路２
３は、このホールＩＣに要求される所定の出力が得られ
るように、増幅回路２１の出力に対して所定の処理を行
う。この出力は出力端子２４を介してＩＣの外部に出力
される。
利得で増幅して出力回路２３に対して出力する。この出
力電圧は印加された磁界の強さに比例する。出力回路２
３は、このホールＩＣに要求される所定の出力が得られ
るように、増幅回路２１の出力に対して所定の処理を行
う。この出力は出力端子２４を介してＩＣの外部に出力
される。
【０００６】
【発明が解決しようとする課題】従来のホールＩＣにお
いて、図９に示されるようにホール素子を定電圧（ＶＣ
Ｃ）で駆動する場合のホール電圧の式を求めてみる。こ
こで、ＩH＝Ｖ／ＲIN、（Ｖは印加電圧、ＲINはホール
素子１の入力抵抗）であるから、 ＶH ＝ ＫH・（Ｖ／ＲIN）・（Ｂ／ｄ）・ｆH となる。ところで、ホール素子の入力抵抗ＲINは温度依
存性を有することが知られている。したがって、ホール
素子を一定の電圧で駆動する場合、上式のＲINが大きく
変化するのでホール電圧ＶHも温度依存性をもつように
なる。つまり、磁束密度Ｂが一定の場合でもホール電圧
は温度によって大きく変化してしまう。
いて、図９に示されるようにホール素子を定電圧（ＶＣ
Ｃ）で駆動する場合のホール電圧の式を求めてみる。こ
こで、ＩH＝Ｖ／ＲIN、（Ｖは印加電圧、ＲINはホール
素子１の入力抵抗）であるから、 ＶH ＝ ＫH・（Ｖ／ＲIN）・（Ｂ／ｄ）・ｆH となる。ところで、ホール素子の入力抵抗ＲINは温度依
存性を有することが知られている。したがって、ホール
素子を一定の電圧で駆動する場合、上式のＲINが大きく
変化するのでホール電圧ＶHも温度依存性をもつように
なる。つまり、磁束密度Ｂが一定の場合でもホール電圧
は温度によって大きく変化してしまう。
【０００７】また、ホール素子１の入力抵抗ＲINの絶対
値は、製造されるＩＣごとに大きくばらつく傾向があ
る。このことによってもホール電圧の絶対値は大きくば
らついてしまう。これらの原因により磁束密度Ｂに対応
するホール電圧の大きさがばらつくので、正しい磁束密
度Ｂを測定することは困難である。
値は、製造されるＩＣごとに大きくばらつく傾向があ
る。このことによってもホール電圧の絶対値は大きくば
らついてしまう。これらの原因により磁束密度Ｂに対応
するホール電圧の大きさがばらつくので、正しい磁束密
度Ｂを測定することは困難である。
【０００８】この発明は、以上のような問題点を解決す
るためになされたもので、磁束密度Ｂに対するホール電
圧が、ＩＣごとに、あるいは、温度により変化した場合
でも、磁束密度Ｂを正しく測定することができる半導体
磁電変換装置を提供することを目的とする。
るためになされたもので、磁束密度Ｂに対するホール電
圧が、ＩＣごとに、あるいは、温度により変化した場合
でも、磁束密度Ｂを正しく測定することができる半導体
磁電変換装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に係る半導体磁
電変換装置は、印加された磁界の強さに対応する電圧を
出力するホール素子と、上記ホール素子の出力電圧を増
幅する差動増幅器と、上記差動増幅器の出力に基づき印
加された磁界の強さに対応する電流を出力する増幅器
と、上記ホール素子が形成された半導体基板上に上記ホ
ール素子と近接して形成され、上記増幅器の出力電流を
受けて印加された磁界の強さに対応する電圧を発生する
抵抗体とを備えたものである。
電変換装置は、印加された磁界の強さに対応する電圧を
出力するホール素子と、上記ホール素子の出力電圧を増
幅する差動増幅器と、上記差動増幅器の出力に基づき印
加された磁界の強さに対応する電流を出力する増幅器
と、上記ホール素子が形成された半導体基板上に上記ホ
ール素子と近接して形成され、上記増幅器の出力電流を
受けて印加された磁界の強さに対応する電圧を発生する
抵抗体とを備えたものである。
【００１０】請求項２に係る半導体磁電変換装置は、上
記増幅器を、上記差動増幅器の第１の出力を入力とする
第１のコレクタ接地増幅回路と、上記差動増幅器の第２
の出力を入力とする第２のコレクタ接地増幅回路と、上
記第１のコレクタ接地増幅回路の出力及び上記第２のコ
レクタ接地増幅回路の出力を入力とする演算増幅器と、
上記演算増幅器の出力に基づき動作し、上記第１のコレ
クタ接地増幅回路から電流を分流して出力する第１のト
ランジスタと、上記演算増幅器の出力に基づき動作し、
上記第２のコレクタ接地増幅回路から電流を分流して出
力する第２のトランジスタとから構成し、上記増幅器の
出力を上記第１のトランジスタの出力と上記第２のトラ
ンジスタの出力の和としたものである。
記増幅器を、上記差動増幅器の第１の出力を入力とする
第１のコレクタ接地増幅回路と、上記差動増幅器の第２
の出力を入力とする第２のコレクタ接地増幅回路と、上
記第１のコレクタ接地増幅回路の出力及び上記第２のコ
レクタ接地増幅回路の出力を入力とする演算増幅器と、
上記演算増幅器の出力に基づき動作し、上記第１のコレ
クタ接地増幅回路から電流を分流して出力する第１のト
ランジスタと、上記演算増幅器の出力に基づき動作し、
上記第２のコレクタ接地増幅回路から電流を分流して出
力する第２のトランジスタとから構成し、上記増幅器の
出力を上記第１のトランジスタの出力と上記第２のトラ
ンジスタの出力の和としたものである。
【００１１】請求項３に係る半導体磁電変換装置は、上
記増幅器を、上記差動増幅器の出力を入力とする演算増
幅器と、上記演算増幅器の出力に基づき動作し、上記差
動増幅器の出力端の一方から電流を分流して出力するト
ランジスタとから構成したものである。
記増幅器を、上記差動増幅器の出力を入力とする演算増
幅器と、上記演算増幅器の出力に基づき動作し、上記差
動増幅器の出力端の一方から電流を分流して出力するト
ランジスタとから構成したものである。
【００１２】請求項４に係る半導体磁電変換装置は、上
記抵抗体を、上記ホール素子と特性が近似するように、
上記ホール素子の構成と類似の構成により形成したもの
である。
記抵抗体を、上記ホール素子と特性が近似するように、
上記ホール素子の構成と類似の構成により形成したもの
である。
【００１３】
【作用】請求項１の発明においては、ホール素子が印加
された磁界の強さに対応する電圧を出力し、差動増幅器
が上記ホール素子の出力電圧を増幅し、増幅器が上記差
動増幅器の出力に基づき印加された磁界の強さに対応す
る電流を出力し、上記ホール素子が形成された半導体基
板上に上記ホール素子と近接して形成された抵抗体が、
上記増幅器の出力電流を受けて印加された磁界の強さに
対応する電圧を発生する。
された磁界の強さに対応する電圧を出力し、差動増幅器
が上記ホール素子の出力電圧を増幅し、増幅器が上記差
動増幅器の出力に基づき印加された磁界の強さに対応す
る電流を出力し、上記ホール素子が形成された半導体基
板上に上記ホール素子と近接して形成された抵抗体が、
上記増幅器の出力電流を受けて印加された磁界の強さに
対応する電圧を発生する。
【００１４】請求項２の発明においては、第１のコレク
タ接地増幅回路及び第２のコレクタ接地増幅回路が上記
差動増幅器の出力を受けて所定の電圧を出力し、演算増
幅器が上記第１のコレクタ接地増幅回路及び上記第２の
コレクタ接地増幅回路の出力に基づき動作し、上記演算
増幅器の出力に基づき動作する第１のトランジスタ及び
第２のトランジスタが上記第１のコレクタ接地増幅回路
及び上記第２のコレクタ接地増幅回路から電流を分流
し、上記増幅器の出力とする。
タ接地増幅回路及び第２のコレクタ接地増幅回路が上記
差動増幅器の出力を受けて所定の電圧を出力し、演算増
幅器が上記第１のコレクタ接地増幅回路及び上記第２の
コレクタ接地増幅回路の出力に基づき動作し、上記演算
増幅器の出力に基づき動作する第１のトランジスタ及び
第２のトランジスタが上記第１のコレクタ接地増幅回路
及び上記第２のコレクタ接地増幅回路から電流を分流
し、上記増幅器の出力とする。
【００１５】請求項３の発明においては、演算増幅器が
上記差動増幅器の出力に基づき動作し、上記演算増幅器
の出力に基づき動作するトランジスタが、上記差動増幅
器の出力端の一方から電流を分流し、上記増幅器の出力
とする。
上記差動増幅器の出力に基づき動作し、上記演算増幅器
の出力に基づき動作するトランジスタが、上記差動増幅
器の出力端の一方から電流を分流し、上記増幅器の出力
とする。
【００１６】請求項４の発明においては、上記ホール素
子と特性が近似するように、上記ホール素子の構成と類
似の構成により形成された上記抵抗体が、上記ホール素
子の特性の変動を相殺する。
子と特性が近似するように、上記ホール素子の構成と類
似の構成により形成された上記抵抗体が、上記ホール素
子の特性の変動を相殺する。
【００１７】
実施例１．以下、この発明に係るホールＩＣの一実施例
を図について説明する。図１において、１は半導体基板
上にエピタキシャル層を用いて設けられたホール素子で
ある。ホール素子１は、外部からの電源（ＶＣＣ）の供
給端子である入力端子１ａ、１ｂ、磁界の強さに比例す
る電圧信号を出力する出力端子１ｃ，１ｄとを備える。
２、３は一端が電源（ＶＣＣ）に接続されたベース拡散
抵抗（Ｒ２，Ｒ３）、４、５はベースがホール素子１の
出力端子１ｃ，１ｄに、コレクタが抵抗Ｒ２，Ｒ３にそ
れぞれ接続されたＮＰＮ型トランジスタ（Ｑ４，Ｑ
５）、６は一端がＮＰＮ型トランジスタ４、５のエミッ
タに接続され、他端が接地された定電流源である。これ
らＲ２，Ｒ３，Ｑ４，Ｑ５及び定電流源６は差動増幅回
路を構成する。この差動増幅回路は、ホール素子の出力
端子１ｃ，１ｄ間に発生するホール電圧ＶHを増幅す
る。
を図について説明する。図１において、１は半導体基板
上にエピタキシャル層を用いて設けられたホール素子で
ある。ホール素子１は、外部からの電源（ＶＣＣ）の供
給端子である入力端子１ａ、１ｂ、磁界の強さに比例す
る電圧信号を出力する出力端子１ｃ，１ｄとを備える。
２、３は一端が電源（ＶＣＣ）に接続されたベース拡散
抵抗（Ｒ２，Ｒ３）、４、５はベースがホール素子１の
出力端子１ｃ，１ｄに、コレクタが抵抗Ｒ２，Ｒ３にそ
れぞれ接続されたＮＰＮ型トランジスタ（Ｑ４，Ｑ
５）、６は一端がＮＰＮ型トランジスタ４、５のエミッ
タに接続され、他端が接地された定電流源である。これ
らＲ２，Ｒ３，Ｑ４，Ｑ５及び定電流源６は差動増幅回
路を構成する。この差動増幅回路は、ホール素子の出力
端子１ｃ，１ｄ間に発生するホール電圧ＶHを増幅す
る。
【００１８】７、８はＮＰＮ型トランジスタ４，５のコ
レクタに現れる出力信号をそれぞれ増幅するバッファ回
路、９はバッファ回路７の出力に設けられたベース拡散
抵抗（Ｒ９）、１０は＋入力がベース拡散抵抗９に接続
され、−入力がバッファ回路８の出力に接続された演算
増幅器（オペアンプ）、１１はベースがオペアンプ１０
の出力に接続され、コレクタがベース拡散抵抗９に接続
されたＮＰＮ型トランジスタ（Ｑ１１）、１２は一端が
ＮＰＮ型トランジスタ１１のエミッタに接続され、他端
が接地された、ホール素子と同じエピタキシャル層を用
いて形成された抵抗（以下、「エピ抵抗」と称する）で
ある。エピ抵抗１２は入力端子１２ａ，１２ｂを有す
る。１３はこのホールＩＣの増幅回路の出力端子であ
る。
レクタに現れる出力信号をそれぞれ増幅するバッファ回
路、９はバッファ回路７の出力に設けられたベース拡散
抵抗（Ｒ９）、１０は＋入力がベース拡散抵抗９に接続
され、−入力がバッファ回路８の出力に接続された演算
増幅器（オペアンプ）、１１はベースがオペアンプ１０
の出力に接続され、コレクタがベース拡散抵抗９に接続
されたＮＰＮ型トランジスタ（Ｑ１１）、１２は一端が
ＮＰＮ型トランジスタ１１のエミッタに接続され、他端
が接地された、ホール素子と同じエピタキシャル層を用
いて形成された抵抗（以下、「エピ抵抗」と称する）で
ある。エピ抵抗１２は入力端子１２ａ，１２ｂを有す
る。１３はこのホールＩＣの増幅回路の出力端子であ
る。
【００１９】ここで、エピ抵抗１２は、ホール素子１と
同一の大きさ及び同一の構造を有し、入力抵抗の絶対
値、その温度特性が互いに近似するように構成されてい
る。このようなホール素子１とエピ抵抗１２の構成及び
配置の例を図２に示す。同図によれば、図示しない半導
体基板上に、分離膜２１を介してホール素子１とエピ抵
抗１２が分離して形成されている。ここで、ホール素子
１とエピ抵抗１２との隙間は非常に狭い。また、ホール
素子１の入力端子１ａ，１ｂは互いに対向して設けられ
ている。エピ抵抗１２の入力端子１２ａ，１２ｂも同様
である。また、入力端子１ａ、１ｂの対向する向きと、
入力端子１２ａ、１２ｂの対向する向きは同じである。
このような構成をとることにより、ホール素子１とエピ
抵抗１２において流れる電流の方向は同じ方向となるか
ら、これらが半導体の結晶軸に対して流れる方向も互い
に同じ方向になる。よって、これらの物理的特性は非常
に近似したものとなる。したがって、これらの入力抵抗
の絶対値及びその温度特性は互いに似たものとなる。な
お、ホール素子１及びエピ抵抗１２において流れる電流
の方向が異なる場合でも、これらの温度特性は互いに近
似する。
同一の大きさ及び同一の構造を有し、入力抵抗の絶対
値、その温度特性が互いに近似するように構成されてい
る。このようなホール素子１とエピ抵抗１２の構成及び
配置の例を図２に示す。同図によれば、図示しない半導
体基板上に、分離膜２１を介してホール素子１とエピ抵
抗１２が分離して形成されている。ここで、ホール素子
１とエピ抵抗１２との隙間は非常に狭い。また、ホール
素子１の入力端子１ａ，１ｂは互いに対向して設けられ
ている。エピ抵抗１２の入力端子１２ａ，１２ｂも同様
である。また、入力端子１ａ、１ｂの対向する向きと、
入力端子１２ａ、１２ｂの対向する向きは同じである。
このような構成をとることにより、ホール素子１とエピ
抵抗１２において流れる電流の方向は同じ方向となるか
ら、これらが半導体の結晶軸に対して流れる方向も互い
に同じ方向になる。よって、これらの物理的特性は非常
に近似したものとなる。したがって、これらの入力抵抗
の絶対値及びその温度特性は互いに似たものとなる。な
お、ホール素子１及びエピ抵抗１２において流れる電流
の方向が異なる場合でも、これらの温度特性は互いに近
似する。
【００２０】次に動作について説明する。図１のような
回路構成において、ホール素子１に磁界を印加すると、
ホール素子１の出力端子１ｃ，１ｄ間に磁界に比例する
ホール電圧ＶHが発生する。 ＶH ＝ ＫH・（ＩH・Ｂ／ｄ）・ｆH ＝ ＫH・（Ｖ／ＲIN）・（Ｂ／ｄ）・ｆH ここで、ＶH：ホール電圧、ＫH：ホール係数、ＩH：ホ
ール素子駆動電流、Ｂ：磁束密度、ｄ：ホール素子の厚
み、ｆH：ホール素子の形状による係数、Ｖ：印加電
圧、ＲIN：ホール素子１の入力抵抗である。
回路構成において、ホール素子１に磁界を印加すると、
ホール素子１の出力端子１ｃ，１ｄ間に磁界に比例する
ホール電圧ＶHが発生する。 ＶH ＝ ＫH・（ＩH・Ｂ／ｄ）・ｆH ＝ ＫH・（Ｖ／ＲIN）・（Ｂ／ｄ）・ｆH ここで、ＶH：ホール電圧、ＫH：ホール係数、ＩH：ホ
ール素子駆動電流、Ｂ：磁束密度、ｄ：ホール素子の厚
み、ｆH：ホール素子の形状による係数、Ｖ：印加電
圧、ＲIN：ホール素子１の入力抵抗である。
【００２１】このホール電圧ＶHに基づき、ＮＰＮトラ
ンジスタ２、３を流れるコレクタ電流Ｉ2，Ｉ3に差が生
じる。すなわち、ホール素子１の出力端子１ｃ，１ｄの
うち、出力端子１ｃの電位が高くなるように磁界が印加
されると、コレクタ電流Ｉ2はコレクタ電流Ｉ3より大き
くなる。従って、抵抗２における電圧降下は抵抗３にお
ける電圧降下よりも大きくなるから、バッファ回路７の
入力電圧はバッファ回路８の入力電圧よりも高くなる。
従って、バッファ回路８の出力電圧はバッファ回路７の
出力電圧より低くなる。しかし、オペアンプ１０の２つ
の入力端子の電位は同電位と見なせるから、バッファ回
路７とオペアンプ１０の＋側の入力端子との間にあるベ
ース拡散抵抗９には、バッファ回路７、８の出力電圧の
差に対応する電流Ｉ0が、ＮＰＮトランジスタ１１のコ
レクタに流入する方向に流れる。
ンジスタ２、３を流れるコレクタ電流Ｉ2，Ｉ3に差が生
じる。すなわち、ホール素子１の出力端子１ｃ，１ｄの
うち、出力端子１ｃの電位が高くなるように磁界が印加
されると、コレクタ電流Ｉ2はコレクタ電流Ｉ3より大き
くなる。従って、抵抗２における電圧降下は抵抗３にお
ける電圧降下よりも大きくなるから、バッファ回路７の
入力電圧はバッファ回路８の入力電圧よりも高くなる。
従って、バッファ回路８の出力電圧はバッファ回路７の
出力電圧より低くなる。しかし、オペアンプ１０の２つ
の入力端子の電位は同電位と見なせるから、バッファ回
路７とオペアンプ１０の＋側の入力端子との間にあるベ
ース拡散抵抗９には、バッファ回路７、８の出力電圧の
差に対応する電流Ｉ0が、ＮＰＮトランジスタ１１のコ
レクタに流入する方向に流れる。
【００２２】また、オペアンプ１０の＋入力端の入力電
圧は−入力端の入力電圧よりも大きいから、オペアンプ
１０の出力は＋電位となる。したがって、ＮＰＮ型トラ
ンジスタ１１はオンし、ＮＰＮ型トランジスタ１１を介
してエピ抵抗１２に電流Ｉ0が流れ込む。このように電
流Ｉ0がエピ抵抗１２に流入することにより発生する電
圧が、このホールＩＣの増幅回路の出力電圧となる。
圧は−入力端の入力電圧よりも大きいから、オペアンプ
１０の出力は＋電位となる。したがって、ＮＰＮ型トラ
ンジスタ１１はオンし、ＮＰＮ型トランジスタ１１を介
してエピ抵抗１２に電流Ｉ0が流れ込む。このように電
流Ｉ0がエピ抵抗１２に流入することにより発生する電
圧が、このホールＩＣの増幅回路の出力電圧となる。
【００２３】ここで、電流Ｉ0はホール電圧ＶHに比例す
る。この比例係数をαとすると Ｉ0 ＝ αＶH ＝ α・ＫH・（Ｖ／ＲIN）・（Ｂ／ｄ）・ｆH となる。また、出力端子１３に現れる出力電圧をＶ0と
すると Ｖ0 ＝ Ｉ0ＲE ＝ α・ＫH・（ＲE／ＲIN）・Ｖ・（Ｂ／ｄ）・ｆH ここで、ＲE：エピ抵抗である。
る。この比例係数をαとすると Ｉ0 ＝ αＶH ＝ α・ＫH・（Ｖ／ＲIN）・（Ｂ／ｄ）・ｆH となる。また、出力端子１３に現れる出力電圧をＶ0と
すると Ｖ0 ＝ Ｉ0ＲE ＝ α・ＫH・（ＲE／ＲIN）・Ｖ・（Ｂ／ｄ）・ｆH ここで、ＲE：エピ抵抗である。
【００２４】ところで、これらホールＩＣのホール素子
１とエピ抵抗１２は、図２のように配置されているか
ら、ホール素子１の入力抵抗ＲINとエピ抵抗１２の入力
抵抗ＲEとは同じ絶対値をもち、かつ、その温度係数は
同じである。したがって、上式における（ＲE／ＲIN）
はホールＩＣ及び動作温度によらず、一定となる。この
ことからわかるように、ホール素子の入力抵抗値のばら
つき及び温度変化は、エピ抵抗の入力抵抗により相殺さ
れ、出力端子１３に現れる電圧は温度による影響を受け
ない。同様に、ホールＩＣごとに生じる、ホール素子の
入力抵抗の絶対値のばらつきも相殺される。
１とエピ抵抗１２は、図２のように配置されているか
ら、ホール素子１の入力抵抗ＲINとエピ抵抗１２の入力
抵抗ＲEとは同じ絶対値をもち、かつ、その温度係数は
同じである。したがって、上式における（ＲE／ＲIN）
はホールＩＣ及び動作温度によらず、一定となる。この
ことからわかるように、ホール素子の入力抵抗値のばら
つき及び温度変化は、エピ抵抗の入力抵抗により相殺さ
れ、出力端子１３に現れる電圧は温度による影響を受け
ない。同様に、ホールＩＣごとに生じる、ホール素子の
入力抵抗の絶対値のばらつきも相殺される。
【００２５】以上のように、この実施例１によれば、ホ
ール素子の入力抵抗値のばらつき及び温度変化は、同様
の特性をもつエピ抵抗の入力抵抗により相殺されるの
で、ホールＩＣの出力電圧において、ホール素子におけ
る入力抵抗のばらつきや、その抵抗値の温度変化により
生じる変動は極めて少なくなり、磁束密度を正確に測定
することができる。
ール素子の入力抵抗値のばらつき及び温度変化は、同様
の特性をもつエピ抵抗の入力抵抗により相殺されるの
で、ホールＩＣの出力電圧において、ホール素子におけ
る入力抵抗のばらつきや、その抵抗値の温度変化により
生じる変動は極めて少なくなり、磁束密度を正確に測定
することができる。
【００２６】なお、ホール素子とエピ抵抗との配置は、
図２に示される配置に限らず、図３〜図６に示される配
置でもよい。
図２に示される配置に限らず、図３〜図６に示される配
置でもよい。
【００２７】図３は、２つのホール素子１と２つのエピ
抵抗１２を互いに接近させた配置を示している。図３の
配置は、図２に示された配置のホール素子１とエピ抵抗
１２を、２組備えたものである。ただし、１組のホール
素子１−１とエピ抵抗１２−１の配置は図２の配置と全
く同じであるが、他の組のホール素子１−２とエピ抵抗
１２−２の配置は、電流Ｉの流れる向きが図２の場合と
９０°異なる点で相違する。これらホール素子１−１及
び１−２は互いに並列に接続されて図１の回路における
ホール素子１として使用される。エピ抵抗１２−１及び
１２−２は直列に接続されて図１の回路におけるエピ抵
抗として使用される。エピ抵抗１２−１及び１２−２
は、増幅回路の出力範囲によっては、どちらか一方のみ
の使用でもかまわない。このように２つのホール素子を
並列に接続することにより、ホール素子のオフセット電
圧が補償されて小さくなるという効果が、さらに付け加
えられる。
抵抗１２を互いに接近させた配置を示している。図３の
配置は、図２に示された配置のホール素子１とエピ抵抗
１２を、２組備えたものである。ただし、１組のホール
素子１−１とエピ抵抗１２−１の配置は図２の配置と全
く同じであるが、他の組のホール素子１−２とエピ抵抗
１２−２の配置は、電流Ｉの流れる向きが図２の場合と
９０°異なる点で相違する。これらホール素子１−１及
び１−２は互いに並列に接続されて図１の回路における
ホール素子１として使用される。エピ抵抗１２−１及び
１２−２は直列に接続されて図１の回路におけるエピ抵
抗として使用される。エピ抵抗１２−１及び１２−２
は、増幅回路の出力範囲によっては、どちらか一方のみ
の使用でもかまわない。このように２つのホール素子を
並列に接続することにより、ホール素子のオフセット電
圧が補償されて小さくなるという効果が、さらに付け加
えられる。
【００２８】図４は、図３の場合と同様に２組のホール
素子１とエピ抵抗１２を備える場合の例である。１組の
ホール素子１−２とエピ抵抗１２−２の位置が左右入れ
違っている点で図３の配置と異なる。
素子１とエピ抵抗１２を備える場合の例である。１組の
ホール素子１−２とエピ抵抗１２−２の位置が左右入れ
違っている点で図３の配置と異なる。
【００２９】図５は、２組のホール素子１とエピ抵抗１
２が半導体基板上のある点を中心に放射状に配置された
場合の例である。同図からわかるように、ホール素子１
及びエピ抵抗１２における電流は、半導体基板上の中心
点の方向に流れる。また、ホール素子１及びエピ抵抗１
２における電流は、上記の場合とは逆に半導体基板上の
中心点から放射状に流れる向きでもかまわない。
２が半導体基板上のある点を中心に放射状に配置された
場合の例である。同図からわかるように、ホール素子１
及びエピ抵抗１２における電流は、半導体基板上の中心
点の方向に流れる。また、ホール素子１及びエピ抵抗１
２における電流は、上記の場合とは逆に半導体基板上の
中心点から放射状に流れる向きでもかまわない。
【００３０】図６は、４つのホール素子１−１〜１−４
が１つのエピ抵抗１２を囲むように配置された例であ
る。これら４つのホール素子１−１〜１−４は、図５の
２つのホール素子及び２つのエピ抵抗と同様に、半導体
基板上にある点を中心に放射状に配置されている。これ
らホール素子１−１〜１−４は互いに並列に接続されて
１つのホール素子として使用される。また、中心部には
エピ抵抗１２が配置されている。エピ抵抗１２が１つで
あっても温度補償の効果は得られる。なお、エピ抵抗１
２をホール素子１の周囲にさらに配置して、それらエピ
抵抗を直列に接続したものをエピ抵抗１２として使用し
てもよい。
が１つのエピ抵抗１２を囲むように配置された例であ
る。これら４つのホール素子１−１〜１−４は、図５の
２つのホール素子及び２つのエピ抵抗と同様に、半導体
基板上にある点を中心に放射状に配置されている。これ
らホール素子１−１〜１−４は互いに並列に接続されて
１つのホール素子として使用される。また、中心部には
エピ抵抗１２が配置されている。エピ抵抗１２が１つで
あっても温度補償の効果は得られる。なお、エピ抵抗１
２をホール素子１の周囲にさらに配置して、それらエピ
抵抗を直列に接続したものをエピ抵抗１２として使用し
てもよい。
【００３１】この実施例１のホールＩＣにおいて、図２
〜図６に示された配置から任意の配置を採用することが
できる。このことは、以下に説明する実施例２及び３に
おいても同様である。
〜図６に示された配置から任意の配置を採用することが
できる。このことは、以下に説明する実施例２及び３に
おいても同様である。
【００３２】実施例２．上記実施例１において、２つの
バッファ回路７、８を用いて電圧信号の伝達を行い、抵
抗９により電流に変換している。これらバッファ回路と
してトランジスタのコレクタ接地回路（エミッタフォロ
ワ）を用いることが考えられる。しかし、これを単に実
施例１の回路に適用すると、それぞれのバッファ回路の
トランジスタのコレクタ電流が異なるから、そのベース
−エミッタ間電圧（ＶBE）が異なる。このため、ホール
電圧の伝達に誤差が発生する。
バッファ回路７、８を用いて電圧信号の伝達を行い、抵
抗９により電流に変換している。これらバッファ回路と
してトランジスタのコレクタ接地回路（エミッタフォロ
ワ）を用いることが考えられる。しかし、これを単に実
施例１の回路に適用すると、それぞれのバッファ回路の
トランジスタのコレクタ電流が異なるから、そのベース
−エミッタ間電圧（ＶBE）が異なる。このため、ホール
電圧の伝達に誤差が発生する。
【００３３】そこで、エミッタフォロワを用いる場合に
は、図２に示されるような回路構成とすればよい。同図
において、１６はＮＰＮ型トランジスタ４の出力を入力
とするＰＮＰ型トランジスタ、１７はＮＰＮ型トランジ
スタ５の出力を入力とするＰＮＰ型トランジスタであ
る。６ｂ、６ｃはＮＰＮ型トランジスタ１７、１６のエ
ミッタにそれぞれ接続された電流源である。ＰＮＰ型ト
ランジスタ１７、１８は、それぞれエミッタフォロワで
あり、その出力は抵抗を介してそれぞれオペアンプ１０
の−入力端子、＋入力端子に入力される。１８はオペア
ンプ１０の−入力端子に設けられたベース拡散抵抗（Ｒ
１６）、１９はＰＮＰトランジスタ１６の出力電流がコ
レクタに入力されるＮＰＮ型トランジスタである。
は、図２に示されるような回路構成とすればよい。同図
において、１６はＮＰＮ型トランジスタ４の出力を入力
とするＰＮＰ型トランジスタ、１７はＮＰＮ型トランジ
スタ５の出力を入力とするＰＮＰ型トランジスタであ
る。６ｂ、６ｃはＮＰＮ型トランジスタ１７、１６のエ
ミッタにそれぞれ接続された電流源である。ＰＮＰ型ト
ランジスタ１７、１８は、それぞれエミッタフォロワで
あり、その出力は抵抗を介してそれぞれオペアンプ１０
の−入力端子、＋入力端子に入力される。１８はオペア
ンプ１０の−入力端子に設けられたベース拡散抵抗（Ｒ
１６）、１９はＰＮＰトランジスタ１６の出力電流がコ
レクタに入力されるＮＰＮ型トランジスタである。
【００３４】ＮＰＮ型トランジスタ１９はＮＰＮ型トラ
ンジスタ１１とベース、エミッタが並列に接続されてい
る。これらトランジスタ１１，１９が出力する電流の和
がエピ抵抗１２に供給されることにより、出力電圧Ｖ0
が得られる。その他のホール素子１等は、実施例１に示
されるものと同じものである。
ンジスタ１１とベース、エミッタが並列に接続されてい
る。これらトランジスタ１１，１９が出力する電流の和
がエピ抵抗１２に供給されることにより、出力電圧Ｖ0
が得られる。その他のホール素子１等は、実施例１に示
されるものと同じものである。
【００３５】次に動作について説明する。ホール素子１
からトランジスタ４、５にかけての動作は実施例１の場
合と同じである。差動増幅器の出力を受けて、ＮＰＮ型
トランジスタ１６、１７によるエミッタホロワはホール
電圧ＶHに対応する電圧を出力する。ここで、実施例１
の場合と同様に、ホール電圧ＶHに対応して、トランジ
スタ１７のエミッタからトランジスタ１１のコレクタに
電流Ｉ0aが流れる。
からトランジスタ４、５にかけての動作は実施例１の場
合と同じである。差動増幅器の出力を受けて、ＮＰＮ型
トランジスタ１６、１７によるエミッタホロワはホール
電圧ＶHに対応する電圧を出力する。ここで、実施例１
の場合と同様に、ホール電圧ＶHに対応して、トランジ
スタ１７のエミッタからトランジスタ１１のコレクタに
電流Ｉ0aが流れる。
【００３６】それとともに、ＮＰＮ型トランジスタ１１
に流れる電流に対応して、トランジスタ１６のエミッタ
からトランジスタ１９のコレクタに電流Ｉ0bが流れる。
この点が実施例１の場合と異なる。このように、トラン
ジスタ１６からの電流を出力回路に流すと、トランジス
タ１６のコレクタに流れる電流Ｉ5は小さくなり、トラ
ンジスタ１７のコレクタに流れる電流Ｉ4と等しくな
る。これにより、トランジスタ１６、１７のベース−エ
ミッタ間の電圧ＶBEは等しくなるから誤差は生じない。
ここで、出力電圧Ｖ0は、実施例１の場合と同様に、電
流Ｉ0a，Ｉ0b及びエピ抵抗ＲEとから求められる。
に流れる電流に対応して、トランジスタ１６のエミッタ
からトランジスタ１９のコレクタに電流Ｉ0bが流れる。
この点が実施例１の場合と異なる。このように、トラン
ジスタ１６からの電流を出力回路に流すと、トランジス
タ１６のコレクタに流れる電流Ｉ5は小さくなり、トラ
ンジスタ１７のコレクタに流れる電流Ｉ4と等しくな
る。これにより、トランジスタ１６、１７のベース−エ
ミッタ間の電圧ＶBEは等しくなるから誤差は生じない。
ここで、出力電圧Ｖ0は、実施例１の場合と同様に、電
流Ｉ0a，Ｉ0b及びエピ抵抗ＲEとから求められる。
【００３７】以上のように、この実施例２によれば、エ
ミッタフォロワを構成する２つのトランジスタのコレク
タ電流が同じになるので、コレクタ電流の差による誤差
電圧の発生を抑えることができて、バッファ回路として
簡単なエミッタフォロワを使用することができる。
ミッタフォロワを構成する２つのトランジスタのコレク
タ電流が同じになるので、コレクタ電流の差による誤差
電圧の発生を抑えることができて、バッファ回路として
簡単なエミッタフォロワを使用することができる。
【００３８】実施例３．上記実施例１及び２において、
差動増幅回路の出力を一度バッファ回路で受けてからオ
ペアンプに入力したが、バッファ回路を介さずに直接オ
ペアンプに入力するようにしてもよい。
差動増幅回路の出力を一度バッファ回路で受けてからオ
ペアンプに入力したが、バッファ回路を介さずに直接オ
ペアンプに入力するようにしてもよい。
【００３９】図８に、この実施例３による回路構成を示
す。同図において、ベース拡散抵抗２、３、ＮＰＮ型ト
ランジスタ４、５及び定電流源６により構成される初段
の差動増幅回路の出力は、バッファ回路を介さないで次
段の増幅器１０に直接入力される。
す。同図において、ベース拡散抵抗２、３、ＮＰＮ型ト
ランジスタ４、５及び定電流源６により構成される初段
の差動増幅回路の出力は、バッファ回路を介さないで次
段の増幅器１０に直接入力される。
【００４０】図８の回路において、ＮＰＮ型トランジス
タ４、５のコレクタに流れる電流は、ホール電圧ＶHに
対応して異なる値をとる。しかし、オペアンプ１０及び
ＮＰＮ型トランジスタ１１は、これら電流が同じ値にな
るように、これら電流の差電流Ｉ0をＮＰＮ型トランジ
スタ５のコレクタから分流し、そのままエピ抵抗１２に
流入させる。このときの差電流Ｉ0はホール電圧ＶHに比
例するから、出力端子１３に現れる電圧Ｖ0はホール電
圧ＶHに比例する。
タ４、５のコレクタに流れる電流は、ホール電圧ＶHに
対応して異なる値をとる。しかし、オペアンプ１０及び
ＮＰＮ型トランジスタ１１は、これら電流が同じ値にな
るように、これら電流の差電流Ｉ0をＮＰＮ型トランジ
スタ５のコレクタから分流し、そのままエピ抵抗１２に
流入させる。このときの差電流Ｉ0はホール電圧ＶHに比
例するから、出力端子１３に現れる電圧Ｖ0はホール電
圧ＶHに比例する。
【００４１】実施例１及び２の場合において、ホール素
子１により得られたホール電圧ＶHをトランジスタ４及
び５に流れる電流に変換し、この電流を電圧に変換した
後にバッファ回路７及び８に供給し、バッファ回路７及
び８の出力電圧の差を再び電流に変換し、そして、エピ
抵抗に電流を流すことにより再び電圧に変換する、とい
った複雑な信号変換がなされていた。これに対して、こ
の実施例３によれば、このような複雑な手順を踏んでい
ないので、生じる誤差を小さくすることができる。
子１により得られたホール電圧ＶHをトランジスタ４及
び５に流れる電流に変換し、この電流を電圧に変換した
後にバッファ回路７及び８に供給し、バッファ回路７及
び８の出力電圧の差を再び電流に変換し、そして、エピ
抵抗に電流を流すことにより再び電圧に変換する、とい
った複雑な信号変換がなされていた。これに対して、こ
の実施例３によれば、このような複雑な手順を踏んでい
ないので、生じる誤差を小さくすることができる。
【００４２】また、この実施例３によれば、図８におけ
るＡ点の電位とＢ点の電位とが等しくなるため、ベース
拡散抵抗２、３の相対性、及びＮＰＮ型トランジスタ
４、５の相対性が極めて良くなり、この差動増幅回路の
精度が上がるという効果もある。
るＡ点の電位とＢ点の電位とが等しくなるため、ベース
拡散抵抗２、３の相対性、及びＮＰＮ型トランジスタ
４、５の相対性が極めて良くなり、この差動増幅回路の
精度が上がるという効果もある。
【００４３】
【発明の効果】以上のように、請求項１の発明によれ
ば、印加された磁界の強さに対応する電圧を出力するホ
ール素子と、上記ホール素子の出力電圧を増幅する差動
増幅器と、上記差動増幅器の出力に基づき印加された磁
界の強さに対応する電流を出力する増幅器と、上記ホー
ル素子が形成された半導体基板上に上記ホール素子と近
接して形成され、上記増幅器の出力電流を受けて印加さ
れた磁界の強さに対応する電圧を発生する抵抗体とを備
えたので、ホール素子と抵抗体とにより温度変化に起因
する電圧変動が相殺される。したがって、温度変化によ
りホール素子の特性が変化した場合でも、この変化によ
る出力変動を補償することができて、磁束密度を正しく
測定することができる。
ば、印加された磁界の強さに対応する電圧を出力するホ
ール素子と、上記ホール素子の出力電圧を増幅する差動
増幅器と、上記差動増幅器の出力に基づき印加された磁
界の強さに対応する電流を出力する増幅器と、上記ホー
ル素子が形成された半導体基板上に上記ホール素子と近
接して形成され、上記増幅器の出力電流を受けて印加さ
れた磁界の強さに対応する電圧を発生する抵抗体とを備
えたので、ホール素子と抵抗体とにより温度変化に起因
する電圧変動が相殺される。したがって、温度変化によ
りホール素子の特性が変化した場合でも、この変化によ
る出力変動を補償することができて、磁束密度を正しく
測定することができる。
【００４４】また、請求項２の発明によれば、上記増幅
器を、上記差動増幅器の第１の出力を入力とする第１の
コレクタ接地増幅回路と、上記差動増幅器の第２の出力
を入力とする第２のコレクタ接地増幅回路と、上記第１
のコレクタ接地増幅回路の出力及び上記第２のコレクタ
接地増幅回路の出力を入力とする演算増幅器と、上記演
算増幅器の出力に基づき動作し、上記第１のコレクタ接
地増幅回路から電流を分流して出力する第１のトランジ
スタと、上記演算増幅器の出力に基づき動作し、上記第
２のコレクタ接地増幅回路から電流を分流して出力する
第２のトランジスタとから構成し、上記増幅器の出力を
上記第１のトランジスタの出力と上記第２のトランジス
タの出力の和としたので、さらに、増幅回路をコレクタ
接地増幅回路により簡単に構成できるとともに、コレク
タ接地増幅回路に流れる電流が同じになり、電流の差に
よる誤差電圧の発生を抑えることができる。
器を、上記差動増幅器の第１の出力を入力とする第１の
コレクタ接地増幅回路と、上記差動増幅器の第２の出力
を入力とする第２のコレクタ接地増幅回路と、上記第１
のコレクタ接地増幅回路の出力及び上記第２のコレクタ
接地増幅回路の出力を入力とする演算増幅器と、上記演
算増幅器の出力に基づき動作し、上記第１のコレクタ接
地増幅回路から電流を分流して出力する第１のトランジ
スタと、上記演算増幅器の出力に基づき動作し、上記第
２のコレクタ接地増幅回路から電流を分流して出力する
第２のトランジスタとから構成し、上記増幅器の出力を
上記第１のトランジスタの出力と上記第２のトランジス
タの出力の和としたので、さらに、増幅回路をコレクタ
接地増幅回路により簡単に構成できるとともに、コレク
タ接地増幅回路に流れる電流が同じになり、電流の差に
よる誤差電圧の発生を抑えることができる。
【００４５】また、請求項３の発明によれば、上記増幅
器を、上記差動増幅器の出力を入力とする演算増幅器
と、上記演算増幅器の出力に基づき動作し、上記差動増
幅器の出力端の一方から電流を分流して出力するトラン
ジスタとから構成したので、さらに、増幅回路を簡単に
構成できるとともに、変換誤差を小さくすることができ
る。
器を、上記差動増幅器の出力を入力とする演算増幅器
と、上記演算増幅器の出力に基づき動作し、上記差動増
幅器の出力端の一方から電流を分流して出力するトラン
ジスタとから構成したので、さらに、増幅回路を簡単に
構成できるとともに、変換誤差を小さくすることができ
る。
【００４６】また、請求項４の発明によれば、上記抵抗
体を、上記ホール素子と特性が近似するように、上記ホ
ール素子の構成と類似の構成により形成したので、さら
に、形成される半導体装置のホール素子ごとにその特性
がばらついた場合でも、これによる変動が相殺され、出
力電圧が安定する。
体を、上記ホール素子と特性が近似するように、上記ホ
ール素子の構成と類似の構成により形成したので、さら
に、形成される半導体装置のホール素子ごとにその特性
がばらついた場合でも、これによる変動が相殺され、出
力電圧が安定する。
【図１】 この発明の実施例１に係るホールＩＣの回路
図である。
図である。
【図２】 この発明の実施例１〜３に係るホール素子及
びエピ抵抗の半導体基板上における配置の一例である。
びエピ抵抗の半導体基板上における配置の一例である。
【図３】 この発明の実施例１〜３に係るホール素子及
びエピ抵抗の半導体基板上における配置の他の例であ
る。
びエピ抵抗の半導体基板上における配置の他の例であ
る。
【図４】 この発明の実施例１〜３に係るホール素子及
びエピ抵抗の半導体基板上における配置の他の例であ
る。
びエピ抵抗の半導体基板上における配置の他の例であ
る。
【図５】 この発明の実施例１〜３に係るホール素子及
びエピ抵抗の半導体基板上における配置の他の例であ
る。
びエピ抵抗の半導体基板上における配置の他の例であ
る。
【図６】 この発明の実施例１〜３に係るホール素子及
びエピ抵抗の半導体基板上における配置の他の例であ
る。
びエピ抵抗の半導体基板上における配置の他の例であ
る。
【図７】 この発明の実施例２に係るホールＩＣの回路
図である。
図である。
【図８】 この発明の実施例３に係るホールＩＣの回路
図である。
図である。
【図９】 従来のホールＩＣの機能ブロック図を示す。
１ ホール素子、２、３ 抵抗、４、５ ＮＰＮ型トラ
ンジスタ、６ 定電流源、７、８ バッファ回路、９
抵抗、１０ オペアンプ、１１ ＮＰＮ型トランジス
タ、１２ エピ抵抗、１６、１７ ＰＮＰ型トランジス
タ、１８ 抵抗、１９ ＮＰＮ型トランジスタ。
ンジスタ、６ 定電流源、７、８ バッファ回路、９
抵抗、１０ オペアンプ、１１ ＮＰＮ型トランジス
タ、１２ エピ抵抗、１６、１７ ＰＮＰ型トランジス
タ、１８ 抵抗、１９ ＮＰＮ型トランジスタ。
Claims (4)
- 【請求項１】 印加された磁界の強さに対応する電圧を
出力するホール素子と、上記ホール素子の出力電圧を増
幅する差動増幅器と、上記差動増幅器の出力に基づき印
加された磁界の強さに対応する電流を出力する増幅器
と、上記ホール素子が形成された半導体基板上に上記ホ
ール素子と近接して形成され、上記増幅器の出力電流を
受けて印加された磁界の強さに対応する電圧を発生する
抵抗体とを備えた半導体磁電変換装置。 - 【請求項２】 上記増幅器を、上記差動増幅器の第１の
出力を入力とする第１のコレクタ接地増幅回路と、上記
差動増幅器の第２の出力を入力とする第２のコレクタ接
地増幅回路と、上記第１のコレクタ接地増幅回路の出力
及び上記第２のコレクタ接地増幅回路の出力を入力とす
る演算増幅器と、上記演算増幅器の出力に基づき動作
し、上記第１のコレクタ接地増幅回路から電流を分流し
て出力する第１のトランジスタと、上記演算増幅器の出
力に基づき動作し、上記第２のコレクタ接地増幅回路か
ら電流を分流して出力する第２のトランジスタとから構
成し、上記増幅器の出力を上記第１のトランジスタの出
力と上記第２のトランジスタの出力の和としたことを特
徴とする請求項１記載の半導体磁電変換装置。 - 【請求項３】 上記増幅器を、上記差動増幅器の出力を
入力とする演算増幅器と、上記演算増幅器の出力に基づ
き動作し、上記差動増幅器の出力端の一方から電流を分
流して出力するトランジスタとから構成したことを特徴
とする請求項１記載の半導体磁電変換装置。 - 【請求項４】 上記抵抗体を、上記ホール素子と特性が
近似するように、上記ホール素子の構成と類似の構成に
より形成したことを特徴とする請求項１乃至請求項３い
ずれかに記載の半導体磁電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250785A JPH08114659A (ja) | 1994-10-17 | 1994-10-17 | 半導体磁電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6250785A JPH08114659A (ja) | 1994-10-17 | 1994-10-17 | 半導体磁電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08114659A true JPH08114659A (ja) | 1996-05-07 |
Family
ID=17213020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6250785A Pending JPH08114659A (ja) | 1994-10-17 | 1994-10-17 | 半導体磁電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08114659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015099089A (ja) * | 2013-11-19 | 2015-05-28 | 旭化成エレクトロニクス株式会社 | 磁気センサ |
| JP2023032572A (ja) * | 2021-08-27 | 2023-03-09 | 富士電機株式会社 | 磁気センサ、エンコーダ及びサーボモータ |
-
1994
- 1994-10-17 JP JP6250785A patent/JPH08114659A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015099089A (ja) * | 2013-11-19 | 2015-05-28 | 旭化成エレクトロニクス株式会社 | 磁気センサ |
| JP2023032572A (ja) * | 2021-08-27 | 2023-03-09 | 富士電機株式会社 | 磁気センサ、エンコーダ及びサーボモータ |
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