JPH08115227A - メモリアクセス方法及びメモリコントロール装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリに対する不要なアクセスによる電力消
費やシステムノイズの発生を低減させる。 【構成】 メモリ上の同一アドレスに書き込まれるデー
タブロックが複数回、転送されてくる可能性があるシス
テムにおいて、必要なデータブロックが一旦書き込まれ
たら、そのデータブロックについてエラーフラグをオフ
とする。そして或るデータブロックが記憶のために転送
されてきた際には、その書き込むべきアドレスに記憶さ
れているデータについてエラーフラグを確認し、エラー
フラグがオフであったら、転送されてきたデータと同一
データが既に記憶されていることになるため、書き込み
アクセスを実行しないようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばデータストリー
マと称されるデータ記録再生装置やオーディオデータの
記録再生装置などにおいて、メモリに対して同一アドレ
スに書き込まれるべきデータブロックが複数回転送され
てくる可能性があるシステムにおいて好適なメモリアク
セス方法及びメモリコントロール装置に関するものであ
る。

【０００２】

【従来の技術】Ｓ−ＲＡＭ（スタティックＲＡＭ）に比
べて大容量化が容易で、またビットあたりのコストも安
いＤ−ＲＡＭ（ダイナミックＲＡＭ）は、各種システム
において広く使用されている。

【０００３】このようなＤ−ＲＡＭとして、例えば１Ｍ
ワード×１ビットＤ−ＲＡＭの場合、１０ビットのアド
レス端子が形成され、各アドレス端子には行アドレスと
列アドレスがマルチプレクスされた状態で時分割されて
入力されるため、２¹⁰×２¹⁰＝１０４８５７６個（１Ｍ
ビット）のメモリセルの１つに対して任意にアクセスす
ることができる。

【０００４】行アドレスは、反転ＲＡＳ信号の立ち下り
によって各アドレス端子から内部の行アドレスバッファ
にラッチにされ、また列アドレスは、反転ＣＡＳ信号の
立ち下りによって各アドレス端子から内部の列アドレス
バッファにラッチにされる。アクセス動作としては、反
転ＲＡＳ信号で行アドレスを取り込み、その後の反転Ｃ
ＡＳ信号によって１又は複数の列アドレスが順次取り込
まれることによって、行アドレス及び列アドレスで指定
される所要のメモリセルに対するデータの書込／読出が
行なわれる。

【０００５】

【発明が解決しようとする課題】ところで、反転ＲＡＳ
信号により行アドレスのアクセスが行なわれた場合、そ
の１行についての全てのメモリセルに対応してセンスア
ンプを活性化させて、リフレッシュを実行すると同時
に、各メモリセルのデータを出力バッファに取り込む。
このため、行アドレスのアクセス時には大きなスパイク
電流が流れるという性質がある。さらに、Ｄ−ＲＡＭの
アクセス時に発生するスパイク電流やＩＣ端子のトラン
ジェントによってシステムノイズが増加するという性質
もあった。このため、Ｄ−ＲＡＭを用いるシステムで
は、不必要なアクセスは極力避けるようにすることが要
求される。

【０００６】ここで、回転ヘッド・ヘリカルスキャン方
式のデジタルテープレコーダを考える。デジタルテープ
レコーダでは磁気テープから再生されたデータをエラー
訂正処理などのために一旦Ｄ−ＲＡＭに書き込むように
している。このようなデジタルテープレコーダでは、テ
ープパスが、規制された範囲内でメカニズム毎にずれ、
テープ上の記録再生位置がずれる場合がある。また、テ
ープ上のトラックに対するスキャンの始まりと終りの部
分は、ヘッドとテープのあたりが不安定でデータ読取エ
ラーが生ずる場合があった。

【０００７】そこで、スキャンの最初と最後となる部分
に同じデータブロックを２重書きしておき、再生時にＤ
−ＲＡＭの同じアドレスに割り当てるようにして、２重
書きしたデータブロックのうち読取りセーフとなった側
のデータブロックをＤ−ＲＡＭに書込むようにしてい
る。これによりスキャンの最初と最後となる部分のいづ
れか一方のデータブロックがテープから読取れない場合
が生じても、データの欠落は生じないことになる。

【０００８】ところが、両方のデータブロックがテープ
から適正に読み込めた場合は、Ｄ−ＲＡＭに対しては同
じデータを２回同じアドレスに書込むことになる。つま
り、最初に読み取れエラーチェックがセーフであったデ
ータブロックをＤ−ＲＡＭに対して或るアドレスに書き
込んだ後、ふたたびＤ−ＲＡＭにはそのアドレスに書込
むべきデータブロックが転送されてくることになり、同
一内容のデータブロックどうしでＤ−ＲＡＭ内容の不必
要な書換動作を実行してしまうことになる。このような
Ｄ−ＲＡＭに対する不要なアクセスは、消費電力やシス
テムノイズの増大を招くことになってしまう。

【０００９】また、回転ヘッド・ヘリカルスキャン方式
のデジタルテープレコーダの一種として、いわゆるノン
トラッキング方式のものが知られている。これは、再生
時にトラッキング制御を行なって記録トラックを正確に
トレースする代わりに、再生時には記録時の２倍の密度
でスキャンすることによって、例え再生ヘッドが記録ト
ラックに対して斜めにトレースしてしまっても、すべて
のデータブロックを読み取ることができるようにしてい
るものである。この高密度のノントラッキングトレース
でテープ上で同じデータブロックが読み取れる回数は、
再生スキャンの傾き具合によってほぼ１回から２回の間
に分布している。

【００１０】ここで２回以上、同一のデータブロックが
読み取れた場合を考えると、２回目以降のデータブロッ
クについては、Ｄ−ＲＡＭ上では、既に１回目の読み出
しで記憶されているデータブロックに対して同一内容の
データで不要な書き換えを行なうことになってしまう。
そして、このようなＤ−ＲＡＭに対する不要なアクセス
は、消費電力やシステムノイズの増大を招くことにな
る。

【００１１】つまり、このようなデジタルテープレコー
ダ上のＤ−ＲＡＭなどのように、メモリ上の同一アドレ
スに書き込まれるべきデータブロックがメモリに対して
複数回転送されてくる可能性があるシステムでは、無駄
なアクセス動作が実行されることが多く、しかもＤ−Ｒ
ＡＭではアクセス時に大きな電流を消費するため、消費
電力の増大やシステムノイズの増大を招き、また電池駆
動のシステムであれば電池寿命の短命化を招いていると
いう問題があった。

【００１２】

【課題を解決するための手段】本発明はこれらの問題に
鑑みて、不要なアクセスによる電力消費、及びシステム
ノイズを削減することを目的とする。

【００１３】このため、複数ワードで処理単位となるデ
ータブロックが構成されているとともに、メモリ上の同
一アドレスに書き込まれるべきデータブロックがメモリ
に対して複数回転送されてくる可能性がある場合におけ
るメモリアクセス方法として次のように実行する。各デ
ータブロック単位のアドレスとなる記憶領域について、
必要なデータブロックの記憶がされている時点では、そ
のデータブロック内の少なくとも所定のワードについて
のエラーフラグがオフとされた記憶状態とし、また各デ
ータブロック単位のアドレスとなる記憶領域について、
記憶されているデータブロックが不要となった時点で
は、そのデータブロック内の少なくとも所定のワードに
ついてのエラーフラグがオンとされた記憶状態とするよ
うにする。そして、転送されてきたデータブロックの書
込みを実行する際には、そのデータブロックを書込むべ
きアドレスにおいて所定のワードについてのエラーフラ
グを検査し、エラーフラグがオンであれば書込アクセス
動作を実行し、エラーフラグがオフであれば書込アクセ
ス動作を実行しないようにする。

【００１４】また、複数ワードで処理単位となるデータ
ブロックが構成されているとともに、メモリ上の同一ア
ドレスに書き込まれるべきデータブロックがメモリに対
して複数回転送されてくる可能性があるデータ転送シス
テムにおいて、上記アクセス方法を実現するメモリコン
トロール装置として、エラーフラグ設定手段と、エラー
フラグ検査手段と、アクセス制御手段とを備えるように
する。エラーフラグ設定手段は、各データブロック単位
のアドレスとなる記憶領域について、必要なデータブロ
ックの記憶がされている時点では、そのデータブロック
内の少なくとも所定のワードについてのエラーフラグが
オフとされた記憶状態とするとともに、各データブロッ
ク単位のアドレスとなる記憶領域について、記憶されて
いるデータブロックが不要となった時点では、そのデー
タブロック内の少なくとも所定のワードについてのエラ
ーフラグがオンとされた記憶状態とすることができるよ
うに構成する。エラーフラグ検査手段は、データブロッ
クの転送に応じて、そのデータブロックを書込むべきア
ドレスにおいて所定のワードについてのエラーフラグを
検査することができるようにする。アクセス制御手段
は、エラーフラグ検査手段によって、エラーフラグのオ
ンが検出されたら転送されてきたデータブロックについ
てのメモリに対する書込アクセス動作を実行し、またエ
ラーフラグのオフが検出されたら、転送されてきたデー
タブロックについてのメモリに対する書込アクセス動作
を実行しないようにする。

【００１５】

【作用】必要なデータブロックが一旦書き込まれたら、
そのデータブロックについてエラーフラグをオフとする
ようにする。そして、或るデータブロックがメモリに転
送されてきて書き込みが行なわれる際には、その書き込
むべきアドレスに記憶されているデータについてエラー
フラグを確認する。このとき、エラーフラグがオフであ
れば、転送されてきたデータと同一データが既に記憶さ
れていることになり、つまり、そのデータ転送は２回目
以降のデータ転送であって、新たに書き込む必要はない
と判断することができる。従ってこの場合は書き込みア
クセスを実行しないことで不要なアクセス動作を発生さ
せないようにすることができる。

【００１６】

【実施例】以下、本発明の実施例として、まず磁気テー
プを記録媒体とし、回転ヘッドによってノントラッキン
グ方式でオーディオデータを記録再生する記録再生装置
において搭載されるＤ−ＲＡＭに対するアクセス方法及
びメモリコントロール装置について説明する。この場
合、記録／再生やエラー訂正のためにオーディオデータ
等をＤ−ＲＡＭに記憶させるものであるが、まず最初に
データフォーマットについて述べておく。

【００１７】ノントラッキング方式で磁気テープに対す
る記録／再生を行なうものが知られているが、この場
合、図３に示すように磁気テープＴにはヘッドのヘリカ
ルスキャン方式により斜め方向にトラックＴＫが形成さ
れていくことに対し、再生時にはＰａ，Ｐｂとして示す
ように記録時より高密度スキャンを行なうことにより、
トラックを正確にトレースしなくてもトラックＴＫ上の
全データを読み込むことができるようにしている。さら
に読み込んだデータはデータとともに記録されているア
ドレスを用いて並び変えていくことで、正確な再生デー
タストリームを再構成することができるようにしたもの
である。

【００１８】図４にノントラッキング方式における磁気
テープ上のトラックＴＫの構成を示す。図４（ａ）に示
すように、１トラックは１０８ブロックで構成される。
１ブロックは２８８ビットである。トラックのうち中央
の９２ブロックがメインデータ領域とされ、その両側に
９ブロックの内側２重記録領域、及び７ブロックの外側
２重記録領域が形成されている。

【００１９】内側２重記録領域では、その位置から外側
方向に９２ブロック離れたメインデータ領域内のブロッ
クと同一内容のデータが記録され、また外側２重記録領
域では、その位置から内側方向に９２ブロック離れたメ
インデータ領域内のブロックと同一内容のデータが記録
されている。これらは、テープの揺動でヘッドの当たり
位置がずれても、互いに補い合うようにされ、つまりメ
インデータ領域内に記録されているブロックとしてのデ
ータについて、読取不能のブロック（データ内容）が発
生しないようにしている。

【００２０】メインデータ領域については、中央の２ブ
ロックがサブコード（ＡＵＸ）、その両側の各１ブロッ
クがＩＢＧ（Inter-block Gap)、さらにその両側の各４
ブロックが制御コード（ＣＴＬ）の領域とされる。制御
コード（ＣＴＬ）としては、各種のＩＤ情報や曲の頭だ
し信号等が記録される。高速サーチ時などにこの制御コ
ード（ＣＴＬ）の領域については一部しか読み取れない
ことに鑑みて、８ブロックの各ブロックの内容は同一の
データとされている。つまり同一内容のデータが異なる
アドレスで８回繰り返して記録されている。制御コード
（ＣＴＬ）となる領域の両側において、４０ブロックづ
つのデータ領域が形成される。

【００２１】１ブロック内の信号フォーマットは図９
（ｂ）のようになる。まず先頭１１ビットがシンクパタ
ーンとされ、続いて１３ビットでアドレスＡＤＲＳが記
録される。このアドレスＡＤＲＳは６ビットのトラック
アドレスと７ビットのブロックアドレスにより構成され
ている。各ブロックにはこのようにトラックアドレスと
ブロックアドレスが記録されていることにより、再生時
にはブロック毎にＤ−ＲＡＭ上の所定のアドレスに書き
込んでいって、適正なブロック順序でデータストリーム
を再構成することができる。

【００２２】つまり、ノントラッキング方式の場合、必
ずしもトラックＴＫが正確にトレースされないため、図
３に示したように高密度スキャンを行なうことで各トラ
ックについて全ブロックを読み出すことができるように
しているが、この場合各ブロックの読出順序はランダム
なものとなる。読み出されたブロックデータは一旦ＲＡ
Ｍに蓄えられるが、このとき、ＲＡＭ上ではトラックア
ドレスとブロックアドレスを用いて書き込みアドレスを
生成し各ブロックデータを書き込んでいく。従って、或
るトラックについて全ブロックが読み取れた段階では、
ＲＡＭ上ではそのトラックのデータが並んでいるものと
なる。従ってＲＡＭから順番にブロックデータを読み出
せば適正なデータストリームが再構成されたことにな
る。

【００２３】アドレスＡＤＲＳに続いて各１２ビットで
４ワードのＰ，Ｑパリティ（Ｐ_OD，Ｑ_OD，Ｐ_EV，Ｑ_EV）
が記録される。そしてパリティワードに続いて各１２ビ
ットで１６ワードの音声データ（Ｌ１，Ｒ１ ・・・・・・・Ｌ
８，Ｒ８）が記録される。１６ワードの音声データ（Ｌ
１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８）に続いて、各１２ビット
で２つのＣＲＣワードが記録される。このＣＲＣワード
はブロック単位のデータについての誤り検査に用いられ
る。

【００２４】また、このＣＲＣワードには、オーバーラ
イトプロテクトコード（ＯＷＰコード）も記録される。
ＯＷＰコードは同じ２ワードを並べて２４ビットのＣＲ
ＣとＥＸ−ＯＲをとってから記録するようにしている。
従って再生時には、再生データから生成したＣＲＣとの
ＥＸ−ＯＲを取ることで、ＯＷＰコードを復元すること
ができる。

【００２５】以上のようなフォーマットのトラックデー
タについての再生系の回路ブロックを図１に示す。図１
において、１は４ＭビットのＤ−ＲＡＭである。回転ヘ
ッドのヘリカルスキャンにより回転ヘッドの１回転につ
き１トラックが記録され、また再生されることになる
が、ここで１トラックを『Ｖ』と呼ぶこととすると、記
録データ又は再生データを記憶するＤ−ＲＡＭには１２
８Ｖ分の記憶容量を持つものとする。

【００２６】従ってＤ−ＲＡＭ上ではまず、図５に模式
的に示すように０Ｖ〜１２７Ｖというトラックに対応し
たアドレスとして、Ｖ６〜Ｖ０の７ビットによるアドレ
ス空間が形成される。１つのＶアドレス内では、１２８
ブロック分の領域があり、ブロックアドレスとしてＢ０
〜Ｂ６の７ビットで、００ｈ〜７Ｆｈのアドレスが形成
される。（『ｈ』が付された値は１６進表記） また各ブロックの領域はデータ１６ワード及びパリティ
４ワードに対応して、Ｗ０〜Ｗ３の４ビットで０Ｃｈ〜
１Ｆｈのワードアドレスが形成される。以上、Ｄ−ＲＡ
Ｍ１は、トラックアドレスＶ０〜Ｖ６、ブロックアドレ
スＢ０〜Ｂ７、ワードアドレスＷ０〜Ｗ３による、１８
ビットのアドレス空間とされている。

【００２７】このＤ−ＲＡＭ１は、図１の各部が含まれ
る信号処理ＩＣに対して外付けされている構成とする。
そして、１ワードにつき１６ビットが割り当てられる
が、Ｄ−ＲＡＭ１は４ビット幅とされており、１ワード
のアクセスについては、１回の行アクセス内で４回の列
アクセスを行なうことで実行するようにする。Ｄ−ＲＡ
Ｍ１上の１６ビットの１ワードにおいて、最初の４ビッ
トはエラーフラグとし、その後の３回アクセス分の１２
ビットが、データ、即ち図４に示した１ワードのデータ
が割り当てられる。エラーフラグとしては、セーフの場
合には４ビット内の１ビットを『０』とし、またエラー
の場合は、『１』を書き込むこととする。

【００２８】テープから読み出されたブロックデータは
Ｄ−ＲＡＭ１に記憶されていくことになるが、ブロック
データの書込みアクセス動作の前に、まず、記憶された
Ｄ−ＲＡＭ１に対する処理を先に説明する。

【００２９】図１において１８はＤ−ＲＡＭ１に対する
インターフェース回路である。Ｄ−ＲＡＭ１に書き込ま
れたデータブロックは、まず誤り訂正処理が行なわれる
ことになるが。インターフェース回路１８を介してＤ−
ＲＡＭ１から読み出されたデータブロックは、データバ
ス１７を介して誤り訂正／ＰＱセット処理回路２１に供
給される。なお、データバス１７は、１ワードにつき１
２ビットのデータと１ビットエラーフラグについて使用
されている。２０は訂正処理及びＰＱセットについての
制御を行なう誤り訂正／ＰＱセット制御回路である。

【００３０】訂正処理が施されたデータについては、Ｄ
−ＲＡＭ１上で訂正ＯＫのデータについてはエラーフラ
グオフ（『０』）とされ、訂正しきれなかったデータに
ついてはエラーフラグオン（『１』）とされる。訂正処
理後は一定周期でＤ−ＲＡＭ１から読み出されるデータ
が、ＤＡデータラッチ回路２２に取り込まれる。１９は
ＤＡ出力／エラーセットアドレス発生回路であり、ＤＡ
データラッチ回路２２に対してラッチクロックを供給し
ている。

【００３１】ＤＡデータラッチ回路２２には１２ビット
幅に圧縮されているオーディオデータが供給されること
になるが、このデータが伸長回路２３で１８ビットに伸
長される。またＤＡデータラッチ回路２２にラッチされ
た１ワードのデータにつきエラーフラグがオンとされて
いた場合、即ち訂正処理で訂正しきれないものであった
場合は、補間回路２４で補間処理が施される。そして、
Ｄ／Ａ変換器２５においてアナログオーディオ信号とさ
れ、端子２６から再生音声信号として出力されることに
なる。

【００３２】ここで、Ｄ−ＲＡＭ１に対して使い終った
メモリエリアについては、次にテープから読み出されて
くるブロックデータの書き込みに先だって、エラーフラ
グを『１』としておく処理が行なわれる。即ち、Ｄ／Ａ
変換器２５側に出力し終ったデータが記憶されていたの
メモリエリアへのエラーフラグセットとして、ＤＡ出力
／エラーセットアドレス発生回路１９は、Ｄ／Ａ変換器
２５側への周期的なＤ−ＲＡＭ１からのデータ読み出し
アクセススロットの直後のスロットにおいて、同じアド
レスにエラーフラグ＝１を書き込むようにしている。

【００３３】また、Ｐ，Ｑパリティワードについても同
様に、不要となったメモリエリアには次にテープから読
み出されてくるブロックデータの書き込みに先だって、
エラーフラグを『１』としておく処理が行なわれる。即
ち、誤り訂正／ＰＱセット制御回路２０は、訂正処理の
終ったＰ，Ｑパリティワードに対してＤ−ＲＡＭ１上で
同じアドレスにエラーフラグ＝１を書き込むようにして
いる。

【００３４】以上のようにＤ−ＲＡＭ１では、使い終っ
たワードデータについては、エラーフラグがセットされ
ていることになる。そしてテープから読み出されたデー
タについてのＤ−ＲＡＭ１への書き込みアクセス時に
は、エラーフラグが参照されることになる。以下、この
動作について説明する。

【００３５】図１において２は回転ヘッド部を示し、Ａ
ヘッド、Ｂヘッドによるヘリカルスキャン再生が行なわ
れる。Ａヘッド、Ｂヘッドはほぼ１８０°対向して配置
されている。Ａヘッド、Ｂヘッドによって読み取られた
信号はヘッドアンプ３で増幅された後、波形等化器４を
介してＰＬＬ回路５に供給される。ＰＬＬ回路５では再
生データから再生クロックが生成され、復調回路６で再
生クロックを用いてデータの復調処理が行なわれて、同
期信号（ＳＹＮＣ）及びＮＲＺ復調データが出力され
る。

【００３６】１ブロック毎の再生データについて、同期
信号（ＳＹＮＣ）及びＮＲＺ復調データはＣＲＣ処理部
９に供給され、同期信号（ＳＹＮＣ）のタイミングを基
準としてＮＲＺ復調データのＣＲＣチェックが行なわれ
る。そのデータブロックについてチェックＯＫであった
場合は、セーフ信号（ＳＡＦＥ）が再生制御回路１０に
供給される。再生制御回路１０はＣＲＣチェックについ
てセーフとされたデータブロックについて、以降、回路
の同期が取られ、Ｄ−ＲＡＭ１への書き込み及び誤り訂
正、Ｄ／Ａ出力などの処理を実行することになる。

【００３７】７は遅延回路であり、テープから読み出さ
れた１ブロックのデータについてＣＲＣチェックがセー
フでない場合はＤ−ＲＡＭ１への書き込みは行なわない
ものであるため、遅延回路７によりＣＲＣ処理部９にお
いてＣＲＣチェックを行なう期間を待機させている。遅
延回路７はシフトレジスタや、もしくはメモリ及びカウ
ンタによって構成できる。

【００３８】８はシリアル／パラレル変換部であり、図
２（ａ）のようにシリアル転送されてくる１ブロックの
ワードデータをそれぞれパラレルに変換して出力する。
シリアル／パラレル変換部８から出力される１ブロック
のデータについては、データラッチ回路１１によって図
２（ｅ）のように各ワード（１２ビット）が順次ラッチ
され、データバス１７に出力されていく。また、ブロッ
クアドレスは図２（ｃ）のようにブロックアドレスラッ
チ回路１２にラッチされる。この場合、ラッチされるア
ドレスは図４に示した各ブロックの１３ビットのアドレ
ス（トラックアドレス６ビット＋ブロックアドレス７ビ
ット）である。

【００３９】図５に示したようにＤ−ＲＡＭ１上ではト
ラックアドレスは７ビットとされているが、その内の１
つのビットＶ０は、Ａ／Ｂヘッドのアジマスに対応する
ビットとされ、ブロックアドレスラッチ回路１２の出力
に付加される。これにより１４ビットのアドレスとさ
れ、アドレス変換回路１８に供給される。データラッチ
回路１１及びブロックアドレスラッチ回路１２には再生
制御回路１０からラッチクロックが供給される（図２
（ｂ）（ｄ））。

【００４０】また１３はワードカウンタであり、５ビッ
トカウンタとされる。そしてＣＲＣチェックがセーフと
なったタイミング、即ちブロックアドレスラッチ回路１
２のラッチタイミング（図２（ｂ））で、図２（ｆ）の
ように初期値０Ｂｈがロードされる。以降データラッチ
回路１１へのラッチタイミング毎（図２（ｄ））にカウ
ントアップされる。図２（ｅ）（ｆ）からわかるよう
に、カウンタ値が０Ｃｈ〜０Ｆｈのときは、Ｐ，Ｑパリ
ティワードのアドレスとなり、カウンタ値が１０ｈ〜１
ＦｈのときはＬ，Ｒデータワードのアドレスとなる。１
Ｆｈを越えると００ｈとなってカウント動作が停止され
る。１ワードは１２ビットであるため、再生制御回路１
０は１２ビットカウンタを有し、この１２ビットカウン
タのカウントアップ毎にデータラッチ回路１１に対する
図２（ｄ）のラッチクロック（＝ワードカウンタのカウ
ントクロック）を供給している。

【００４１】１４はリードワード変換部であり、ブロッ
クの最初のワードを書き込むカウンタ値の１つ前の値
が、存在する或るワードアドレスに変換されるようにし
ている。即ち存在するワードアドレスは０Ｃｈ〜１Ｆｈ
であるため、最初のワードを書き込むカウンタ値（０Ｃ
ｈ）の１つ前の値（０Ｂｈ）を、０Ｃｈ〜１Ｆｈの或る
値に変換する。この実施例では図２（ｆ）（ｇ）に示す
ように、０Ｂｈを、データＲ６に相当するワードアドレ
スである１Ｂｈに変換するものとする。

【００４２】図６のように、ワードアドレス０Ｃｈ〜０
Ｆｈについては、Ｗ４〜Ｗ０の５ビットの各値は、『０
１１＊＊』となる。またワードアドレス１０ｈ〜１Ｆｈ
については、Ｗ４〜Ｗ０の５ビットの各値は、『１＊＊
＊＊』となる。ここで『０Ｂｈ』は『０１０１１』であ
るが、このうちＷ４を『１』とすることで『１１０１
１』となり、即ち『１Ｂｈ』となる。従って、Ｗ２＝０
という場合には、そのＷ４を『１』とするという規則で
変換すればよい。Ｗ２＝０という場合は、ワードアドレ
ス１０ｈ〜１Ｆｈ内にも存在するが、この場合はＷ４の
値は必ず『１』であるため問題ない。即ち、リードワー
ド変換部１３では、Ｗ４出力について、（Ｗ４）ＯＲ
（反転Ｗ２）というロジックの変換処理が行なわれる。

【００４３】アドレス変換回路１５には、１４ビットの
ブロックアドレス（及びトラックアドレス）と、５ビッ
トのワードアドレスが供給される。このアドレス変換回
路１５では、ラッチされたテープ上でのブロックアドレ
スから、トラックの両端の２重記録領域におけるブロッ
クを本来のブロックと同じブロックアドレスに変換し、
ワードアドレスを元に、インターリーブ系列に従ってＤ
−ＲＡＭ１上の実アドレスに変換する。またインターリ
ーブのかかっていないＣＴＬブロックについても、８ブ
ロックとも同じ実アドレスに変換する。

【００４４】このアドレス変換回路１５により、ワード
の実アドレスとしては４ビットに変換され、７ビットの
トラックアドレス、７ビットのブロックアドレスと合わ
せて１８ビットがアドレスバス１６に出力されることに
なる。

【００４５】このアドレスバス１６に出力されたアドレ
スと、データバス１７に出力されているワードデータが
インターフェース回路１８を介してＤ−ＲＡＭ１に供給
され、書き込みアクセスが実行されるわけであり、従来
では、図２（ｈ）に示すようにワードアドレス０Ｃｈ〜
１Ｆｈの各タイミングでＰ_OD〜Ｒ８までの各ワードがＤ
−ＲＡＭ１に書き込まれていた。つまり、１ブロックに
つき２０回の行アクセスが実行されていた。

【００４６】ところが本実施例では、再生制御回路１０
はワードカウンタ１３のカウント値を取り込んでおり、
カウント値が『０Ｂｈ』とされたタイミングで、図２
（ｉ）又は（ｊ）のようにＤ−ＲＡＭ１に対するリード
要求を出すようにしている。このとき、ワードカウンタ
１３のカウント値『０Ｂｈ』は上述したように『１Ｂ
ｈ』に変換されてアドレス変換回路１５に供給される。
そしてブロックアドレスはワードアドレス『１Ｂｈ』に
対応するインターリーブを施したブロックアドレスとな
る。

【００４７】即ち、カウント値が『０Ｂｈ』とされたタ
イミングでのＤ−ＲＡＭ１に対するリード要求により、
今回のデータブロックについて書き込むべきブロックア
ドレスでのワードアドレス『１Ｂｈ』として記憶されて
いるデータの読み込みが行なわれる。つまり、書き込む
べきブロックアドレスでのエラーフラグの状態が読み込
まれる。読み込まれたエラーフラグはエラーフラグラッ
チ回路２７にラッチされ、エラーフラグ状態は再生制御
回路１０に検出される。

【００４８】ここで、エラーフラグ＝『１』であった場
合とは、そのブロックアドレスに記憶されていたデータ
は既にＤ／Ａ変換出力され、その後、まだそのブロック
アドレスには必要なデータブロック（ＣＲＣセーフとさ
れたデータブロック）のデータが記憶されてない場合で
ある。そこで、再生制御回路１０は引き続きワードカウ
ンタ１３の動作を進め、図２（ｉ）のように０Ｃ〜１Ｆ
に対応するワードをＤ−ＲＡＭ１に書き込んでいくこと
になる。このとき、エラーフラグとしては各ワードにつ
いて『０』を書き込むようにする。

【００４９】一方、カウント値が『０Ｂｈ』とされたタ
イミングでのＤ−ＲＡＭ１に対するリード要求により読
み込まれ、エラーフラグラッチ回路２７にラッチされた
エラーフラグが『０』であった場合とは、すでにそのブ
ロックアドレスにはＣＲＣセーフとなったデータブロッ
クが書き込まれている場合である。この場合は、今回の
データブロックについてはＤ−ＲＡＭ１へ書き込むこと
は不要であるため、図２（ｊ）のように０Ｃ〜１Ｆに対
応するワードのＤ−ＲＡＭ１に書き込みを禁止する。

【００５０】書き込み禁止処理としては、ワードカウン
タ１３のカウント動作を停止させてもよいし、又はカウ
ント動作を継続させたまま書込要求を発生させないで書
き込み禁止を行なってもよい。なお、エラーフラグラッ
チ回路２７は必ずしも必要ではない。例えば再生制御回
路１０が直接エラーフラグを取り込んで、そのエラーフ
ラグに応じてワードカウンタ１３のカウント動作の継続
／停止を決定するような構成としてもよい。

【００５１】以上の処理により、本実施例ではＤ−ＲＡ
Ｍ１に対するアクセス動作は、必要な場合には図２
（ｉ）のように２１回となり、不要な場合、つまり既に
そのデータブロックの書き込みがなされていた場合に
は、書き込みアクセスは行なわれないため、図２（ｊ）
のようにエラーフラグチェックのための読み込みアクセ
スのみの１回となる。従来例においては、テープから読
み出されたデータブロックについてはかならずＤ−ＲＡ
Ｍ１に書き込んでおり、従って、読み出されてくる全ブ
ロックに対してそれぞれ図２（ｈ）のように２０回のア
クセス動作が実行される。

【００５２】ここで、仮にＤ−ＲＡＭ１上のブロックア
ドレス数に対して平均２倍のデータブロック（ＣＲＣセ
ーフとなったデータブロック）が転送されてきたとす
る。つまりセーフとなった同一ブロックが２回Ｄ−ＲＡ
Ｍ１に転送されるとする。すると、従来ではそのブロッ
クについて４０回のアクセスが実行されることに対し、
本実施例の場合は、（２１×１＋１×１）＝２２の、２
２回のアクセスとなる。つまり、アクセス回数は従来の
0.55倍となり、著しく減少されたものとなる。

【００５３】従って本実施例では、Ｄ−ＲＡＭ１のアク
セス時に要する消費電力を減少させることができ、また
Ｄ−ＲＡＭ１と接続する端子や基板パターンの容量を充
放電させるための電流を減らすことができる。これによ
ってシステム全体としての省電力化が促進され、例えば
電池駆動の場合では電池の長寿命化を実現できる。さら
にアクセス回数が少なくなることからアクセス時のスパ
イク電流によるシステムノイズを低減することができ
る。

【００５４】ところで、ＣＴＬブロックには各種のＩＤ
や曲の頭出し信号等が記録されているが、実施例のデジ
タルオーディオテープレコーダのシステムコントローラ
は、インターフェース回路１８を介して通信を行ない、
Ｄ−ＲＡＭ１上のＣＴＬ内容の読出／書込を行なうもの
となっている。

【００５５】しかし、ＣＴＬブロックが記憶されるエリ
アのエラーフラグがハードウエアによってセットされな
い場合は、新しいデータの書込みが禁止されてしまうの
で、システムコントローラからエラーフラグ＝１を書込
む必要が生じる。このとき、すべてのワードについてエ
ラーフラグを書込むようにすると、ワード毎のエラーフ
ラグが有効となる反面、ソフトウエアによる通信回数が
増えてしまう。そこで、特定のワード、すなわりワード
アドレス＝１ＢｈとなるＲ６ワードについてだけエラー
フラグを書込むようにする。すると、新しいデータのＤ
−ＲＡＭ１への書込みが許可されることになり、また、
このワードのエラーフラグによりＣＴＬブロック全体の
エラー判定を行なうことが可能となる。

【００５６】なお、他の実施例としてデジタルテープレ
コーダにおいてエラーレートを改善するためにＡ・Ｂア
ジマスの再生ヘッドを２組設けて、トラックを記録時の
４倍の密度で再生させることも考えられる。この場合、
ダブルアジマスのＡ・Ｂヘッドともう１組のＡ’・Ｂ’
ヘッドを、ドラム上のほぼ１８０°対向した位置に配置
させ、４入力のヘッドアンプで切り換えて２チャンネル
とし、図１に示したＤ−ＲＡＭ１までの書込み系の回路
を２系統設けるようにする。このような構成とした場
合、テープ上の同じデータブロックが読める回数は、ほ
ぼ２回から４回の間に分布することとなる。

【００５７】仮に、Ｄ−ＲＡＭ１上のブロックアドレス
数に対して平均４倍のデータブロック（ＣＲＣセーフと
なったデータブロック）が転送されてきたとする。つま
りセーフとなった同一ブロックが４回Ｄ−ＲＡＭ１に転
送されるとする。すると、従来ではそのブロックについ
て８０回のアクセスが実行されることに対し、本実施例
の場合は、（２１×１＋１×３）＝２４の、２４回のア
クセスとなる。つまり、アクセス回数は従来の８０回に
比べて 0.3倍となり、著しく減少されたものとなる。つ
まり本発明による消費電力やシステムノイズの削減効果
はより大きなものとなる。

【００５８】なお、本発明を実現するための構成は図１
以外にも各種考えられる。また本発明はデジタルオーデ
ィオテープレコーダに限らず各種機器において採用でき
るものである。

【００５９】

【発明の効果】以上説明したように本発明は、複数ワー
ドで処理単位となるデータブロックが構成されていると
ともに、メモリ上の同一アドレスに書き込まれるべきデ
ータブロックがメモリに対して複数回転送されてくる可
能性があるシステムにおいて、必要なデータブロックが
メモリに一旦書き込まれたら、そのデータブロックにつ
いてエラーフラグをオフとするようにし、不要となった
データブロックについてはエラーフラグをオンとするよ
うにしている。そして、或るデータブロックがメモリに
転送されてきて書き込みが行なわれる際には、その書き
込むべきアドレスに記憶されているデータについてエラ
ーフラグを確認し、エラーフラグがオフであれば、転送
されてきたデータと同一データが既に記憶されていると
して書き込みアクセスを実行しないようにしている。こ
れによって不要なアクセス動作をなくことができ、アク
セス回数が減少されることになるため、消費電力の削
減、及びシステムノイズの低減という効果を得ることが
できる。また、電池駆動のシステムの場合は、電池寿命
の長寿命化も実現できる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】実施例の動作の説明のための波形図である。

【図３】ノントラッキング方式の記録／再生動作の説明
図である。

【図４】ノントラッキング方式のトラックデータフォー
マットの説明図である。

【図５】実施例に搭載されるＤ−ＲＡＭのアドレスの説
明図である。

【図６】実施例におけるワードアドレス変換処理の説明
図である。

【符号の説明】

１ Ｄ−ＲＡＭ ２ 回転ヘッド部 ６ 復調回路 ７ 遅延回路 ８ シリアル／パラレル変換部 ９ ＣＲＣ処理部 １０ 再生制御回路 １１ データラッチ回路 １２ ブロックアドレスラッチ回路 １３ ワードカウンタ １４ リードワード変換部 １５ アドレス変換回路 １６ アドレスバス １７ データバス １８ インターフェース回路 １９ ＤＡ出力／エラーセットアドレス発生回路 ２０ 誤り訂正／ＰＱセット制御回路 ２１ 誤り訂正／ＰＱセット処理回路 ２２ ＤＡデータラッチ回路 ２３ 伸長回路 ２４ 補間回路 ２５ Ｄ／Ａ変換器 ２７ エラーフラグラッチ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数ワードで処理単位となるデータブロ
   ックが構成されているとともに、メモリ上の同一アドレ
   スに書き込まれるべきデータブロックが前記メモリに対
   して複数回転送されてくる可能性がある場合におけるメ
   モリアクセス方法として、 各データブロック単位のアドレスとなる記憶領域につい
   て、必要なデータブロックの記憶がされている時点で
   は、そのデータブロック内の少なくとも所定のワードに
   ついてのエラーフラグがオフとされた記憶状態とし、 また各データブロック単位のアドレスとなる記憶領域に
   ついて、記憶されているデータブロックが不要となった
   時点では、そのデータブロック内の少なくとも所定のワ
   ードについてのエラーフラグがオンとされた記憶状態と
   し、 転送されてきたデータブロックの書込みを実行する際に
   は、そのデータブロックを書込むべきアドレスにおいて
   前記所定のワードについてのエラーフラグを検査し、エ
   ラーフラグがオンであれば書込アクセス動作を実行し、
   エラーフラグがオフであれば書込アクセス動作を実行し
   ないようにしたことを特徴とするメモリアクセス方法。
2. 【請求項２】 複数ワードで処理単位となるデータブロ
   ックが構成されているとともに、メモリ上の同一アドレ
   スに書き込まれるべきデータブロックが前記メモリに対
   して複数回転送されてくる可能性があるデータ転送シス
   テムにおけるメモリコントロール装置として、 各データブロック単位のアドレスとなる記憶領域につい
   て、必要なデータブロックの記憶がされている時点で
   は、そのデータブロック内の少なくとも所定のワードに
   ついてのエラーフラグがオフとされた記憶状態とすると
   ともに、各データブロック単位のアドレスとなる記憶領
   域について、記憶されているデータブロックが不要とな
   った時点では、そのデータブロック内の少なくとも所定
   のワードについてのエラーフラグがオンとされた記憶状
   態とすることができるエラーフラグ設定手段と、 データブロックの転送に応じて、そのデータブロックを
   書込むべきアドレスにおいて前記所定のワードについて
   のエラーフラグを検査するエラーフラグ検査手段と、 前記エラーフラグ検査手段によって、エラーフラグのオ
   ンが検出されたら転送されてきたデータブロックについ
   てのメモリに対する書込アクセス動作を実行し、またエ
   ラーフラグのオフが検出されたら、転送されてきたデー
   タブロックについてのメモリに対する書込アクセス動作
   を実行しないようにするアクセス制御手段と、 を備えたことを特徴とするメモリコントロール装置。