JPH08115960A - 半導体素子用リード - Google Patents
半導体素子用リードInfo
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- JPH08115960A JPH08115960A JP24950194A JP24950194A JPH08115960A JP H08115960 A JPH08115960 A JP H08115960A JP 24950194 A JP24950194 A JP 24950194A JP 24950194 A JP24950194 A JP 24950194A JP H08115960 A JPH08115960 A JP H08115960A
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 プローブピンへのＳｎの溶着を防止して、疑
似不良が発生することのない半導体素子用リードを提供
する。 【構成】 半導体素子の電気的特性を検査または測定す
る際に用いられる電極パッド部が、Ｃｕからなる下地層
の上にＳｎ含有被覆層が形成されていると共に、上記Ｓ
ｎ含有被覆層の表面にはＳｎ酸化膜が形成されて前記下
地層のＣｕが上記被覆層に拡散している半導体素子用リ
ードにおいて、上記被覆層中におけるＣｕとＳｎの平均
的組成比（Ｃｕ／Ｓｎ）が１．２以上３．０未満である
か、或いは０．２以下である。
似不良が発生することのない半導体素子用リードを提供
する。 【構成】 半導体素子の電気的特性を検査または測定す
る際に用いられる電極パッド部が、Ｃｕからなる下地層
の上にＳｎ含有被覆層が形成されていると共に、上記Ｓ
ｎ含有被覆層の表面にはＳｎ酸化膜が形成されて前記下
地層のＣｕが上記被覆層に拡散している半導体素子用リ
ードにおいて、上記被覆層中におけるＣｕとＳｎの平均
的組成比（Ｃｕ／Ｓｎ）が１．２以上３．０未満である
か、或いは０．２以下である。
Description
【０００１】
【産業上の利用分野】本発明は、電極パッド部にＳｎ含
有被覆層が形成されている半導体素子用リードに関する
ものである。
有被覆層が形成されている半導体素子用リードに関する
ものである。
【０００２】
【従来の技術】半導体素子のパッケージには、フラット
パッケージ（ＦＰ）やテープキャリアパッケージ（ＴＣ
Ｐ）など種々の方式があるが、いずれのパッケージにお
いても、半導体素子用リード部の電極パッド部を介して
内部回路と外部回路が接続される。従って上記電極パッ
ドには、内部および外部への配線［ＩＬＢ（inner lead
bonding）およびＯＬＢ（outer lead bonding）］の際
の接合性を確保する為に、予めＳｎメッキ処理またはハ
ンダ付け処理が施されてＳｎ含有被覆層が形成されてい
る。
パッケージ（ＦＰ）やテープキャリアパッケージ（ＴＣ
Ｐ）など種々の方式があるが、いずれのパッケージにお
いても、半導体素子用リード部の電極パッド部を介して
内部回路と外部回路が接続される。従って上記電極パッ
ドには、内部および外部への配線［ＩＬＢ（inner lead
bonding）およびＯＬＢ（outer lead bonding）］の際
の接合性を確保する為に、予めＳｎメッキ処理またはハ
ンダ付け処理が施されてＳｎ含有被覆層が形成されてい
る。
【０００３】前記半導体素子の電気的特性を検査するに
あたっては、複数のプローブピンが配設されたプローブ
カードが用いられており、上記プローブピンを前記電極
パッド部に圧接することによって半導体素子とテスター
の導通が得られる様に構成されている。上記プローブカ
ードとして、例えば特開平１−１２８５３５には、図６
の（ａ），（ｂ）に示すようなプローブカードが開示さ
れている。図６の（ａ）はプローブカードの平面図、
（ｂ）はプローブカードの側面図であり、１がプローブ
ピン、２がカード基板、３がプローブピン取付部を夫々
示す。尚、上記プローブピン取付部においてはハンダ付
け処理がなされており、プローブピン１はカード基板２
に固着されている。上記プローブピンの材質としては、
高温強度に優れたＷなどが用いられているが、Ｗに数％
のＮｉ，Ｃｏ，Ｆｅなどの元素を加えた合金を用いるこ
とによってＷのハンダ濡れ性の向上を図ることも知られ
ている。
あたっては、複数のプローブピンが配設されたプローブ
カードが用いられており、上記プローブピンを前記電極
パッド部に圧接することによって半導体素子とテスター
の導通が得られる様に構成されている。上記プローブカ
ードとして、例えば特開平１−１２８５３５には、図６
の（ａ），（ｂ）に示すようなプローブカードが開示さ
れている。図６の（ａ）はプローブカードの平面図、
（ｂ）はプローブカードの側面図であり、１がプローブ
ピン、２がカード基板、３がプローブピン取付部を夫々
示す。尚、上記プローブピン取付部においてはハンダ付
け処理がなされており、プローブピン１はカード基板２
に固着されている。上記プローブピンの材質としては、
高温強度に優れたＷなどが用いられているが、Ｗに数％
のＮｉ，Ｃｏ，Ｆｅなどの元素を加えた合金を用いるこ
とによってＷのハンダ濡れ性の向上を図ることも知られ
ている。
【０００４】しかしながら、上記のようなプローブピン
を用いて検査を行うと、テスト回数が増えるにつれて、
電極パッド部のＳｎ含有被覆層に由来するＳｎがプロー
ブピンの先端に溶着してＳｎ酸化物を形成し、プローブ
ピンと電極パッド部間の接触抵抗が大きくなり、やがて
は良品も不良品と判定する疑似不良が発生し、安定した
検査結果が得られなくなるという問題を有していた。
を用いて検査を行うと、テスト回数が増えるにつれて、
電極パッド部のＳｎ含有被覆層に由来するＳｎがプロー
ブピンの先端に溶着してＳｎ酸化物を形成し、プローブ
ピンと電極パッド部間の接触抵抗が大きくなり、やがて
は良品も不良品と判定する疑似不良が発生し、安定した
検査結果が得られなくなるという問題を有していた。
【０００５】
【発明が解決しようとする課題】本発明は上記事情に着
目してなされたものであって、プローブピンへのＳｎの
溶着を防止して、疑似不良が発生することのない半導体
素子用リードを提供しようとするものである。
目してなされたものであって、プローブピンへのＳｎの
溶着を防止して、疑似不良が発生することのない半導体
素子用リードを提供しようとするものである。
【０００６】
【課題を解決するための手段】上記課題を解決した本発
明の半導体素子用リードとは、半導体素子の電気的特性
を検査または測定する際に用いられる電極パッド部が、
Ｃｕからなる下地層の上にＳｎ含有被覆層が形成されて
いると共に、上記Ｓｎ含有被覆層の表面にはＳｎ酸化膜
が形成されて前記下地層のＣｕが上記被覆層に拡散して
いる半導体素子用リードにおいて、上記被覆層中におけ
るＣｕとＳｎの平均的組成比（Ｃｕ／Ｓｎ）が１．２以
上３．０未満であるか、或いは０．２以下であることを
要旨とするものである。
明の半導体素子用リードとは、半導体素子の電気的特性
を検査または測定する際に用いられる電極パッド部が、
Ｃｕからなる下地層の上にＳｎ含有被覆層が形成されて
いると共に、上記Ｓｎ含有被覆層の表面にはＳｎ酸化膜
が形成されて前記下地層のＣｕが上記被覆層に拡散して
いる半導体素子用リードにおいて、上記被覆層中におけ
るＣｕとＳｎの平均的組成比（Ｃｕ／Ｓｎ）が１．２以
上３．０未満であるか、或いは０．２以下であることを
要旨とするものである。
【０００７】
【作用】半導体素子用リードの電極パッド部は、パター
ン形成時や、集積回路を装着する為の熱硬化性樹脂の乾
燥や硬化等の製造工程において、種々の熱処理を受け
る。図１は上記電極パッドのＣｕ下地層に形成されたＳ
ｎメッキ層にＣｕが拡散していく状態を模式的に示す図
である。図１のは熱処理前の状態を示しており、大気
と接触するＳｎメッキ層最表面には５０Å程度のＳｎ酸
化膜が形成されているが、該Ｓｎ酸化膜以外のＳｎメッ
キ層はＳｎ単相である。熱処理を施すことによってＣｕ
下地層のＣｕはＳｎメッキ層に拡散していき、まずＳｎ
−Ｃｕ合金のη相（Ｃｕ6 Ｓｎ5 ）が形成される（図１
の）。図１のはＣｕの拡散がＳｎ酸化膜まで達して
いるが、まだＳｎ単相も残っている状態を示すものであ
り、上記Ｓｎ酸化膜の直下にはＳｎ単相とＳｎ−Ｃｕ合
金のη相とが混在している。更にＣｕの拡散が進行する
とＳｎ単相はすべてＳｎ−Ｃｕ合金のη相となると共
に、Ｓｎ−Ｃｕ合金のε相（Ｃｕ3 Ｓｎ）が形成される
（図１の）。図１のの状態では、Ｓｎ−Ｃｕ合金の
η相はなく、Ｓｎ酸化膜以外はＳｎ−Ｃｕ合金のε相だ
けである。
ン形成時や、集積回路を装着する為の熱硬化性樹脂の乾
燥や硬化等の製造工程において、種々の熱処理を受け
る。図１は上記電極パッドのＣｕ下地層に形成されたＳ
ｎメッキ層にＣｕが拡散していく状態を模式的に示す図
である。図１のは熱処理前の状態を示しており、大気
と接触するＳｎメッキ層最表面には５０Å程度のＳｎ酸
化膜が形成されているが、該Ｓｎ酸化膜以外のＳｎメッ
キ層はＳｎ単相である。熱処理を施すことによってＣｕ
下地層のＣｕはＳｎメッキ層に拡散していき、まずＳｎ
−Ｃｕ合金のη相（Ｃｕ6 Ｓｎ5 ）が形成される（図１
の）。図１のはＣｕの拡散がＳｎ酸化膜まで達して
いるが、まだＳｎ単相も残っている状態を示すものであ
り、上記Ｓｎ酸化膜の直下にはＳｎ単相とＳｎ−Ｃｕ合
金のη相とが混在している。更にＣｕの拡散が進行する
とＳｎ単相はすべてＳｎ−Ｃｕ合金のη相となると共
に、Ｓｎ−Ｃｕ合金のε相（Ｃｕ3 Ｓｎ）が形成される
（図１の）。図１のの状態では、Ｓｎ−Ｃｕ合金の
η相はなく、Ｓｎ酸化膜以外はＳｎ−Ｃｕ合金のε相だ
けである。
【０００８】Ｓｎメッキ層におけるＣｕの拡散状態とプ
ローブピンへのＳｎ溶着との関係について本発明者らが
調べた結果、図１におけるおよびの状態の電極パッ
ド部では良好な結果が得られるものの、図１のの状態
である電極パッド部では、プローブピンへのＳｎ溶着に
起因する不良が発生しやすいことが分かった。
ローブピンへのＳｎ溶着との関係について本発明者らが
調べた結果、図１におけるおよびの状態の電極パッ
ド部では良好な結果が得られるものの、図１のの状態
である電極パッド部では、プローブピンへのＳｎ溶着に
起因する不良が発生しやすいことが分かった。
【０００９】尚、図１のの状態は、Ｓｎメッキ層中の
ＣｕおよびＳｎの平均的組成比Ｃｕ／Ｓｎが０．２以下
であり、図１のの状態では１．２以上３．０未満であ
る。従って本発明では、上記平均的組成比を１．２以上
３．０未満、又は０．２以下に設定した。１．５以上
２．５未満または０．０５以下であるとより好ましい。
ＣｕおよびＳｎの平均的組成比Ｃｕ／Ｓｎが０．２以下
であり、図１のの状態では１．２以上３．０未満であ
る。従って本発明では、上記平均的組成比を１．２以上
３．０未満、又は０．２以下に設定した。１．５以上
２．５未満または０．０５以下であるとより好ましい。
【００１０】本発明は、膜厚または熱処理の条件によっ
て限定されるものではないが、図１のの状態を図１の
の状態にするには、膜厚を厚くするか、熱処理温度を
下げるか、或いは熱処理時間を短くすればよい。また、
図１のの状態を図１のの状態にするには、膜厚を薄
くするか、熱処理温度を上げるか、或は熱処理時間を長
くすればよい。
て限定されるものではないが、図１のの状態を図１の
の状態にするには、膜厚を厚くするか、熱処理温度を
下げるか、或いは熱処理時間を短くすればよい。また、
図１のの状態を図１のの状態にするには、膜厚を薄
くするか、熱処理温度を上げるか、或は熱処理時間を長
くすればよい。
【００１１】尚、図１の，の状態ではＳｎ溶着が発
生せず、図１のの状態においてＳｎ溶着が発生しやす
い理由としては、各相の融点と硬度から以下の様に考え
られる。
生せず、図１のの状態においてＳｎ溶着が発生しやす
い理由としては、各相の融点と硬度から以下の様に考え
られる。
【００１２】即ち、Ｓｎメッキ層がＳｎ単相の場合は融
点が低く、硬度も低い。一方、η相やε相のＳｎ−Ｃｕ
合金は融点が高く、しかも硬度が高い。図１のの状態
においては、Ｓｎ酸化膜の下側にＳｎ単相とＳｎ−Ｃｕ
合金のη相が混在しているので、プローブピンの先端が
Ｓｎメッキ層のＳｎ酸化膜直下のη相に圧接された場
合、η層の硬度が高いことから接触面積が小さくなり、
単位面積当りの電流が比較的多くなってＳｎメッキ層の
温度が上がり、融点の低いＳｎ単相が溶融するものと考
えられる。これに対して、図１のの状態では、Ｓｎ−
Ｃｕ合金のη相とε相が混在するだけで、融点の低いＳ
ｎ単相は存在しないので、容易にはＳｎ溶着は発生しな
い。またの状態では、Ｓｎ酸化膜の下側は、Ｓｎ単相
であるので、硬度が低く、接触面積が小さくなりにくい
ことから前記疑似不良の発生が抑制できるものと考えら
れる。
点が低く、硬度も低い。一方、η相やε相のＳｎ−Ｃｕ
合金は融点が高く、しかも硬度が高い。図１のの状態
においては、Ｓｎ酸化膜の下側にＳｎ単相とＳｎ−Ｃｕ
合金のη相が混在しているので、プローブピンの先端が
Ｓｎメッキ層のＳｎ酸化膜直下のη相に圧接された場
合、η層の硬度が高いことから接触面積が小さくなり、
単位面積当りの電流が比較的多くなってＳｎメッキ層の
温度が上がり、融点の低いＳｎ単相が溶融するものと考
えられる。これに対して、図１のの状態では、Ｓｎ−
Ｃｕ合金のη相とε相が混在するだけで、融点の低いＳ
ｎ単相は存在しないので、容易にはＳｎ溶着は発生しな
い。またの状態では、Ｓｎ酸化膜の下側は、Ｓｎ単相
であるので、硬度が低く、接触面積が小さくなりにくい
ことから前記疑似不良の発生が抑制できるものと考えら
れる。
【００１３】また、本発明は検査に用いるプローブピン
の材質を限定するものではなく、ＷやＷ合金以外にも、
Ｐｄ合金やＢｅ−Ｃｕ合金など公知の材質のプローブピ
ンを用いることができる。
の材質を限定するものではなく、ＷやＷ合金以外にも、
Ｐｄ合金やＢｅ−Ｃｕ合金など公知の材質のプローブピ
ンを用いることができる。
【００１４】
【実施例】実施例１ Ｓｎメッキ処理を施して電極パッド部に厚さ１μｍのＳ
ｎメッキ層を形成した半導体素子用リード（以下、比較
例１という）と、厚さ５μｍのＳｎメッキ層を形成した
半導体素子用リード（以下、本発明例１という）を用意
して、それぞれの接触抵抗を測定した。尚、いずれの半
導体素子用リードとも、熱処理条件は同じに設定して、
Ｃｕ下地層からＳｎメッキ層へのＣｕ拡散速度を同一に
することにより、比較例１のＳｎメッキ層は図１のの
状態に、本発明例１のＳｎメッキ層は図１のの状態と
した。
ｎメッキ層を形成した半導体素子用リード（以下、比較
例１という）と、厚さ５μｍのＳｎメッキ層を形成した
半導体素子用リード（以下、本発明例１という）を用意
して、それぞれの接触抵抗を測定した。尚、いずれの半
導体素子用リードとも、熱処理条件は同じに設定して、
Ｃｕ下地層からＳｎメッキ層へのＣｕ拡散速度を同一に
することにより、比較例１のＳｎメッキ層は図１のの
状態に、本発明例１のＳｎメッキ層は図１のの状態と
した。
【００１５】上記接触抵抗の測定は、抵抗測定計と微少
変位計を用いて以下の様に行った。即ちプローブピンを
半導体素子用リードの電極パッド部に向かって徐々に降
ろしていき、導通がとれた位置を０μｍとして、２５μ
ｍずつ押し込んでいき、それぞれの位置における抵抗値
を測定した。トータル２００μｍに達した後は、逆に２
５μｍずつプローブピンを戻していき各位置における抵
抗値を測定した。尚、実際のテスト時に流れる電流は通
常３〜５ｍＡ程度であるが、本実施例では接触面積が小
さい場合と同様Ｓｎが溶融しやすい様に１００ｍＡの電
流を流して測定を行った。
変位計を用いて以下の様に行った。即ちプローブピンを
半導体素子用リードの電極パッド部に向かって徐々に降
ろしていき、導通がとれた位置を０μｍとして、２５μ
ｍずつ押し込んでいき、それぞれの位置における抵抗値
を測定した。トータル２００μｍに達した後は、逆に２
５μｍずつプローブピンを戻していき各位置における抵
抗値を測定した。尚、実際のテスト時に流れる電流は通
常３〜５ｍＡ程度であるが、本実施例では接触面積が小
さい場合と同様Ｓｎが溶融しやすい様に１００ｍＡの電
流を流して測定を行った。
【００１６】以上の測定を１試料に対して２回行って、
１回目と２回目の接触抵抗値の比較を行った。図２に比
較例１の接触抵抗値の押し込み量による変化の測定結果
を示す。１回目に比べて２回目の接触抵抗値は増大する
ことが分かる。図３は本発明例１の接触抵抗値の押し込
み量による変化の測定結果を示す。１回目と２回目の接
触抵抗値にはほとんど変化がない。
１回目と２回目の接触抵抗値の比較を行った。図２に比
較例１の接触抵抗値の押し込み量による変化の測定結果
を示す。１回目に比べて２回目の接触抵抗値は増大する
ことが分かる。図３は本発明例１の接触抵抗値の押し込
み量による変化の測定結果を示す。１回目と２回目の接
触抵抗値にはほとんど変化がない。
【００１７】接触抵抗測定後のプローブピンの先端部に
ついてＳＥＭ（走査型電極パッド部子顕微鏡）観察及び
ＥＤＸ（エネルギー分散型Ｘ線分光法）分析を行った結
果、比較例１ではプローブピンの先端にＳｎの溶着が見
られたが、本発明例１の場合ではプローブピンの先端に
Ｓｎの溶着はほとんど認められなかった。
ついてＳＥＭ（走査型電極パッド部子顕微鏡）観察及び
ＥＤＸ（エネルギー分散型Ｘ線分光法）分析を行った結
果、比較例１ではプローブピンの先端にＳｎの溶着が見
られたが、本発明例１の場合ではプローブピンの先端に
Ｓｎの溶着はほとんど認められなかった。
【００１８】実施例２ 電極パッド部にＳｎメッキ処理を施して厚さ３μｍのＳ
ｎメッキ層を形成した半導体素子用リードを用いて、熱
処理条件を変えることによって上記Ｓｎメッキ層が図１
のの状態である半導体素子用リード（以下、比較例２
という）と、前記Ｓｎメッキ層が図１のの状態である
半導体素子用リード（以下、本発明例２という）を準備
して、実施例１と同様の方法で接触抵抗の測定を行っ
た。
ｎメッキ層を形成した半導体素子用リードを用いて、熱
処理条件を変えることによって上記Ｓｎメッキ層が図１
のの状態である半導体素子用リード（以下、比較例２
という）と、前記Ｓｎメッキ層が図１のの状態である
半導体素子用リード（以下、本発明例２という）を準備
して、実施例１と同様の方法で接触抵抗の測定を行っ
た。
【００１９】図４に比較例２の測定結果を示す。１回目
の押し込み時に比べて２回目の押し込み時は接触抵抗値
は増大していることが分かる。図５は本発明例２の測定
結果を示す。１回目と２回目の接触抵抗値にほとんど変
化がないことが分かる。
の押し込み時に比べて２回目の押し込み時は接触抵抗値
は増大していることが分かる。図５は本発明例２の測定
結果を示す。１回目と２回目の接触抵抗値にほとんど変
化がないことが分かる。
【００２０】接触抵抗測定後のプローブピン先端部のＳ
ＥＭ観察及びＥＤＸ分析の結果、比較例２に用いたプロ
ーブピンの先端部にはＳｎの溶着が見られたが、本発明
例２に用いたプローブピンの先端部にはＳｎの溶着はほ
とんど認められなかった。
ＥＭ観察及びＥＤＸ分析の結果、比較例２に用いたプロ
ーブピンの先端部にはＳｎの溶着が見られたが、本発明
例２に用いたプローブピンの先端部にはＳｎの溶着はほ
とんど認められなかった。
【００２１】
【発明の効果】本発明は以上の様に構成されているの
で、プローブピンへのＳｎ溶着を抑制して疑似不良の発
生することのない半導体素子用リードが提供できること
となった。
で、プローブピンへのＳｎ溶着を抑制して疑似不良の発
生することのない半導体素子用リードが提供できること
となった。
【図１】Ｓｎメッキ層に、Ｃｕが拡散する状態の変化を
示す図である。
示す図である。
【図２】比較例１の接触抵抗の変化を示したものであ
る。
る。
【図３】本発明例１の場合の接触抵抗の変化を示したも
のである。
のである。
【図４】比較例２の接触抵抗の変化を示したものであ
る。
る。
【図５】本発明例２の接触抵抗の変化を示したものであ
る。
る。
【図６】プローブカードの概略説明図であって、（ａ）
は平面図、（ｂ）は側面図である。
は平面図、（ｂ）は側面図である。
Claims (2)
- 【請求項１】 半導体素子の電気的特性を検査または測
定する際に用いられる電極パッド部が、Ｃｕからなる下
地層の上にＳｎ含有被覆層が形成されていると共に、上
記Ｓｎ含有被覆層の表面にはＳｎ酸化膜が形成されて前
記下地層のＣｕが上記被覆層に拡散している半導体素子
用リードにおいて、上記被覆層中におけるＣｕとＳｎの
平均的組成比（Ｃｕ／Ｓｎ）が１．２以上３．０未満で
あることを特徴とする半導体素子用リード。 - 【請求項２】 請求項１に記載の平均的組成比が、０．
２以下である半導体素子用リード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24950194A JPH08115960A (ja) | 1994-10-14 | 1994-10-14 | 半導体素子用リード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24950194A JPH08115960A (ja) | 1994-10-14 | 1994-10-14 | 半導体素子用リード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08115960A true JPH08115960A (ja) | 1996-05-07 |
Family
ID=17193910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24950194A Withdrawn JPH08115960A (ja) | 1994-10-14 | 1994-10-14 | 半導体素子用リード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08115960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329722B1 (en) * | 1999-07-01 | 2001-12-11 | Texas Instruments Incorporated | Bonding pads for integrated circuits having copper interconnect metallization |
| US6794680B2 (en) | 2003-01-22 | 2004-09-21 | Renesas Technology Corp. | Semiconductor device having pad |
-
1994
- 1994-10-14 JP JP24950194A patent/JPH08115960A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329722B1 (en) * | 1999-07-01 | 2001-12-11 | Texas Instruments Incorporated | Bonding pads for integrated circuits having copper interconnect metallization |
| US6794680B2 (en) | 2003-01-22 | 2004-09-21 | Renesas Technology Corp. | Semiconductor device having pad |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |