JPH0812357B2 - Ｔｆｔ基板の製造方法 - Google Patents
Ｔｆｔ基板の製造方法Info
- Publication number
- JPH0812357B2 JPH0812357B2 JP16987988A JP16987988A JPH0812357B2 JP H0812357 B2 JPH0812357 B2 JP H0812357B2 JP 16987988 A JP16987988 A JP 16987988A JP 16987988 A JP16987988 A JP 16987988A JP H0812357 B2 JPH0812357 B2 JP H0812357B2
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- JP
- Japan
- Prior art keywords
- tft
- layer
- electrode
- pixel electrode
- protective film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は液晶表示パネルの製造方法に関し、特に、液
晶表示パネル用TFT基板の製造方法の改善に関するもの
である。
晶表示パネル用TFT基板の製造方法の改善に関するもの
である。
［従来の技術］ 第2A図は従来の製造方法における液晶表示パネル用TF
T基板の一部を概略的に示す平面図であり、第2B図は第2
A図の線2B−2Bに沿った断面図である。
T基板の一部を概略的に示す平面図であり、第2B図は第2
A図の線2B−2Bに沿った断面図である。
これらの図を参照して、まずガラス基板11上にスパッ
タリングによってTa層を堆積させ、これをパターニング
してゲート電極線１を形成する。このゲート電極線１の
表面層は陽極酸化され、Ta2O5からなる第１のゲート絶
縁膜２にされる。
タリングによってTa層を堆積させ、これをパターニング
してゲート電極線１を形成する。このゲート電極線１の
表面層は陽極酸化され、Ta2O5からなる第１のゲート絶
縁膜２にされる。
次に、第２のゲート絶縁膜となるべきSiNX層3,TFTの
チャンネル層となるべきａ−Si半導体層4,およびエッチ
ストッパ膜となるべきSiNX層５を順次プラズマCVD法に
よって全面に堆積させる。このSiNX層５はゲート電極線
１の幅より小さい幅を有するようにパターニングされ、
エッチストッパ膜５となる。
チャンネル層となるべきａ−Si半導体層4,およびエッチ
ストッパ膜となるべきSiNX層５を順次プラズマCVD法に
よって全面に堆積させる。このSiNX層５はゲート電極線
１の幅より小さい幅を有するようにパターニングされ、
エッチストッパ膜５となる。
その後、ａ−Si層４とのオーミックコンタクトを可能
にさせるためのn+−ａ−Si層を全面に堆積させ、これを
ａ−Si層４と同時にパターニングして、TFTのチャンネ
ル層4,ソースコンタクト層6a,およびドレインコンタク
ト層6bを形成する。このとき、エッチストッパ膜５はａ
−Si層４のチャンネル部がエッチングされるのを防止す
る役目を果たす。
にさせるためのn+−ａ−Si層を全面に堆積させ、これを
ａ−Si層４と同時にパターニングして、TFTのチャンネ
ル層4,ソースコンタクト層6a,およびドレインコンタク
ト層6bを形成する。このとき、エッチストッパ膜５はａ
−Si層４のチャンネル部がエッチングされるのを防止す
る役目を果たす。
次に、スパッタリングによってTi層を全面に堆積さ
せ、これをパターニングしてソース電極線7aおよびドレ
イン電極7bを形成する。
せ、これをパターニングしてソース電極線7aおよびドレ
イン電極7bを形成する。
さらに、スパッタリングによって透明なITO（インジ
ウム錫酸化物）層を全面に堆積させ、これをパターニン
グして絵素電極８を形成する。なお、図において、TFT
などは、明瞭化のために絵素電極８に比べて拡大されて
示されている。
ウム錫酸化物）層を全面に堆積させ、これをパターニン
グして絵素電極８を形成する。なお、図において、TFT
などは、明瞭化のために絵素電極８に比べて拡大されて
示されている。
最後に、プラズマCVD法によって全面にSiNXの保護膜1
2が形成される。このとき、全ソース電極線7aと全ゲー
ト電極線１は短絡リングによって電気的に短絡されてお
り、プラズマCVD中のチャージアップを防止している。
そして、液晶セルを貼り合わせた後に、この短絡リング
は開放される。
2が形成される。このとき、全ソース電極線7aと全ゲー
ト電極線１は短絡リングによって電気的に短絡されてお
り、プラズマCVD中のチャージアップを防止している。
そして、液晶セルを貼り合わせた後に、この短絡リング
は開放される。
［発明が解決しようとする課題］ 上述のような従来の製造方法においては、プラズマCV
D法によるSiNX保護膜12の形成時に全ソース電極線7aと
全ゲート電極線１は短絡リングによって短絡されている
が、各絵素電極８はこれらの電極線7a,1から電気的に分
離されている。したがって、各絵素電極は、プラズマCV
D中にイオンやラジカルの影響によってチャージされや
すい。或る絵素電極が際立ってチャージアップされた場
合、それに接続されているTFTの特性はしきい値電圧VTH
の変動を来たす。
D法によるSiNX保護膜12の形成時に全ソース電極線7aと
全ゲート電極線１は短絡リングによって短絡されている
が、各絵素電極８はこれらの電極線7a,1から電気的に分
離されている。したがって、各絵素電極は、プラズマCV
D中にイオンやラジカルの影響によってチャージされや
すい。或る絵素電極が際立ってチャージアップされた場
合、それに接続されているTFTの特性はしきい値電圧VTH
の変動を来たす。
第３図は、このようなしきい値電圧の変動を示すグラ
フである。ここで、VGはゲート電圧を表わし、IDはドレ
イン電流を表わしている。すなわち、正常なTFTは実線
の曲線で示されたような 特性を有しているが、チャージアップされた絵素電極に
接続されていたTFTの特性は、点線の曲線で示されてい
るようにVGの負の方向にシフトする傾向にある。これ
は、しきい値電圧VTHが低くなることを意味する。この
ような低しきい値電圧を有するTFTは通常のゲート電圧
では十分なOFF状態とならず、ディスプレイ中の表示に
おける点欠陥の原因となる。
フである。ここで、VGはゲート電圧を表わし、IDはドレ
イン電流を表わしている。すなわち、正常なTFTは実線
の曲線で示されたような 特性を有しているが、チャージアップされた絵素電極に
接続されていたTFTの特性は、点線の曲線で示されてい
るようにVGの負の方向にシフトする傾向にある。これ
は、しきい値電圧VTHが低くなることを意味する。この
ような低しきい値電圧を有するTFTは通常のゲート電圧
では十分なOFF状態とならず、ディスプレイ中の表示に
おける点欠陥の原因となる。
以上のような先行技術の課題に鑑み、本発明は、プラ
ズマCVDによる保護膜形成中にTFTのしきい電圧の変動を
生じさせることのないTFT基板の製造方法を提供するこ
とを目的としている。
ズマCVDによる保護膜形成中にTFTのしきい電圧の変動を
生じさせることのないTFT基板の製造方法を提供するこ
とを目的としている。
［課題を解決するための手段］ 本発明によれば、TFT,そのTFTの一方導通端に接続さ
れた第１の電極線,TFTの他方導通端に接続された絵素電
極，およびTFTを制御するゲート電極線を備えかつそれ
らが保護膜によって覆われる液晶表示パネル用TFT基板
の製造方法は、保護膜形成前に絵素電極を第１の電極線
に短絡させておき、プラズマCVD法で保護膜を形成した
後に絵素電極と第１の電極線との短絡を開放するステッ
プを含んでいる。
れた第１の電極線,TFTの他方導通端に接続された絵素電
極，およびTFTを制御するゲート電極線を備えかつそれ
らが保護膜によって覆われる液晶表示パネル用TFT基板
の製造方法は、保護膜形成前に絵素電極を第１の電極線
に短絡させておき、プラズマCVD法で保護膜を形成した
後に絵素電極と第１の電極線との短絡を開放するステッ
プを含んでいる。
［作用］ 本発明の製造方法によれば、プラズマCVD法で保護膜
を形成するときに絵素電極が第１の電極線と短絡されて
いるので、絵素電極がチャージアップされることがな
く、したがってその保護膜形成中にTFTのしきい値電圧
の変動を生じさせることがない。
を形成するときに絵素電極が第１の電極線と短絡されて
いるので、絵素電極がチャージアップされることがな
く、したがってその保護膜形成中にTFTのしきい値電圧
の変動を生じさせることがない。
［実施例］ 第1A図は本発明の製造方法による液晶表示パネル用TF
T基板の一部を概略的に示す平面図であり、第1B図は第1
A図中の線1B−1Bに沿った断面図である。
T基板の一部を概略的に示す平面図であり、第1B図は第1
A図中の線1B−1Bに沿った断面図である。
これらの図を参照して、まずガラス基板11上にスパッ
タリングによってTa層を堆積させ、これをパターニング
してゲート電極線１を形成する。このゲート電極線１の
表面は陽極酸化され、Ta2O5からなる第１のゲート絶縁
膜２にされる。
タリングによってTa層を堆積させ、これをパターニング
してゲート電極線１を形成する。このゲート電極線１の
表面は陽極酸化され、Ta2O5からなる第１のゲート絶縁
膜２にされる。
次に、第２のゲート絶縁膜となるべきSiNX層3,TFTの
チャンネル層となるべきａ−Si半導体層4,およびエッチ
ストッパ膜となるべきSiNX層５を順次プラズマCVD法に
よって全面に堆積させる。このSiNX層５はゲート電極線
１の幅より小さい幅を有するようにパターニングされ、
エッチストッパ膜５となる。
チャンネル層となるべきａ−Si半導体層4,およびエッチ
ストッパ膜となるべきSiNX層５を順次プラズマCVD法に
よって全面に堆積させる。このSiNX層５はゲート電極線
１の幅より小さい幅を有するようにパターニングされ、
エッチストッパ膜５となる。
その後、ａ−Si層４とのオーミックコンタクトを可能
にさせるためのn+−ａ−Si層を全面に堆積させ、これを
ａ−Si層４と同時にパターニングして、TFTのチャンネ
ル層4,ソースコンタクト層6a,およびドレインコンタク
ト層6bを形成する。このとき、エッチストッパ膜５はａ
−Si層４のチャンネル部がエッチングされるのを防止す
る役目を果たす。
にさせるためのn+−ａ−Si層を全面に堆積させ、これを
ａ−Si層４と同時にパターニングして、TFTのチャンネ
ル層4,ソースコンタクト層6a,およびドレインコンタク
ト層6bを形成する。このとき、エッチストッパ膜５はａ
−Si層４のチャンネル部がエッチングされるのを防止す
る役目を果たす。
次に、スパッタリングによってTi層を全面に堆積さ
せ、これをパターニングしてソース電極線7aおよびドレ
イン電極線7bを形成する。
せ、これをパターニングしてソース電極線7aおよびドレ
イン電極線7bを形成する。
さらに、スパッタリングによって透明なITO層を全面
に堆積させ、これをパターニングして絵素電極８を形成
する。この場合、絵素電極８は突起部９を有しており、
ソース電極線7aと短絡されて形成される。
に堆積させ、これをパターニングして絵素電極８を形成
する。この場合、絵素電極８は突起部９を有しており、
ソース電極線7aと短絡されて形成される。
その後に、プラズマCVD法によって全面にSiNXの保護
膜12が形成される。このとき、全ソース電極線7aと全ゲ
ート電極線１は短絡リングによって電気的に短絡されて
おり、プラズマCVD中のチャージアップを防止してい
る。ところで、絵素電極８も突起部９を介してソース電
極線7aに短絡されているので、絵素電極８のチャージア
ップも防止される。
膜12が形成される。このとき、全ソース電極線7aと全ゲ
ート電極線１は短絡リングによって電気的に短絡されて
おり、プラズマCVD中のチャージアップを防止してい
る。ところで、絵素電極８も突起部９を介してソース電
極線7aに短絡されているので、絵素電極８のチャージア
ップも防止される。
最後に、保護膜12にスルーホール10が開けられ、その
スルーホールを通して絵素電極８の突起部９がエッチン
グされる。これによって、絵素電極８はソース電極線7a
から電気的に分離される。また、全ソース電極線7aと全
ゲート電極線１との間の短絡リングは、液晶セルを貼り
合わせた後に開放される。
スルーホールを通して絵素電極８の突起部９がエッチン
グされる。これによって、絵素電極８はソース電極線7a
から電気的に分離される。また、全ソース電極線7aと全
ゲート電極線１との間の短絡リングは、液晶セルを貼り
合わせた後に開放される。
以上のような本発明による製造プロセスにおいては、
従来のプロセスに比べて、薄膜形成工程やアライナ工程
のステップの増加がなく、エッチング工程で１ステップ
増えるのみである。
従来のプロセスに比べて、薄膜形成工程やアライナ工程
のステップの増加がなく、エッチング工程で１ステップ
増えるのみである。
［発明の効果］ 以上のように、本発明によれば、プラズマCVDによる
保護膜形成中にTFTのしきい値電圧の変動を生じさせる
ことないTFT基板の製造方法を提供することができる。
保護膜形成中にTFTのしきい値電圧の変動を生じさせる
ことないTFT基板の製造方法を提供することができる。
【図面の簡単な説明】 第1A図は本発明の製造方法による液晶表示パネル用TFT
基板の一部を概略的に示す平面図である。 第1B図は第1A図中の線1B−1Bに沿った断面図である。 第2A図は従来の製造方法によるTFT基板の一部を概略的
に示す平面図である。 第2B図は第2A図中の線2B−2Bに沿った断面図である。 第３図はTFTの特性の変動を示すグラフである。 図において、１はTaゲート電極線、２はTa2O5陽極酸化
膜、３はSiNXゲート絶縁膜、４はａ−Si半導体層、５は
SiNXエッチストッパ膜、6aおよび6bはn+−ａ−Siコンタ
クト層、7aおよび7bはそれぞれTiのソース電極線とドレ
イン電極、８はITOの絵素電極、９は絵素電極の突起
部、10は保護膜12のスルーホール部、11はガラス基板、
そして12は保護膜を示す。 なお、各図において同一符号は同一内容または相当部分
を示す。
基板の一部を概略的に示す平面図である。 第1B図は第1A図中の線1B−1Bに沿った断面図である。 第2A図は従来の製造方法によるTFT基板の一部を概略的
に示す平面図である。 第2B図は第2A図中の線2B−2Bに沿った断面図である。 第３図はTFTの特性の変動を示すグラフである。 図において、１はTaゲート電極線、２はTa2O5陽極酸化
膜、３はSiNXゲート絶縁膜、４はａ−Si半導体層、５は
SiNXエッチストッパ膜、6aおよび6bはn+−ａ−Siコンタ
クト層、7aおよび7bはそれぞれTiのソース電極線とドレ
イン電極、８はITOの絵素電極、９は絵素電極の突起
部、10は保護膜12のスルーホール部、11はガラス基板、
そして12は保護膜を示す。 なお、各図において同一符号は同一内容または相当部分
を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｋ 29/786 (72)発明者 浜田 浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭62−84563（ＪＰ，Ａ) 特開 昭64−48035（ＪＰ，Ａ)
Claims (1)
- 【請求項１】TFT（薄膜トランジスタ），前記TFTのソー
ス電極に接続された第１の電極線，前記TFTのドレイン
電極に接続された絵素電極，および前記TFTのゲート電
極に接続されたゲート電極線を備え、かつそれらが保護
膜によって覆われたTFT基板の製造方法において、 前記保護膜形成前に前記絵素電極を前記第１の電極線に
前記TFTの形成領域以外の位置で短絡させておき、 プラズマCVD（化学気相析出）法で前記保護膜を形成し
た後に、前記絵素電極と前記第１の電極線との短絡を開
放する ことを特徴とするTFT基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987988A JPH0812357B2 (ja) | 1988-07-06 | 1988-07-06 | Ｔｆｔ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16987988A JPH0812357B2 (ja) | 1988-07-06 | 1988-07-06 | Ｔｆｔ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218524A JPH0218524A (ja) | 1990-01-22 |
| JPH0812357B2 true JPH0812357B2 (ja) | 1996-02-07 |
Family
ID=15894650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16987988A Expired - Lifetime JPH0812357B2 (ja) | 1988-07-06 | 1988-07-06 | Ｔｆｔ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812357B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187551A (en) * | 1988-04-30 | 1993-02-16 | Sharp Kabushiki Kaisha | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
| JP4507540B2 (ja) * | 2003-09-12 | 2010-07-21 | カシオ計算機株式会社 | 薄膜トランジスタ |
| JP2013115098A (ja) * | 2011-11-25 | 2013-06-10 | Sony Corp | トランジスタ、トランジスタの製造方法、表示装置および電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2506807B2 (ja) * | 1987-08-18 | 1996-06-12 | 松下電器産業株式会社 | アクティブマトリックスアレイの製造方法 |
-
1988
- 1988-07-06 JP JP16987988A patent/JPH0812357B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218524A (ja) | 1990-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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