JPH0376589B2 - - Google Patents
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- JPH0376589B2 JPH0376589B2 JP58117610A JP11761083A JPH0376589B2 JP H0376589 B2 JPH0376589 B2 JP H0376589B2 JP 58117610 A JP58117610 A JP 58117610A JP 11761083 A JP11761083 A JP 11761083A JP H0376589 B2 JPH0376589 B2 JP H0376589B2
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- transparent conductive
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は液晶と組み合わせて画像表示装置を構
成する半導体装置に関するものである。
成する半導体装置に関するものである。
従来例の構成とその問題点
第１図はスイツチングMISトランジスタ１と液
晶セル２よりなる単位絵素を走査線４と信号線５
で相互接続して２次元のマトリクスを構成した画
像表示装置の等価回路である。走査線４に走査パ
ルスを印加して横方向にMOSトランジスタ１を
onさせ信号端子群yj，yj+1，…）より映像信号電
圧を液晶セル２に書き込ませる。ついで縦方向
（xi，xi+1，…）に走査パルスを順次走査して画像
表示機能が与えられる。映像信号に対応して液晶
セル２に書き込まれた電荷は次なる書込み時まで
MISトランジスタ１のoff抵抗と液晶セルの抵抗
を通して放電していくが、その放電の時定数が書
き込み速度（1/60秒）より十分長ければテレビ画
像を表示できる。液晶セル２よりも十分大きな容
量を有する補助容量３をMISトランジスタ１の負
荷として接地線６との間に付加することが多いの
は上述の理由による。なお、共通電極７を例えば
6Vに固定し、映像信号電圧を書き込みの毎度に
０〜6Vと６〜12Vで切換えることにより液晶セ
ル２は交流駆動となる。
晶セル２よりなる単位絵素を走査線４と信号線５
で相互接続して２次元のマトリクスを構成した画
像表示装置の等価回路である。走査線４に走査パ
ルスを印加して横方向にMOSトランジスタ１を
onさせ信号端子群yj，yj+1，…）より映像信号電
圧を液晶セル２に書き込ませる。ついで縦方向
（xi，xi+1，…）に走査パルスを順次走査して画像
表示機能が与えられる。映像信号に対応して液晶
セル２に書き込まれた電荷は次なる書込み時まで
MISトランジスタ１のoff抵抗と液晶セルの抵抗
を通して放電していくが、その放電の時定数が書
き込み速度（1/60秒）より十分長ければテレビ画
像を表示できる。液晶セル２よりも十分大きな容
量を有する補助容量３をMISトランジスタ１の負
荷として接地線６との間に付加することが多いの
は上述の理由による。なお、共通電極７を例えば
6Vに固定し、映像信号電圧を書き込みの毎度に
０〜6Vと６〜12Vで切換えることにより液晶セ
ル２は交流駆動となる。
さて第２図はアモルフアスシリコン（以下ａ−
Siと略す）を半導体材料とするMISトランジスタ
をスイツチング素子として集積化した場合の単位
絵素の平面図を示し、第３図は第２図Ａ−A′線
上の要部断面図を示す。その製造方法は以下に述
べる通りである。
Siと略す）を半導体材料とするMISトランジスタ
をスイツチング素子として集積化した場合の単位
絵素の平面図を示し、第３図は第２図Ａ−A′線
上の要部断面図を示す。その製造方法は以下に述
べる通りである。
透明性絶縁基板例えばガラス板８の一主面上に
第１の透明導電層９を全面にまたは選択的に形成
し、ついで全面に透明性絶縁層例えば酸化シリコ
ン１０を被着する。そしてMISトランジスタのゲ
ートを構成するとともに走査線をも構成し例えば
モリブデンよりなる第１の金属層４と、透明導電
層よりなる絵素電極１１を酸化シリコン層１０上
に選択的に形成する。つぎにSiH4系ガスを主成
分とするグロー放電分解によつて例えばSi3N4よ
りなるゲート絶縁層１２と不純物をほとんど含ま
ないａ−Si層を全面に堆積し、島状のａ−Si層１
３を形成し、絵素電極１１上のSi3N4層１２に開
口部１４を形成する。そして図示はしないが同時
に絵素部より遠く離れた領域で走査線４上の
Si3N4層にも開口部を形成する。その後、島状の
ａ−Si層１３上でゲート金属層４と一部重なりあ
う一対の金属層を例えばアルミニウムで選択的に
形成する。その一方は映像信号線５を構成し、も
う一方は前記開口部１４を含んで形成され、MIS
トランジスタ１と絵素電極１１との接続線１５を
構成する。図示はしないが第２の金属層５，１５
の形成時に先述したように走査線４への取出し電
極も形成される。
第１の透明導電層９を全面にまたは選択的に形成
し、ついで全面に透明性絶縁層例えば酸化シリコ
ン１０を被着する。そしてMISトランジスタのゲ
ートを構成するとともに走査線をも構成し例えば
モリブデンよりなる第１の金属層４と、透明導電
層よりなる絵素電極１１を酸化シリコン層１０上
に選択的に形成する。つぎにSiH4系ガスを主成
分とするグロー放電分解によつて例えばSi3N4よ
りなるゲート絶縁層１２と不純物をほとんど含ま
ないａ−Si層を全面に堆積し、島状のａ−Si層１
３を形成し、絵素電極１１上のSi3N4層１２に開
口部１４を形成する。そして図示はしないが同時
に絵素部より遠く離れた領域で走査線４上の
Si3N4層にも開口部を形成する。その後、島状の
ａ−Si層１３上でゲート金属層４と一部重なりあ
う一対の金属層を例えばアルミニウムで選択的に
形成する。その一方は映像信号線５を構成し、も
う一方は前記開口部１４を含んで形成され、MIS
トランジスタ１と絵素電極１１との接続線１５を
構成する。図示はしないが第２の金属層５，１５
の形成時に先述したように走査線４への取出し電
極も形成される。
画像表示装置を得るためには上記した半導体装
置の表面に例えばポリイミド薄膜を塗布し、キユ
アした後に配向処理を行ない、一主面上に透明導
電層７を被着されたガラス板１６と上記半導体装
置との間に液晶１７を充填し、さらに上下に偏光
板１８を配置すればよい。
置の表面に例えばポリイミド薄膜を塗布し、キユ
アした後に配向処理を行ない、一主面上に透明導
電層７を被着されたガラス板１６と上記半導体装
置との間に液晶１７を充填し、さらに上下に偏光
板１８を配置すればよい。
ａ−Si層１３とソース・ドレイン配線５，１５
との間のオーミツク性を改善するためにはドナま
たはアクセプタとなる例えば隣あるいは硼素を含
んだａ−Si層をそれらの間に介在させれば十分で
ある。
との間のオーミツク性を改善するためにはドナま
たはアクセプタとなる例えば隣あるいは硼素を含
んだａ−Si層をそれらの間に介在させれば十分で
ある。
さて上述した半導体装置においてゲート金属層
４としてモリブデンを取上げたが、この他にもク
ロム、ニクロムなどを用いた例が公知である。ゲ
ート金属層４は走査線をも兼用するので抵抗値は
低い程よく、1500〓の膜厚では被着方法にもよる
が上述した金属では１〜10Ω／□の抵抗値が得ら
れ実用上支障はない。しかしながらモリブデンは
酸化性の酸、例えば硝酸には極めて溶け易く、モ
リブデンを導入した以降の工程ではレジスト除去
や洗浄工程には発煙硝酸が使えない制約が生じ
る。たとえモリブデンが露出していない工程でも
ゲート絶縁層１２のピンホールを通してモリブデ
ンが局所的に消失するので画像表示装置としては
致命的な線欠陥の原因となる欠点がある。またク
ロムやニクロムは表面に薄い酸化膜が生じ易く不
働態として作用するので化学的に安定である。し
かしこの安定な酸化膜の存在が外部への取り出し
配線形成時に大きな支障をきたす。
４としてモリブデンを取上げたが、この他にもク
ロム、ニクロムなどを用いた例が公知である。ゲ
ート金属層４は走査線をも兼用するので抵抗値は
低い程よく、1500〓の膜厚では被着方法にもよる
が上述した金属では１〜10Ω／□の抵抗値が得ら
れ実用上支障はない。しかしながらモリブデンは
酸化性の酸、例えば硝酸には極めて溶け易く、モ
リブデンを導入した以降の工程ではレジスト除去
や洗浄工程には発煙硝酸が使えない制約が生じ
る。たとえモリブデンが露出していない工程でも
ゲート絶縁層１２のピンホールを通してモリブデ
ンが局所的に消失するので画像表示装置としては
致命的な線欠陥の原因となる欠点がある。またク
ロムやニクロムは表面に薄い酸化膜が生じ易く不
働態として作用するので化学的に安定である。し
かしこの安定な酸化膜の存在が外部への取り出し
配線形成時に大きな支障をきたす。
先述したように絵素部より遠く離れた領域で走
査線４上のSi3N4層に開口部を形成する工程で走
査線４の表面は、Si3N4の食刻液あるいは食刻ガ
スおよびレジストを除去するための発煙硝酸もし
くはO2プラズマにさらされる結果、不働態とし
ての薄い酸化膜が形成される。したがつて取り出
し電極を構成する金属は、この薄い酸化膜を経由
してクロム、ニクロムなどの走査線に接触するこ
とになる。そのため400〜500℃以上の加熱処理を
施さない限り接触抵抗は不安定でかつ高くなり
MISトランジスタの動作が不確実となり画像表示
装置としての機能が得られない。一方、グロー放
電堆積によるａ−Siは作成条件にもよるが概ね
300℃以上の熱を行なうとダングリングボンドを
補償する水素が離脱して半導体材料としての膜厚
が大幅に低下する。
査線４上のSi3N4層に開口部を形成する工程で走
査線４の表面は、Si3N4の食刻液あるいは食刻ガ
スおよびレジストを除去するための発煙硝酸もし
くはO2プラズマにさらされる結果、不働態とし
ての薄い酸化膜が形成される。したがつて取り出
し電極を構成する金属は、この薄い酸化膜を経由
してクロム、ニクロムなどの走査線に接触するこ
とになる。そのため400〜500℃以上の加熱処理を
施さない限り接触抵抗は不安定でかつ高くなり
MISトランジスタの動作が不確実となり画像表示
装置としての機能が得られない。一方、グロー放
電堆積によるａ−Siは作成条件にもよるが概ね
300℃以上の熱を行なうとダングリングボンドを
補償する水素が離脱して半導体材料としての膜厚
が大幅に低下する。
発明の目的
本発明は上記問題点に鑑みなされたもので、走
査線と取り出し配線との接触抵抗を加熱処理なし
で低く確実なものとすることを目的とする。また
本発明の別の目的は走査線の抵抗を低くならしめ
ることにある。
査線と取り出し配線との接触抵抗を加熱処理なし
で低く確実なものとすることを目的とする。また
本発明の別の目的は走査線の抵抗を低くならしめ
ることにある。
発明の構成
本発明の要点は、半導体素子の特性を決定する
ゲート電極材としての金属シリサイドと、低抵抗
化のための走査線材としてのアルミニウムの導入
にあり、第４図とともに本発明の実施例について
説明する。
ゲート電極材としての金属シリサイドと、低抵抗
化のための走査線材としてのアルミニウムの導入
にあり、第４図とともに本発明の実施例について
説明する。
実施例の説明
第４図は本発明にかかる画像表示装置の要部断
面図を示し、従来例である第３図との違いはMIS
トランジスタのゲート電極を構成するとともに走
査線をも構成する金属層がアルミニウム１９とモ
リブデンシリサイド２０の２層で置き換えられて
いることであり、その他の構造ならびに製造法は
第３図で述べたとおりである。耐酸性、耐弗酸性
を有する金属シリサイド、例えばモリブデン、タ
ンタルあるいはタングステンシリサイドは主とし
てスパツタ蒸着で形成されるが1000℃程度の熱処
理を与えなければ膜厚500〓で100〜200Ω／□の
シート抵抗値を有する。しかしながら1000〓の膜
厚を有するアルミニウム１９上に500〓の膜厚を
有するモリブデンシリサイド２０を被着するとシ
ート抵抗値は0.3〜0.5Ω／□と２桁以上低下する
ので、走査線の抵抗値は従来の単層金属の場合よ
りもさらに低くなる。なおアルミニウムもクロム
と同様に不働態を生じ易いのでアルミニウムの被
着後ただちに、好ましくは連続蒸着で金属シリサ
イドを被着すべきである。
面図を示し、従来例である第３図との違いはMIS
トランジスタのゲート電極を構成するとともに走
査線をも構成する金属層がアルミニウム１９とモ
リブデンシリサイド２０の２層で置き換えられて
いることであり、その他の構造ならびに製造法は
第３図で述べたとおりである。耐酸性、耐弗酸性
を有する金属シリサイド、例えばモリブデン、タ
ンタルあるいはタングステンシリサイドは主とし
てスパツタ蒸着で形成されるが1000℃程度の熱処
理を与えなければ膜厚500〓で100〜200Ω／□の
シート抵抗値を有する。しかしながら1000〓の膜
厚を有するアルミニウム１９上に500〓の膜厚を
有するモリブデンシリサイド２０を被着するとシ
ート抵抗値は0.3〜0.5Ω／□と２桁以上低下する
ので、走査線の抵抗値は従来の単層金属の場合よ
りもさらに低くなる。なおアルミニウムもクロム
と同様に不働態を生じ易いのでアルミニウムの被
着後ただちに、好ましくは連続蒸着で金属シリサ
イドを被着すべきである。
またａ−Si層１３とソース、ドレイン配線５，
１５との間にシリコンを主成分としドナまたはア
クセプタとなる不純物を含む非晶質半導体層を介
在させオーミツク性を改善してもよい。さらに透
明導電層９と絵素電極１１とが全面に形成された
透明絶縁層１０を介して補助容量３を形成するこ
ともできる。走査線あるいは信号線５との間で形
成される付遊容量を減少せしめるためには透明導
電層９は全面ではなく選択的にパターン出しする
のがよい。なおこの場合、透明導電層９は第１図
の接地線６に対応する。
１５との間にシリコンを主成分としドナまたはア
クセプタとなる不純物を含む非晶質半導体層を介
在させオーミツク性を改善してもよい。さらに透
明導電層９と絵素電極１１とが全面に形成された
透明絶縁層１０を介して補助容量３を形成するこ
ともできる。走査線あるいは信号線５との間で形
成される付遊容量を減少せしめるためには透明導
電層９は全面ではなく選択的にパターン出しする
のがよい。なおこの場合、透明導電層９は第１図
の接地線６に対応する。
発明の効果
以上の説明からも明らかなように本発明では、
走査線の抵抗値は従来の単層金属の場合よりも約
１桁小さい。したがつて高密度化、大画面化すな
わち走査線のパターン幅が小さくなるほど、また
パターン長が長くなるほどその効果は大である。
また、金属シリサイドは弗酸系の食刻液にも耐
え、また酸素プラズマや発煙硝酸などを用いたレ
ジスト除去工程において薄いSiO2膜が形成され
ても稀釈弗酸で除去が容易である。したがつて走
査線への取り出し電極形成時に、走査線すなわち
金属シリサイドと取り出し電極材との間に障壁が
できる恐れは皆無で低い接触抵抗が得られる。ま
た加熱処理も不用となるなど本発明はａ−Siに適
した製造方法である。
走査線の抵抗値は従来の単層金属の場合よりも約
１桁小さい。したがつて高密度化、大画面化すな
わち走査線のパターン幅が小さくなるほど、また
パターン長が長くなるほどその効果は大である。
また、金属シリサイドは弗酸系の食刻液にも耐
え、また酸素プラズマや発煙硝酸などを用いたレ
ジスト除去工程において薄いSiO2膜が形成され
ても稀釈弗酸で除去が容易である。したがつて走
査線への取り出し電極形成時に、走査線すなわち
金属シリサイドと取り出し電極材との間に障壁が
できる恐れは皆無で低い接触抵抗が得られる。ま
た加熱処理も不用となるなど本発明はａ−Siに適
した製造方法である。
第１図はMISトランジスタと液晶セルの組合せ
よりなる画像表示装置の等価回路図、第２図は同
装置の単位絵素の平面図、第３図は単位絵素の要
部断面図、第４図は本発明の一実施例にかかる単
位絵素の要部断面図である。 １……MISトランジスタ、２……液晶セル、３
……補助容量、４……走査線、５……信号線、１
９……アルミニウム、２０……金属シリサイド。
よりなる画像表示装置の等価回路図、第２図は同
装置の単位絵素の平面図、第３図は単位絵素の要
部断面図、第４図は本発明の一実施例にかかる単
位絵素の要部断面図である。 １……MISトランジスタ、２……液晶セル、３
……補助容量、４……走査線、５……信号線、１
９……アルミニウム、２０……金属シリサイド。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性透明基板上に透明導電層と、アルミニ
ウムと金属シリサイドの２層よりなる第１の金属
層が選択的に形成され、前記第１の金属層上には
第１の透明絶縁層を介してシリコンを主成分とす
る島状の非単結晶半導体層が形成され、前記透明
導電層上に形成された第１の透明絶縁層には開口
部が形成され、前記島状の非単結晶半導体層上で
前記第１の金属層と一部重なり合うように選択的
に形成された一対の第２の金属層の一方が前記開
口部を介して前記透明導電層と電気的接触をして
なることを特徴とする半導体装置。 ２ 金属シリサイドを構成する金属がタンタル、
タングステン、モリブデンの少なくとも１つを含
むことを特徴とする特許請求の範囲第１項に記載
の半導体装置。 ３ 島状の非単結晶半導体層と第２の金属層との
間にシリコンを主成分としドナまたはアクセプタ
となる不純物を含む非単結晶半導体層が介在する
ことを特徴とする特許請求の範囲第１項に記載の
半導体装置。 ４ 絶縁性透明基板として透明導電層が全面また
は選択的に形成され、第２の透明絶縁層が全面に
被着されたものを用いることを特徴とする特許請
求の範囲第１項に記載の半導体装置。 ５ 絶縁性透明基板上に透明導電層を選択的に形
成する工程と、アルミニウムと金属シリサイドの
２層よりなる第１の金属層を選択的に形成する工
程と、全面に透明絶縁層を形成後前記第１の金属
層の一部上にシリコンを主成分とする島状の非単
結晶半導体層を選択的に形成する工程と、前記透
明導電層上の前記透明絶縁層に開口部を形成する
工程と、前記島状の非単結晶半導体層上で前記第
１の金属層の一部と重なりあうとともにその一方
が前記開口部を介して前記透明導電層と接触する
第２の金属層を選択的に形成する工程を有し、前
記金属シリサイド層の被着が前記アルミニウム層
の被着後ただちになされることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117610A JPS609167A (ja) | 1983-06-28 | 1983-06-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117610A JPS609167A (ja) | 1983-06-28 | 1983-06-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS609167A JPS609167A (ja) | 1985-01-18 |
| JPH0376589B2 true JPH0376589B2 (ja) | 1991-12-05 |
Family
ID=14716018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117610A Granted JPS609167A (ja) | 1983-06-28 | 1983-06-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609167A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0673379B2 (ja) * | 1983-11-21 | 1994-09-14 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US5648663A (en) * | 1985-08-05 | 1997-07-15 | Canon Kabushiki Kaisha | Semiconductor structure having transistor and other elements on a common substrate and process for producing the same |
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
| JPH061314B2 (ja) * | 1987-07-30 | 1994-01-05 | シャープ株式会社 | 薄膜トランジスタアレイ |
| JPS6484668A (en) * | 1987-09-26 | 1989-03-29 | Casio Computer Co Ltd | Thin film transistor |
| US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| JP2545175Y2 (ja) * | 1988-04-12 | 1997-08-25 | シャープ株式会社 | 液晶表示装置 |
| JP2778712B2 (ja) * | 1988-12-05 | 1998-07-23 | 株式会社東芝 | 薄膜トランジスタアレイ |
| KR20010043359A (ko) * | 1999-03-10 | 2001-05-25 | 모리시타 요이찌 | 박막 트랜지스터와 패널 및 그들의 제조 방법 |
-
1983
- 1983-06-28 JP JP58117610A patent/JPS609167A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS609167A (ja) | 1985-01-18 |
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