JPH08123586A - 情報記憶システム - Google Patents
情報記憶システムInfo
- Publication number
- JPH08123586A JPH08123586A JP25662594A JP25662594A JPH08123586A JP H08123586 A JPH08123586 A JP H08123586A JP 25662594 A JP25662594 A JP 25662594A JP 25662594 A JP25662594 A JP 25662594A JP H08123586 A JPH08123586 A JP H08123586A
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Abstract
(57)【要約】
【目的】フラッシュメモリの内容を回路の故障などで破
壊するおそれがない情報記憶システムを提供する。 【構成】フラッシュメモリ１を書き換える場合、基板Ａ
を、ケーブル１２及び基板Ｂを介してパーソナルコンピ
ュータ５と接続する。基板Ｂは、フラッシュメモリ１を
書き換えるための電圧１２Ｖを供給する電源部１１を備
えている。基板Ａには、基板Ｂと接続することで、１２
Ｖ電圧が供給されるとともに、パーソナルコンピュータ
５から更新データが供給される。こうして、ＣＰＵ２
は、フラッシュメモリ１の内容を更新できる。この構成
により、基板Ｂ画接続されない限り、基板Ａの回路には
１２Ｖは供給されないため、意図しないフラッシュメモ
リの書き換えを防止できる。
壊するおそれがない情報記憶システムを提供する。 【構成】フラッシュメモリ１を書き換える場合、基板Ａ
を、ケーブル１２及び基板Ｂを介してパーソナルコンピ
ュータ５と接続する。基板Ｂは、フラッシュメモリ１を
書き換えるための電圧１２Ｖを供給する電源部１１を備
えている。基板Ａには、基板Ｂと接続することで、１２
Ｖ電圧が供給されるとともに、パーソナルコンピュータ
５から更新データが供給される。こうして、ＣＰＵ２
は、フラッシュメモリ１の内容を更新できる。この構成
により、基板Ｂ画接続されない限り、基板Ａの回路には
１２Ｖは供給されないため、意図しないフラッシュメモ
リの書き換えを防止できる。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵ周辺の記憶装置に
関し、特にプログラム等を記憶するためのフラッシュメ
モリを用いた情報記憶システムに関する。
関し、特にプログラム等を記憶するためのフラッシュメ
モリを用いた情報記憶システムに関する。
【０００２】
【従来の技術】近年、不揮発性で書換可能な大規模メモ
リとしてフラッシュメモリが普及してきている。このメ
モリは、プリント基板上に実装した状態で、例えば外部
にコンピュータ等の装置を接続することにより記憶内容
の書き換えが可能である。読み出し動作時は５Ｖで動作
するが、記憶内容を更新する際は１２Ｖの電圧が必要と
なっている。図２を基に従来の使用例を説明する。
リとしてフラッシュメモリが普及してきている。このメ
モリは、プリント基板上に実装した状態で、例えば外部
にコンピュータ等の装置を接続することにより記憶内容
の書き換えが可能である。読み出し動作時は５Ｖで動作
するが、記憶内容を更新する際は１２Ｖの電圧が必要と
なっている。図２を基に従来の使用例を説明する。
【０００３】図２において、Ａはプリント配線基板であ
る。基板Ａ上にはＣＰＵ２、プログラム記憶用のフラッ
シュメモリ１、ＲＳ２３２Ｃ等のシリアル通信コントロ
ーラ３、プログラム実行用のＳＲＡＭ６、８２５５等の
Ｉ／Ｏポート８、フラッシュメモリの内容書換の為に必
要な電圧である１２Ｖの供給を制御する為のスイッチン
グ素子７、外部装置を接続するためのコネクタ４、１２
Ｖの電源を供給する電源部９等が実装されている。フラ
ッシュメモリ１の内容を更新する場合には、外部にコン
ピュータ等の装置５をコネクタ４を介して接続し、外部
装置５からシリアル通信コントローラ３を介してＣＰＵ
２へデータを伝送し、ＣＰＵ２がフラッシュメモリ１の
内容の更新を行なう。この際、ＣＰＵ２はあらかじめＩ
／Ｏポート８を介してスイッチング素子７を起動状態
（オン）にして、フラッシュメモリ１に記憶内容を書き
換えるための電圧１２Ｖを供給している。
る。基板Ａ上にはＣＰＵ２、プログラム記憶用のフラッ
シュメモリ１、ＲＳ２３２Ｃ等のシリアル通信コントロ
ーラ３、プログラム実行用のＳＲＡＭ６、８２５５等の
Ｉ／Ｏポート８、フラッシュメモリの内容書換の為に必
要な電圧である１２Ｖの供給を制御する為のスイッチン
グ素子７、外部装置を接続するためのコネクタ４、１２
Ｖの電源を供給する電源部９等が実装されている。フラ
ッシュメモリ１の内容を更新する場合には、外部にコン
ピュータ等の装置５をコネクタ４を介して接続し、外部
装置５からシリアル通信コントローラ３を介してＣＰＵ
２へデータを伝送し、ＣＰＵ２がフラッシュメモリ１の
内容の更新を行なう。この際、ＣＰＵ２はあらかじめＩ
／Ｏポート８を介してスイッチング素子７を起動状態
（オン）にして、フラッシュメモリ１に記憶内容を書き
換えるための電圧１２Ｖを供給している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、基板Ａに実装された他の素子が全て５
Ｖで動作する場合であっても、フラッシュメモリを書き
換えるために１２Ｖの電源を持つ必要があり、コストが
高くなってしまうという問題があった。
来例においては、基板Ａに実装された他の素子が全て５
Ｖで動作する場合であっても、フラッシュメモリを書き
換えるために１２Ｖの電源を持つ必要があり、コストが
高くなってしまうという問題があった。
【０００５】またノイズ等による誤動作や、スイッチン
グ素子７の不良等によりフラッシュメモリ１に１２Ｖが
供給され、記憶内容が失われたり、書き換えられてしま
ったりする可能性があった。
グ素子７の不良等によりフラッシュメモリ１に１２Ｖが
供給され、記憶内容が失われたり、書き換えられてしま
ったりする可能性があった。
【０００６】本発明は上記従来例に鑑みてなされたもの
で、書き換え用の電源を持つ必要がない情報記憶システ
ムを提供することを目的とする。また、メモリに書き換
え電圧を偶発的に印加して、記憶内容を破壊するおそれ
のない情報記憶システムを提供することを目的とする。
で、書き換え用の電源を持つ必要がない情報記憶システ
ムを提供することを目的とする。また、メモリに書き換
え電圧を偶発的に印加して、記憶内容を破壊するおそれ
のない情報記憶システムを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては、記憶内容の更新時に外部装置を
接続する際、記憶内容書換用の電源も外部から供給する
手段を設けた。
め、本発明においては、記憶内容の更新時に外部装置を
接続する際、記憶内容書換用の電源も外部から供給する
手段を設けた。
【０００８】また、記憶内容の更新のために外部装置を
接続しない限り、記憶内容の更新のための電圧を記憶装
置に供給しない手段を設けた。
接続しない限り、記憶内容の更新のための電圧を記憶装
置に供給しない手段を設けた。
【０００９】また、上記目的を達成するために、本発明
の情報記憶システムは次のような構成からなる。すなわ
ち、第１の駆動電圧により記憶内容を読出し、第２の駆
動電圧により記憶内容を更新する記憶手段を有する第１
の装置と、前記記憶手段の記憶内容を更新する更新デー
タとを供給する供給手段と、前記第２の駆動電圧を供給
する電源手段とを有する第２の装置とを備え、前記第１
の装置と第２の装置とを接続することで、前記供給手段
により更新データが第１記憶手段に供給されると共に、
前記電源手段により第２の駆動電圧が前記記憶手段に供
給される。
の情報記憶システムは次のような構成からなる。すなわ
ち、第１の駆動電圧により記憶内容を読出し、第２の駆
動電圧により記憶内容を更新する記憶手段を有する第１
の装置と、前記記憶手段の記憶内容を更新する更新デー
タとを供給する供給手段と、前記第２の駆動電圧を供給
する電源手段とを有する第２の装置とを備え、前記第１
の装置と第２の装置とを接続することで、前記供給手段
により更新データが第１記憶手段に供給されると共に、
前記電源手段により第２の駆動電圧が前記記憶手段に供
給される。
【００１０】あるいは、第１の駆動電圧により記憶内容
を読出し、第２の駆動電圧により記憶内容を更新する記
憶手段と、前記第２の駆動電圧を発生する電源手段とを
有する第１の装置と、前記記憶手段の記憶内容を更新す
る更新データとを供給する供給手段と、前記第１の装置
との接続により所定の回路形態を形成する接続手段とを
有する第２の装置とを備え、前記第１の装置と第２の装
置とを接続することで、前記接続手段により形成される
所定形態の回路を介して前記電源手段により第２の駆動
電圧が前記記憶手段に供給されるとともに、前記供給手
段により更新データが第１記憶手段に供給される。
を読出し、第２の駆動電圧により記憶内容を更新する記
憶手段と、前記第２の駆動電圧を発生する電源手段とを
有する第１の装置と、前記記憶手段の記憶内容を更新す
る更新データとを供給する供給手段と、前記第１の装置
との接続により所定の回路形態を形成する接続手段とを
有する第２の装置とを備え、前記第１の装置と第２の装
置とを接続することで、前記接続手段により形成される
所定形態の回路を介して前記電源手段により第２の駆動
電圧が前記記憶手段に供給されるとともに、前記供給手
段により更新データが第１記憶手段に供給される。
【００１１】あるいは、記憶内容を書き換えるための第
１の電圧と、記憶内容を読出すための第２の電圧とが異
なる記憶装置の記憶内容を更新する情報記憶システムで
あって、前記記憶内容を書き換えるデータと前記第１の
電圧とを同一の外部装置を介して供給する。
１の電圧と、記憶内容を読出すための第２の電圧とが異
なる記憶装置の記憶内容を更新する情報記憶システムで
あって、前記記憶内容を書き換えるデータと前記第１の
電圧とを同一の外部装置を介して供給する。
【００１２】
【作用】上記構成により、第１の装置と第２の装置とを
接続すると、第２の装置から第１の装置に更新データが
供給されるとともに、第２の装置の有する記憶手段によ
る記憶内容を更新するための電圧が供給される。
接続すると、第２の装置から第１の装置に更新データが
供給されるとともに、第２の装置の有する記憶手段によ
る記憶内容を更新するための電圧が供給される。
【００１３】
［実施例１］図１を参照して第１の実施例を説明する。
図１において、Ｂは外部装置５とプリント基板Ａとの中
継のための基板であり、基板Ｂにはフラッシュメモリ１
の記憶内容の更新用の電圧１２Ｖを発生する電源回路１
１が含まれている。また、１２は基板Ａと基板Ｂとを接
続するケーブルである。本実施例においては、基板Ａ内
にはフラッシュメモリ書換用の電圧を供給する電源は持
たない構成になっている。そして、フラッシュメモリ１
の書換時に、中継基板Ｂを介して外部装置５を接続する
ことにより、基板Ｂより１２Ｖが基板Ａに供給される。
図１において、Ｂは外部装置５とプリント基板Ａとの中
継のための基板であり、基板Ｂにはフラッシュメモリ１
の記憶内容の更新用の電圧１２Ｖを発生する電源回路１
１が含まれている。また、１２は基板Ａと基板Ｂとを接
続するケーブルである。本実施例においては、基板Ａ内
にはフラッシュメモリ書換用の電圧を供給する電源は持
たない構成になっている。そして、フラッシュメモリ１
の書換時に、中継基板Ｂを介して外部装置５を接続する
ことにより、基板Ｂより１２Ｖが基板Ａに供給される。
【００１４】そして、ＣＰＵ２は、シリアル通信ポート
３を通して基板Ｂが接続されてフラッシュメモリ１の書
き換えの用意ができたことを検知すると、Ｉ／Ｏポート
８を介してスイッチング素子７をオンする。それによ
り、電源１１から供給される１２Ｖ電圧は、フラッシュ
メモリ１に供給され、ＣＰＵ２はシリアル通信ラインを
経由して読み込んだデータによってフラッシュメモリ１
を書き換える。
３を通して基板Ｂが接続されてフラッシュメモリ１の書
き換えの用意ができたことを検知すると、Ｉ／Ｏポート
８を介してスイッチング素子７をオンする。それによ
り、電源１１から供給される１２Ｖ電圧は、フラッシュ
メモリ１に供給され、ＣＰＵ２はシリアル通信ラインを
経由して読み込んだデータによってフラッシュメモリ１
を書き換える。
【００１５】このように構成することで、フラッシュメ
モリを備える装置本体には１２Ｖの電源を持つ必要がな
くなり、装置の構成を簡単で軽量にできる。また、基板
Ｂが接続されなければ１２Ｖ電圧が基板Ａに供給されな
いため、装置の故障等に起因するフラッシュメモリの偶
発的な更新を防止することができる。 ［実施例２］図３を参照して第２の実施例を説明する。
本実施例においては、基板Ａは１２Ｖを供給する電源９
を備えているものの、基板Ａ内で１２Ｖのラインが途切
れており、書き換え用の電源電圧はフラッシュメモリ１
に直接供給されないようになっている。
モリを備える装置本体には１２Ｖの電源を持つ必要がな
くなり、装置の構成を簡単で軽量にできる。また、基板
Ｂが接続されなければ１２Ｖ電圧が基板Ａに供給されな
いため、装置の故障等に起因するフラッシュメモリの偶
発的な更新を防止することができる。 ［実施例２］図３を参照して第２の実施例を説明する。
本実施例においては、基板Ａは１２Ｖを供給する電源９
を備えているものの、基板Ａ内で１２Ｖのラインが途切
れており、書き換え用の電源電圧はフラッシュメモリ１
に直接供給されないようになっている。
【００１６】基板Ｂ内の１３は短絡線である。本実施例
において、フラッシュメモリ１の内容を更新するために
は、まず外部装置５を中継基板Ｂを介して基板Ａと接続
する。すると、短絡線１３によって１２Ｖがスイッチン
グ素子７と接続される。このように基板Ｂを接続した
後、ＣＰＵ２がＩ／Ｏポート８を介してスイッチング素
子７をオンにすると、書き換え用の１２Ｖ電源がフラッ
シュメモリ１に供給されるようになる。このあと、実施
例１と同じく、新たなデータによりフラッシュメモリ１
を書き換えることができる。
において、フラッシュメモリ１の内容を更新するために
は、まず外部装置５を中継基板Ｂを介して基板Ａと接続
する。すると、短絡線１３によって１２Ｖがスイッチン
グ素子７と接続される。このように基板Ｂを接続した
後、ＣＰＵ２がＩ／Ｏポート８を介してスイッチング素
子７をオンにすると、書き換え用の１２Ｖ電源がフラッ
シュメモリ１に供給されるようになる。このあと、実施
例１と同じく、新たなデータによりフラッシュメモリ１
を書き換えることができる。
【００１７】以上のように、書き換え用の１２Ｖ電源
は、基板Ｂの仲介によりはじめてフラッシュメモリに供
給され得る。そのため、基板Ａの装置を単独で用いる場
合には、不用意に書き換え用の１２Ｖ電源がフラッシュ
メモリに印加されることを防止できる。
は、基板Ｂの仲介によりはじめてフラッシュメモリに供
給され得る。そのため、基板Ａの装置を単独で用いる場
合には、不用意に書き換え用の１２Ｖ電源がフラッシュ
メモリに印加されることを防止できる。
【００１８】［実施例３］図４を参照して第３の実施例
を説明する。図４において、回路１４は、端子Ｃが０Ｖ
になったときに、入力される電圧５Ｖを１２Ｖに上昇さ
せてＯＵＴ端子に出力する１２Ｖ発生回路である。また
１５は、通常端子Ｃを５Ｖに固定しておくためのプルア
ップ抵抗である。
を説明する。図４において、回路１４は、端子Ｃが０Ｖ
になったときに、入力される電圧５Ｖを１２Ｖに上昇さ
せてＯＵＴ端子に出力する１２Ｖ発生回路である。また
１５は、通常端子Ｃを５Ｖに固定しておくためのプルア
ップ抵抗である。
【００１９】本実施例において、フラッシュメモリ１の
内容を更新するときは、まず外部装置５を中継基板Ｂを
介して基板Ａに接続する。すると、プルアップ抵抗１５
の一方がコネクタ１０を介して基板Ｂ上のグラウンド電
極に接続されて０Ｖになる。従って１２Ｖ発生回路１４
の端子Ｃが０Ｖになるので、ＯＵＴ端子から１２Ｖが出
力される。そして、ＣＰＵ２からＩ／Ｏポート８を介し
てスイッチング素子７をＯＮしてフラッシュメモリ１に
１２Ｖを供給する。ＣＰＵ２は、書き換え用電圧をフラ
ッシュメモリ１に供給しつつ、書き換えるべきデータに
よりフラッシュメモリ１の内容を更新する。
内容を更新するときは、まず外部装置５を中継基板Ｂを
介して基板Ａに接続する。すると、プルアップ抵抗１５
の一方がコネクタ１０を介して基板Ｂ上のグラウンド電
極に接続されて０Ｖになる。従って１２Ｖ発生回路１４
の端子Ｃが０Ｖになるので、ＯＵＴ端子から１２Ｖが出
力される。そして、ＣＰＵ２からＩ／Ｏポート８を介し
てスイッチング素子７をＯＮしてフラッシュメモリ１に
１２Ｖを供給する。ＣＰＵ２は、書き換え用電圧をフラ
ッシュメモリ１に供給しつつ、書き換えるべきデータに
よりフラッシュメモリ１の内容を更新する。
【００２０】以上のように、基板Ｂを接続してはじめて
フラッシュメモリの書き換え用の電圧が発生して書き換
えが可能となるため、素子の故障等により偶発的にフラ
ッシュメモリの内容が書き換えられ、保持されるべきデ
ータが破壊されることを防止できる。
フラッシュメモリの書き換え用の電圧が発生して書き換
えが可能となるため、素子の故障等により偶発的にフラ
ッシュメモリの内容が書き換えられ、保持されるべきデ
ータが破壊されることを防止できる。
【００２１】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
【００２２】
【発明の効果】以上説明してきたように、フラッシュメ
モリが実装されている基板にその書き換え用の電源を設
けずに、コストアップを招くことなくフラッシュメモリ
の内容の更新ができる構成にすることにができる。ま
た、外部装置を接続しなければフラッシュメモリにその
書き換え用電源が供給されない構成とすることで、誤っ
てメモリの内容を破壊してしまうおそれがなくなる。
モリが実装されている基板にその書き換え用の電源を設
けずに、コストアップを招くことなくフラッシュメモリ
の内容の更新ができる構成にすることにができる。ま
た、外部装置を接続しなければフラッシュメモリにその
書き換え用電源が供給されない構成とすることで、誤っ
てメモリの内容を破壊してしまうおそれがなくなる。
【００２３】
【図１】本発明の第１の実施例の説明図である。
【図２】従来のフラッシュメモリを使った例である。
【図３】本発明の第２の実施例の説明図である。
【図４】本発明の第３の実施例の説明図である。
１ フラッシュメモリ ２ ＣＰＵ ３ シリアル通信コントローラ ５ 外部装置（コンピュータ等） ８ Ｉ／Ｏポート １１ １２Ｖ電源 １３ 短絡線 １４ １２Ｖ発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０９ Ｄ
Claims (6)
- 【請求項１】 第１の駆動電圧により記憶内容を読出
し、第２の駆動電圧により記憶内容を更新する記憶手段
を有する第１の装置と、 前記記憶手段の記憶内容を更新するための更新データを
供給する供給手段と、前記第２の駆動電圧を供給する電
源手段とを有する第２の装置とを備え、 前記第１の装置と第２の装置とを接続することで、前記
供給手段により更新データが第１記憶手段に供給される
と共に、前記電源手段により第２の駆動電圧が前記記憶
手段に供給されることを特徴とする情報記憶システム。 - 【請求項２】 第１の駆動電圧により記憶内容を読出
し、第２の駆動電圧により記憶内容を更新する記憶手段
と、前記第２の駆動電圧を発生する電源手段とを有する
第１の装置と、 前記記憶手段の記憶内容を更新するための更新データを
供給する供給手段と、前記第１の装置との接続により所
定の回路形態を形成する接続手段とを有する第２の装置
とを備え、 前記第１の装置と第２の装置とを接続することで、前記
接続手段により形成される所定形態の回路を介して前記
電源手段により第２の駆動電圧が前記記憶手段に供給さ
れるとともに、前記供給手段により更新データが第１記
憶手段に供給されることを特徴とする情報記憶システ
ム。 - 【請求項３】 前記接続手段は、前記電源手段と記憶手
段とを接続する回路を形成することを特徴とする請求項
２に記載の情報記憶システム。 - 【請求項４】 前記電源手段は、印加される信号電圧が
所定電圧の場合に前記第２の電圧を供給し、前記接続手
段は、前記電源手段に前記所定電圧を印加する回路を形
成することを特徴とする請求項２に記載の情報記憶シス
テム。 - 【請求項５】 記憶内容を書き換えるための第１の電圧
と、記憶内容を読出すための第２の電圧とが異なる記憶
装置の記憶内容を更新する情報記憶システムであって、 前記記憶内容を書き換えるデータと前記第１の電圧とを
同一の外部装置を介して供給することを特徴とする情報
記憶システム。 - 【請求項６】 前記第１の電圧は、前記記憶装置と前記
外部装置との接続により供給されることを特徴とする請
求項５に記載の情報記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25662594A JPH08123586A (ja) | 1994-10-21 | 1994-10-21 | 情報記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25662594A JPH08123586A (ja) | 1994-10-21 | 1994-10-21 | 情報記憶システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08123586A true JPH08123586A (ja) | 1996-05-17 |
Family
ID=17295216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25662594A Withdrawn JPH08123586A (ja) | 1994-10-21 | 1994-10-21 | 情報記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08123586A (ja) |
-
1994
- 1994-10-21 JP JP25662594A patent/JPH08123586A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |