JPH08123682A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH08123682A JPH08123682A JP6284425A JP28442594A JPH08123682A JP H08123682 A JPH08123682 A JP H08123682A JP 6284425 A JP6284425 A JP 6284425A JP 28442594 A JP28442594 A JP 28442594A JP H08123682 A JPH08123682 A JP H08123682A
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- instruction
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/7857—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) using interleaved memory
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Abstract
(57)【要約】
【目的】演算処理効率を損なうことなく外部メモリより
データを読み込めるようにして、パイプライン処理能率
および演算処理回数を向上させる。 【構成】Ｃ−ＢＵＳ１０には、係数メモリ（Ｃ−ＭＥ
Ｍ）１６と、汎用メモリ（Ｇ−ＲＡＭ）２０と、算術論
理演算ユニット（ＡＬＵ）２６と、積和演算器（ＭＡ
Ｃ）２８と、プログラムメモリ（Ｐ−ＭＥＭ）３２と、
ホストインタフェース回路（ＨＯＳＴ−Ｉ／Ｏ）３４と
が接続されている。Ｄ−ＢＵＳ１２には、データメモリ
（Ｄ−ＭＥＭ）１８と、汎用メモリ（Ｇ−ＲＡＭ）２０
と、外部メモリ用入出力インタフェース回路（ＥＸ−Ｉ
／Ｏ）２２と、オーディオ・インタフェース回路（ＡＵ
−Ｉ／Ｏ）２４と、算術論理演算ユニット（ＡＬＵ）２
６と、積和演算器（ＭＡＣ）２８とが接続されている。
Ｇ−ＢＵＳ１４には、汎用メモリ（Ｇ−ＭＥＭ）２０
と、外部メモリ用入出力インタフェース回路（ＥＸ−Ｉ
／Ｏ）２２と、算術論理演算ユニット（ＡＬＵ）２６と
が接続されている。
データを読み込めるようにして、パイプライン処理能率
および演算処理回数を向上させる。 【構成】Ｃ−ＢＵＳ１０には、係数メモリ（Ｃ−ＭＥ
Ｍ）１６と、汎用メモリ（Ｇ−ＲＡＭ）２０と、算術論
理演算ユニット（ＡＬＵ）２６と、積和演算器（ＭＡ
Ｃ）２８と、プログラムメモリ（Ｐ−ＭＥＭ）３２と、
ホストインタフェース回路（ＨＯＳＴ−Ｉ／Ｏ）３４と
が接続されている。Ｄ−ＢＵＳ１２には、データメモリ
（Ｄ−ＭＥＭ）１８と、汎用メモリ（Ｇ−ＲＡＭ）２０
と、外部メモリ用入出力インタフェース回路（ＥＸ−Ｉ
／Ｏ）２２と、オーディオ・インタフェース回路（ＡＵ
−Ｉ／Ｏ）２４と、算術論理演算ユニット（ＡＬＵ）２
６と、積和演算器（ＭＡＣ）２８とが接続されている。
Ｇ−ＢＵＳ１４には、汎用メモリ（Ｇ−ＭＥＭ）２０
と、外部メモリ用入出力インタフェース回路（ＥＸ−Ｉ
／Ｏ）２２と、算術論理演算ユニット（ＡＬＵ）２６と
が接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン方式のデ
ィジタル信号処理装置に関する。
ィジタル信号処理装置に関する。
【０００２】
【従来の技術】従来より、ディジタルフィルタ、ディジ
タル自動等化、高速フーリエ変換（ＦＦＴ）等のように
数多くの積和演算を扱うディジタル信号処理にＤＳＰ(D
igitalSignal Processor)が用いられている。一般にＤ
ＳＰは、高速の積和演算処理を実現するために、高速乗
算器、加算器、プログラム用メモリ、データ用メモリ等
を内蔵し、パイプライン処理を行えるマイクロプログラ
ム制御またはＰＬＡ制御型のマイクロプロセッサとして
構成されている。また、ＤＳＰは、入出力機能も備えて
おり、記憶するデータが多い場合には、入出力インタフ
ェースを介して外部の補助メモリにデータを蓄えるよう
にしている。
タル自動等化、高速フーリエ変換（ＦＦＴ）等のように
数多くの積和演算を扱うディジタル信号処理にＤＳＰ(D
igitalSignal Processor)が用いられている。一般にＤ
ＳＰは、高速の積和演算処理を実現するために、高速乗
算器、加算器、プログラム用メモリ、データ用メモリ等
を内蔵し、パイプライン処理を行えるマイクロプログラ
ム制御またはＰＬＡ制御型のマイクロプロセッサとして
構成されている。また、ＤＳＰは、入出力機能も備えて
おり、記憶するデータが多い場合には、入出力インタフ
ェースを介して外部の補助メモリにデータを蓄えるよう
にしている。
【０００３】上記のような外部メモリにＤＳＰが随時ア
クセスできるようにするために、一般的には図８に示す
ようなシステム構成が採られている。このＤＳＰシステ
ムでは、ＤＳＰ１００内の演算制御部１０２が外部メモ
リ１０４にアドレス情報を直接与え、書き込み時には演
算制御部１０２からの書き込みデータがデータバス１０
６および入出力ポート１０８を介して外部メモリ１０４
に送られ、読み出し時には外部メモリ１０４からの読み
出しデータが入出力ポート１０８およびデータバス１０
６を介して演算制御部１０２に送られる。
クセスできるようにするために、一般的には図８に示す
ようなシステム構成が採られている。このＤＳＰシステ
ムでは、ＤＳＰ１００内の演算制御部１０２が外部メモ
リ１０４にアドレス情報を直接与え、書き込み時には演
算制御部１０２からの書き込みデータがデータバス１０
６および入出力ポート１０８を介して外部メモリ１０４
に送られ、読み出し時には外部メモリ１０４からの読み
出しデータが入出力ポート１０８およびデータバス１０
６を介して演算制御部１０２に送られる。
【０００４】しかし、この方式では、データ転送が完了
するまで演算制御部１０２内の各部は次のステップに移
れないため、パイプライン処理がその間ホールド状態に
なるという不具合がある。実際、演算制御部１０２が内
部メモリ１１０にアクセスするときと比べて、外部メモ
リ１０４へのアクセスに要する時間は長いのが普通であ
る。
するまで演算制御部１０２内の各部は次のステップに移
れないため、パイプライン処理がその間ホールド状態に
なるという不具合がある。実際、演算制御部１０２が内
部メモリ１１０にアクセスするときと比べて、外部メモ
リ１０４へのアクセスに要する時間は長いのが普通であ
る。
【０００５】たとえば、音場再生、音場補償等のオーデ
ィオ・ディジタル信号処理では、ＣＤ（Compact Disc）
からのオーディオデータが１６ビットのデータ長を有し
ている。このようなオーディオデータを１６ビットのデ
ータ長のままで外部メモリ１０４との間で入出力すると
なると、入出力ピンの個数の増大および外部メモリデバ
イスの個数の増大等を来し、ハードウェアコストが相当
高くなってしまう。これは、反射音の処理等のように大
量の遅延データを扱う場合に特に顕著となる。このた
め、外部メモリ１０４との間の入出力ビット数を少なく
し、入出力回数を多くすることにより、全体のハードウ
ェアコストを下げるようにしている。しかし、その代償
として、外部メモリ１０４へのアクセス時間が長くなっ
ており、それだけパイプラインがホールドされる時間も
長く、ＤＳＰの処理能率が低くなるという問題を起こし
ている。
ィオ・ディジタル信号処理では、ＣＤ（Compact Disc）
からのオーディオデータが１６ビットのデータ長を有し
ている。このようなオーディオデータを１６ビットのデ
ータ長のままで外部メモリ１０４との間で入出力すると
なると、入出力ピンの個数の増大および外部メモリデバ
イスの個数の増大等を来し、ハードウェアコストが相当
高くなってしまう。これは、反射音の処理等のように大
量の遅延データを扱う場合に特に顕著となる。このた
め、外部メモリ１０４との間の入出力ビット数を少なく
し、入出力回数を多くすることにより、全体のハードウ
ェアコストを下げるようにしている。しかし、その代償
として、外部メモリ１０４へのアクセス時間が長くなっ
ており、それだけパイプラインがホールドされる時間も
長く、ＤＳＰの処理能率が低くなるという問題を起こし
ている。
【０００６】図９は、上記の問題を解決する方式として
従来より採られているＤＳＰシステムの構成を示す。こ
の方式では、ＤＳＰ１００’内に、外部メモリ１０４に
対してデータの書き込みおよび読み出しを行える外部メ
モリコントローラ１１２を設けている。この外部メモリ
コントローラ１１２は、アドレス情報を一時的に保持す
るためのアドレスレジスタ１１２ａと、データを一時的
に保持するためのデータレジスタ１１２ｂとを有してい
る。
従来より採られているＤＳＰシステムの構成を示す。こ
の方式では、ＤＳＰ１００’内に、外部メモリ１０４に
対してデータの書き込みおよび読み出しを行える外部メ
モリコントローラ１１２を設けている。この外部メモリ
コントローラ１１２は、アドレス情報を一時的に保持す
るためのアドレスレジスタ１１２ａと、データを一時的
に保持するためのデータレジスタ１１２ｂとを有してい
る。
【０００７】演算制御部１０２が外部メモリ１０４にデ
ータを書き込むとき、演算制御部１０２はアドレス情報
およびデータをデータバス１０６を介して外部メモリコ
ントローラ１１２に転送するだけでよく、これで演算制
御部１０２の各部が次のステップに移れる。一方、外部
メモリコントローラ１１２は、演算制御部１２４からの
アドレス情報およびデータをそれぞれアドレスレジスタ
１１２ａおよびデータレジスタ１１２ｂに保持し、外部
メモリ１１２にアクセスして当該アドレス情報で指定さ
れるメモリ番地に当該データを書き込む。この書き込み
は、予め規定されたサイクルで行われる。
ータを書き込むとき、演算制御部１０２はアドレス情報
およびデータをデータバス１０６を介して外部メモリコ
ントローラ１１２に転送するだけでよく、これで演算制
御部１０２の各部が次のステップに移れる。一方、外部
メモリコントローラ１１２は、演算制御部１２４からの
アドレス情報およびデータをそれぞれアドレスレジスタ
１１２ａおよびデータレジスタ１１２ｂに保持し、外部
メモリ１１２にアクセスして当該アドレス情報で指定さ
れるメモリ番地に当該データを書き込む。この書き込み
は、予め規定されたサイクルで行われる。
【０００８】演算制御部１０２が外部メモリ１０４より
データを読み出すとき、演算制御部１０２はアドレス情
報をデータバス１０６を介して外部メモリコントローラ
１１２に転送する。外部メモリコントローラ１１２が外
部メモリ１０４よりデータを読み出すときにも、予め規
定されたサイクルを要する。外部メモリコントローラ１
１２において、アドレスレジスタ１１２ａに演算制御部
１０２からのアドレス情報がロードされた時、データレ
ジスタ１１２ｂには前回のメモリサイクルで外部メモリ
１０４から読み出されたデータが格納されている。した
がって、演算制御部１０２は今回のアドレス情報を外部
メモリコントローラ１１２に送ると同時に外部メモリコ
ントローラ１１２から前回のデータを受け取ることがで
き、演算制御部１０２の各部が直ちに次のステップに移
れる。
データを読み出すとき、演算制御部１０２はアドレス情
報をデータバス１０６を介して外部メモリコントローラ
１１２に転送する。外部メモリコントローラ１１２が外
部メモリ１０４よりデータを読み出すときにも、予め規
定されたサイクルを要する。外部メモリコントローラ１
１２において、アドレスレジスタ１１２ａに演算制御部
１０２からのアドレス情報がロードされた時、データレ
ジスタ１１２ｂには前回のメモリサイクルで外部メモリ
１０４から読み出されたデータが格納されている。した
がって、演算制御部１０２は今回のアドレス情報を外部
メモリコントローラ１１２に送ると同時に外部メモリコ
ントローラ１１２から前回のデータを受け取ることがで
き、演算制御部１０２の各部が直ちに次のステップに移
れる。
【０００９】このように、外部メモリコントローラ１１
２が外部メモリ１０４に対するデータの書き込みおよび
読み出しを実行するため、演算制御部１０２は外部メモ
リコントローラ１１２との間でデータバス１０６を介し
てアドレス情報およびデータの転送を行えばよく、パイ
プライン処理をホールドしなくて済む。
２が外部メモリ１０４に対するデータの書き込みおよび
読み出しを実行するため、演算制御部１０２は外部メモ
リコントローラ１１２との間でデータバス１０６を介し
てアドレス情報およびデータの転送を行えばよく、パイ
プライン処理をホールドしなくて済む。
【００１０】
【発明が解決しようとする課題】上記した図９のＤＳＰ
システムは、外部メモリ１０４をアクセスする際に全体
のパイプライン処理をホールドしなくて済むという限り
では、演算処理の高速性を担保している。しかしなが
ら、演算制御部１０２が外部メモリコントローラ１１２
にアクセスする間はデータバス１０６が使用中となるた
め、演算制御部１０２内で演算処理を行うことはできな
い。つまり、外部メモリ１０４を１回アクセスすること
で演算制御部１０２における演算処理を１回減らしてい
る。上記したような音場再生等のオーディオ・ディジタ
ル信号処理では、オーディオ信号のサンプリング周波数
で規定される一定時間内にどれだけ多くの積和演算を実
行できるかでＤＳＰの性能が決まる。この従来システム
では、外部メモリ１０４からデータを読み出す命令の実
行によって演算制御部１０２における演算処理回数が減
少するため、ＤＳＰの性能を十分に引き出せないという
問題があった。
システムは、外部メモリ１０４をアクセスする際に全体
のパイプライン処理をホールドしなくて済むという限り
では、演算処理の高速性を担保している。しかしなが
ら、演算制御部１０２が外部メモリコントローラ１１２
にアクセスする間はデータバス１０６が使用中となるた
め、演算制御部１０２内で演算処理を行うことはできな
い。つまり、外部メモリ１０４を１回アクセスすること
で演算制御部１０２における演算処理を１回減らしてい
る。上記したような音場再生等のオーディオ・ディジタ
ル信号処理では、オーディオ信号のサンプリング周波数
で規定される一定時間内にどれだけ多くの積和演算を実
行できるかでＤＳＰの性能が決まる。この従来システム
では、外部メモリ１０４からデータを読み出す命令の実
行によって演算制御部１０２における演算処理回数が減
少するため、ＤＳＰの性能を十分に引き出せないという
問題があった。
【００１１】本発明は、かかる問題点に鑑みてなされた
もので、演算処理効率を損なうことなく外部メモリより
データを読み込めるようにして、パイプライン処理の高
速性を確保すると同時に単位時間当たりの演算処理回数
を可及的に多くし、処理能力を向上させたディジタル信
号処理装置を提供することを目的とする。
もので、演算処理効率を損なうことなく外部メモリより
データを読み込めるようにして、パイプライン処理の高
速性を確保すると同時に単位時間当たりの演算処理回数
を可及的に多くし、処理能力を向上させたディジタル信
号処理装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のディジタル信号処理装置は、パイ
プライン方式で一連の命令を実行してディジタル信号を
処理するディジタル信号処理装置において、異なるデー
タを同時に転送できるようになされた第１、第２および
第３のバスと、前記第１のバスに接続された第１の内部
メモリと、前記第２のバスに接続された第２の内部メモ
リと、前記第１および第２のバスに接続された演算手段
と、前記第３のバスに接続されるとともに、少なくとも
前記第１および第２のバスの一方に接続された第３の内
部メモリと、前記第３のバスに接続されるとともに、少
なくとも前記第１および第２のバスの一方に接続され、
かつ外部メモリにデータの書き込みおよび読み出しを行
える入出力インタフェース手段とを有し、所定の１つの
命令実行サイクルの間に、前記第１および第２のバスを
使用する第１の命令と、前記第３のバスを使用する第２
の命令とを並列的に実行する構成とした。
めに、本発明の第１のディジタル信号処理装置は、パイ
プライン方式で一連の命令を実行してディジタル信号を
処理するディジタル信号処理装置において、異なるデー
タを同時に転送できるようになされた第１、第２および
第３のバスと、前記第１のバスに接続された第１の内部
メモリと、前記第２のバスに接続された第２の内部メモ
リと、前記第１および第２のバスに接続された演算手段
と、前記第３のバスに接続されるとともに、少なくとも
前記第１および第２のバスの一方に接続された第３の内
部メモリと、前記第３のバスに接続されるとともに、少
なくとも前記第１および第２のバスの一方に接続され、
かつ外部メモリにデータの書き込みおよび読み出しを行
える入出力インタフェース手段とを有し、所定の１つの
命令実行サイクルの間に、前記第１および第２のバスを
使用する第１の命令と、前記第３のバスを使用する第２
の命令とを並列的に実行する構成とした。
【００１３】また、本発明の第２のディジタル信号処理
装置は、上記第１のディジタル信号処理装置において、
前記所定の１つの命令実行サイクルの間に、前記第１の
命令については、前記第１および第２の内部メモリから
それぞれデータが読み出されて、それらの読み出された
データが前記第１および第２のバスを介して前記演算手
段に転送され、次いで前記演算手段で両データについて
所定の演算が行われ、前記第２の命令については、前記
第３の内部メモリより所定のアドレス情報が前記第３の
バスを介して前記入出力インタフェース手段に送られ、
次いで予め前記外部メモリより前記入出力インタフェー
ス手段に読み出されているデータが前記第３のバスを介
して前記第３の内部メモリに転送される構成とした。
装置は、上記第１のディジタル信号処理装置において、
前記所定の１つの命令実行サイクルの間に、前記第１の
命令については、前記第１および第２の内部メモリから
それぞれデータが読み出されて、それらの読み出された
データが前記第１および第２のバスを介して前記演算手
段に転送され、次いで前記演算手段で両データについて
所定の演算が行われ、前記第２の命令については、前記
第３の内部メモリより所定のアドレス情報が前記第３の
バスを介して前記入出力インタフェース手段に送られ、
次いで予め前記外部メモリより前記入出力インタフェー
ス手段に読み出されているデータが前記第３のバスを介
して前記第３の内部メモリに転送される構成とした。
【００１４】また、本発明の第３のディジタル信号処理
装置は、上記第２のディジタル信号処理装置において、
前記第３の内部メモリには、前記外部メモリにアクセス
するための前記アドレス情報を格納するための第１のメ
モリ領域と、前記外部メモリより転送されたデータを格
納するための第２のメモリ領域とが設定され、各々対応
する前記アドレス情報と前記データとはそれぞれが格納
される前記第１のメモリ領域におけるメモリ番地と前記
第２のメモリ領域におけるメモリ番地との間に一定のオ
フセットを有している構成とした。
装置は、上記第２のディジタル信号処理装置において、
前記第３の内部メモリには、前記外部メモリにアクセス
するための前記アドレス情報を格納するための第１のメ
モリ領域と、前記外部メモリより転送されたデータを格
納するための第２のメモリ領域とが設定され、各々対応
する前記アドレス情報と前記データとはそれぞれが格納
される前記第１のメモリ領域におけるメモリ番地と前記
第２のメモリ領域におけるメモリ番地との間に一定のオ
フセットを有している構成とした。
【００１５】本発明の第４のディジタル信号処理装置
は、パイプライン方式で一連の命令を実行してディジタ
ル信号を処理するディジタル信号処理装置において、異
なるデータを同時に転送できるようになされた第１、第
２および第３のバスと、前記第１および第２のバスにそ
れぞれ接続され、少なくとも一方がデュアルポート型に
構成されるとともに前記第３のバスにも接続された第１
および第２の内部メモリと、前記第１および第２のバス
に接続された演算手段と、前記第３のバスに接続される
とともに、少なくとも前記第１および第２のバスの一方
に接続され、かつ外部メモリにデータの書き込みおよび
読み出しを行える入出力インタフェース手段とを有し、
所定の１つの命令実行サイクルの間に、前記第１および
第２のバスを使用する第１の命令と、前記第３のバスを
使用する第２の命令とを並列的に実行する構成とした。
は、パイプライン方式で一連の命令を実行してディジタ
ル信号を処理するディジタル信号処理装置において、異
なるデータを同時に転送できるようになされた第１、第
２および第３のバスと、前記第１および第２のバスにそ
れぞれ接続され、少なくとも一方がデュアルポート型に
構成されるとともに前記第３のバスにも接続された第１
および第２の内部メモリと、前記第１および第２のバス
に接続された演算手段と、前記第３のバスに接続される
とともに、少なくとも前記第１および第２のバスの一方
に接続され、かつ外部メモリにデータの書き込みおよび
読み出しを行える入出力インタフェース手段とを有し、
所定の１つの命令実行サイクルの間に、前記第１および
第２のバスを使用する第１の命令と、前記第３のバスを
使用する第２の命令とを並列的に実行する構成とした。
【００１６】
【作用】本発明のディジタル信号処理装置では、主とし
て演算処理に用いられる第１および第２のバスの外に、
入出力インタフェース手段に接続するデータ転送用の第
３のバスを設けている。これにより、１つの並列型命令
の命令実行サイクルの中で、第１および第２のバスを用
いて演算命令が実行されると同時に、第３のバスを用い
て外部メモリからのデータを内部メモリに取り込むこと
ができる。
て演算処理に用いられる第１および第２のバスの外に、
入出力インタフェース手段に接続するデータ転送用の第
３のバスを設けている。これにより、１つの並列型命令
の命令実行サイクルの中で、第１および第２のバスを用
いて演算命令が実行されると同時に、第３のバスを用い
て外部メモリからのデータを内部メモリに取り込むこと
ができる。
【００１７】
【実施例】以下、図１〜図７を参照して本発明の実施例
を説明する。
を説明する。
【００１８】図１は、本発明の一実施例によるオーディ
オ・ディジタル信号処理用ＤＳＰのシステム構成を示
す。このＤＳＰシステムは、互いに独立した３本のデー
タバス（Ｃ−ＢＵＳ１０，Ｄ−ＢＵＳ１２，Ｇ−ＢＵＳ
１４）を有し、これらのバスに各部を図示のように接続
してなる。
オ・ディジタル信号処理用ＤＳＰのシステム構成を示
す。このＤＳＰシステムは、互いに独立した３本のデー
タバス（Ｃ−ＢＵＳ１０，Ｄ−ＢＵＳ１２，Ｇ−ＢＵＳ
１４）を有し、これらのバスに各部を図示のように接続
してなる。
【００１９】Ｃ−ＢＵＳ１０には、係数メモリ（Ｃ−Ｍ
ＥＭ）１６と、汎用メモリ（Ｇ−ＲＡＭ）２０と、算術
論理演算ユニット（ＡＬＵ）２６と、積和演算器（ＭＡ
Ｃ）２８と、プログラムメモリ（Ｐ−ＭＥＭ）３２と、
ホストインタフェース回路（ＨＯＳＴ−Ｉ／Ｏ）３４と
が接続されている。
ＥＭ）１６と、汎用メモリ（Ｇ−ＲＡＭ）２０と、算術
論理演算ユニット（ＡＬＵ）２６と、積和演算器（ＭＡ
Ｃ）２８と、プログラムメモリ（Ｐ−ＭＥＭ）３２と、
ホストインタフェース回路（ＨＯＳＴ−Ｉ／Ｏ）３４と
が接続されている。
【００２０】Ｄ−ＢＵＳ１２には、データメモリ（Ｄ−
ＭＥＭ）１８と、汎用メモリ（Ｇ−ＲＡＭ）２０と、外
部メモリ用入出力インタフェース回路（ＥＸ−Ｉ／Ｏ）
２２と、オーディオ・インタフェース回路（ＡＵ−Ｉ／
Ｏ）２４と、算術論理演算ユニット（ＡＬＵ）２６と、
積和演算器（ＭＡＣ）２８とが接続されている。
ＭＥＭ）１８と、汎用メモリ（Ｇ−ＲＡＭ）２０と、外
部メモリ用入出力インタフェース回路（ＥＸ−Ｉ／Ｏ）
２２と、オーディオ・インタフェース回路（ＡＵ−Ｉ／
Ｏ）２４と、算術論理演算ユニット（ＡＬＵ）２６と、
積和演算器（ＭＡＣ）２８とが接続されている。
【００２１】Ｇ−ＢＵＳ１４には、汎用メモリ（Ｇ−Ｍ
ＥＭ）２０と、外部メモリ用入出力インタフェース回路
（ＥＸ−Ｉ／Ｏ）２２と、算術論理演算ユニット（ＡＬ
Ｕ）２６とが接続されている。
ＥＭ）２０と、外部メモリ用入出力インタフェース回路
（ＥＸ−Ｉ／Ｏ）２２と、算術論理演算ユニット（ＡＬ
Ｕ）２６とが接続されている。
【００２２】Ｃ−ＭＥＭ１６、Ｄ−ＭＥＭ１８およびＧ
−ＭＥＭ２０は各々ＲＡＭ（RandamAccess Memory）か
らなる。Ｃ−ＭＥＭ１６には、主として積和演算のため
の係数データが格納されるとともに、ＥＸ−Ｉ／Ｏ２２
に接続されている外部メモリ（図示せず）にアクセスす
るためのアドレス情報も格納される。Ｄ−ＭＥＭ１８に
は、積和演算その他の演算に用いるデータ（主としてオ
ーディオデータ）および演算結果のデータが格納され
る。
−ＭＥＭ２０は各々ＲＡＭ（RandamAccess Memory）か
らなる。Ｃ−ＭＥＭ１６には、主として積和演算のため
の係数データが格納されるとともに、ＥＸ−Ｉ／Ｏ２２
に接続されている外部メモリ（図示せず）にアクセスす
るためのアドレス情報も格納される。Ｄ−ＭＥＭ１８に
は、積和演算その他の演算に用いるデータ（主としてオ
ーディオデータ）および演算結果のデータが格納され
る。
【００２３】Ｇ−ＭＥＭ２０は、通常はＤ−ＭＥＭ１８
の拡張メモリとして使用される。音場再生等のように大
量の遅延データを扱う場合には、Ｄ−ＭＥＭ１８に入り
切れない遅延データがＲＡＭからなる外部メモリに蓄積
され、必要な時に後述する所定の命令（ＢＲＤＥ命令）
によって外部メモリから遅延データをＧ−ＭＥＭ２０に
取り込むようにしている。この場合、Ｇ−ＭＥＭ２０に
は、外部メモリをアクセスするためのアドレス情報も格
納される。なお、Ｇ−ＭＥＭ２０は、Ｃ−ＭＥＭ１６の
拡張メモリとしても使用可能であり、必要に応じて係数
データを格納することもある。
の拡張メモリとして使用される。音場再生等のように大
量の遅延データを扱う場合には、Ｄ−ＭＥＭ１８に入り
切れない遅延データがＲＡＭからなる外部メモリに蓄積
され、必要な時に後述する所定の命令（ＢＲＤＥ命令）
によって外部メモリから遅延データをＧ−ＭＥＭ２０に
取り込むようにしている。この場合、Ｇ−ＭＥＭ２０に
は、外部メモリをアクセスするためのアドレス情報も格
納される。なお、Ｇ−ＭＥＭ２０は、Ｃ−ＭＥＭ１６の
拡張メモリとしても使用可能であり、必要に応じて係数
データを格納することもある。
【００２４】Ｃ−ＭＥＭ１６、Ｄ−ＭＥＭ１８およびＧ
−ＭＥＭ２０には、それぞれアドレス計算を行うための
アドレッシングユニット１７，１９，２１が付いてい
る。
−ＭＥＭ２０には、それぞれアドレス計算を行うための
アドレッシングユニット１７，１９，２１が付いてい
る。
【００２５】ＥＸ−Ｉ／Ｏ２２は、上記遅延データ蓄積
用の外部メモリにも接続され、その外部メモリにアクセ
スしてデータの書き込みまたは読み出しを行えるメモリ
制御機能を有しており、メモリアクセスのアドレス情報
を保持するアドレスレジスタと書き込みまたは読み出し
データを保持するデータレジスタを内蔵している。
用の外部メモリにも接続され、その外部メモリにアクセ
スしてデータの書き込みまたは読み出しを行えるメモリ
制御機能を有しており、メモリアクセスのアドレス情報
を保持するアドレスレジスタと書き込みまたは読み出し
データを保持するデータレジスタを内蔵している。
【００２６】ＡＵ−Ｉ／Ｏ２４は、本ＤＳＰと外部のデ
ィジタル・オーディオ回路との間でデータのやりとりを
行うためのインタフェース回路であり、たとえば前段の
ＣＤ再生回路や次段のディジタルフィルタあるいはＤ／
Ａコンバータ等に接続されている。外部回路からオーデ
ィオ信号（データ）が入力されるときは、ＡＵ−Ｉ／Ｏ
２４内のレジスタに１個のデータが揃うと、後述する制
御装置３２に割り込みがかけられ、割込み処理で該デー
タがＤ−ＢＵＳ１２を介してＤ−ＭＥＭ１８に格納され
るようになっている。
ィジタル・オーディオ回路との間でデータのやりとりを
行うためのインタフェース回路であり、たとえば前段の
ＣＤ再生回路や次段のディジタルフィルタあるいはＤ／
Ａコンバータ等に接続されている。外部回路からオーデ
ィオ信号（データ）が入力されるときは、ＡＵ−Ｉ／Ｏ
２４内のレジスタに１個のデータが揃うと、後述する制
御装置３２に割り込みがかけられ、割込み処理で該デー
タがＤ−ＢＵＳ１２を介してＤ−ＭＥＭ１８に格納され
るようになっている。
【００２７】ＡＬＵ２６は、任意の算術演算および論理
演算を行う演算器であり、アキュムレータも内蔵してい
る。ＭＡＣ２８は、専ら積和演算を行う演算器であり、
乗算器とアキュムレータと内蔵している。このように２
つの演算器（ＡＬＵ２６、ＭＡＣ２８）が備えられてい
るため、たとえばＡＬＵ２６で加算を行いながらＭＡＣ
２８で畳み込みを行うというような並列処理が可能とな
っている。
演算を行う演算器であり、アキュムレータも内蔵してい
る。ＭＡＣ２８は、専ら積和演算を行う演算器であり、
乗算器とアキュムレータと内蔵している。このように２
つの演算器（ＡＬＵ２６、ＭＡＣ２８）が備えられてい
るため、たとえばＡＬＵ２６で加算を行いながらＭＡＣ
２８で畳み込みを行うというような並列処理が可能とな
っている。
【００２８】Ｐ−ＭＥＭ３２はＲＡＭ（Randam Access
Memory）からなり、本ＤＳＰの処理動作を規定するプロ
グラムを格納する。制御回路３０は、Ｐ−ＭＥＭ３２か
ら命令を逐次読み出し、ＰＬＡ(Program Logic Array）
制御方式でシステム内のレジスタ、ゲート類（図示せ
ず）を制御し、各部に当該命令を実行させるように機能
する。図１では、説明の便宜上、制御バスは図示してい
ない。
Memory）からなり、本ＤＳＰの処理動作を規定するプロ
グラムを格納する。制御回路３０は、Ｐ−ＭＥＭ３２か
ら命令を逐次読み出し、ＰＬＡ(Program Logic Array）
制御方式でシステム内のレジスタ、ゲート類（図示せ
ず）を制御し、各部に当該命令を実行させるように機能
する。図１では、説明の便宜上、制御バスは図示してい
ない。
【００２９】ＨＯＳＴ−Ｉ／Ｏ３４は、本ＤＳＰとホス
トコントローラ（図示せず）との間でプログラムやデー
タをやりとりするためのインタフェース回路であり、Ｃ
−ＢＵＳ１０とはパラレルポートで接続され、ホストコ
ントローラとはシリアルポートで接続されている。Ｐ−
ＭＥＭ３２に格納されるプログラム、Ｃ−ＭＥＭ１６に
格納される係数データおよびアドレス情報、Ｇ−ＭＥＭ
２０に格納されるアドレス情報は、ホストコントローラ
より与えられ、ＨＯＳＴ−Ｉ／Ｏ３４からＣ−ＢＵＳ１
０を介して各メモリにダウンロードされる。なお、Ｐ−
ＭＥＭ３２内のプログラムによりアドレス情報が変更さ
れる場合もある。
トコントローラ（図示せず）との間でプログラムやデー
タをやりとりするためのインタフェース回路であり、Ｃ
−ＢＵＳ１０とはパラレルポートで接続され、ホストコ
ントローラとはシリアルポートで接続されている。Ｐ−
ＭＥＭ３２に格納されるプログラム、Ｃ−ＭＥＭ１６に
格納される係数データおよびアドレス情報、Ｇ−ＭＥＭ
２０に格納されるアドレス情報は、ホストコントローラ
より与えられ、ＨＯＳＴ−Ｉ／Ｏ３４からＣ−ＢＵＳ１
０を介して各メモリにダウンロードされる。なお、Ｐ−
ＭＥＭ３２内のプログラムによりアドレス情報が変更さ
れる場合もある。
【００３０】本実施例のＤＳＰでは、上記のように３本
のデータバス（Ｃ−ＢＵＳ１０，Ｄ−ＢＵＳ１２，Ｇ−
ＢＵＳ１４）を設けており、これらのバス上で異なるア
ドレス情報またはデータを並列転送できるようになって
いる。
のデータバス（Ｃ−ＢＵＳ１０，Ｄ−ＢＵＳ１２，Ｇ−
ＢＵＳ１４）を設けており、これらのバス上で異なるア
ドレス情報またはデータを並列転送できるようになって
いる。
【００３１】Ｃ−ＢＵＳ１０上では、上記のようにホス
トコンピュータより各メモリにダウンロードされるプロ
グラム、アドレス情報、データの外に、Ｃ−ＭＥＭ１６
よりＤ−ＭＥＭ１８またはＥＸ−Ｉ／Ｏ２２へ与えられ
るアドレス情報、Ｃ−ＭＥＭ１６よりＡＬＵ２６または
ＭＡＣ２８に与えられる係数データ等が択一的に転送さ
れる。
トコンピュータより各メモリにダウンロードされるプロ
グラム、アドレス情報、データの外に、Ｃ−ＭＥＭ１６
よりＤ−ＭＥＭ１８またはＥＸ−Ｉ／Ｏ２２へ与えられ
るアドレス情報、Ｃ−ＭＥＭ１６よりＡＬＵ２６または
ＭＡＣ２８に与えられる係数データ等が択一的に転送さ
れる。
【００３２】Ｄ−ＢＵＳ１２上では、ＡＵ−Ｉ／Ｏ２４
とＤ−ＭＥＭ１８との間でやりとりされる入出力オーデ
ィオデータ、Ｄ−ＭＥＭ１８とＥＸ−Ｉ／Ｏ２２との間
でやりとりされる遅延オーディオデータ、Ｄ−ＭＥＭ１
８とＡＬＵ２６またはＭＡＣ２８との間でやりとりされ
る演算データ等が択一的に転送される。
とＤ−ＭＥＭ１８との間でやりとりされる入出力オーデ
ィオデータ、Ｄ−ＭＥＭ１８とＥＸ−Ｉ／Ｏ２２との間
でやりとりされる遅延オーディオデータ、Ｄ−ＭＥＭ１
８とＡＬＵ２６またはＭＡＣ２８との間でやりとりされ
る演算データ等が択一的に転送される。
【００３３】Ｇ−ＢＵＳ１４上では、Ｇ−ＭＥＭ２０と
ＥＸ−Ｉ／Ｏ２２との間でやりとりされるアドレス情報
および遅延オーディオデータ、Ｇ−ＭＥＭ１８からＡＬ
Ｕ２６に与えられる演算データ等が転送される。
ＥＸ−Ｉ／Ｏ２２との間でやりとりされるアドレス情報
および遅延オーディオデータ、Ｇ−ＭＥＭ１８からＡＬ
Ｕ２６に与えられる演算データ等が転送される。
【００３４】このように、３本のデータバス（Ｃ−ＢＵ
Ｓ１０，Ｄ−ＢＵＳ１２，Ｇ−ＢＵＳ１４）上で異なる
アドレス情報またはデータを同時に並列転送できるた
め、後述するように１つの命令実行サイクルで２つの命
令を並列処理することが可能となっている。
Ｓ１０，Ｄ−ＢＵＳ１２，Ｇ−ＢＵＳ１４）上で異なる
アドレス情報またはデータを同時に並列転送できるた
め、後述するように１つの命令実行サイクルで２つの命
令を並列処理することが可能となっている。
【００３５】図２は、本実施例のＤＳＰにおける命令ワ
ードのフィールド配置図である。図２の（Ａ）は命令ワ
ードの一般形式を示す。たとえば３２ビット長の１つの
命令ワードの中で２つの命令（プライマリ命令、セカン
ダリ命令）を指定することが可能となっており、ビット
［２９〜２２］のフィールドがプライマリ命令のオペコ
ードに割り当てられ、ビット［２１〜１４］のフィール
ドがセカンダリ命令のオペコードに割り当てられてい
る。ビット［３１，３０］は、２つの命令の組み合わせ
形式（モード）を指定する。ビット［１３〜０］は、オ
ペランドのアドレス指定に使われる。
ードのフィールド配置図である。図２の（Ａ）は命令ワ
ードの一般形式を示す。たとえば３２ビット長の１つの
命令ワードの中で２つの命令（プライマリ命令、セカン
ダリ命令）を指定することが可能となっており、ビット
［２９〜２２］のフィールドがプライマリ命令のオペコ
ードに割り当てられ、ビット［２１〜１４］のフィール
ドがセカンダリ命令のオペコードに割り当てられてい
る。ビット［３１，３０］は、２つの命令の組み合わせ
形式（モード）を指定する。ビット［１３〜０］は、オ
ペランドのアドレス指定に使われる。
【００３６】１つの命令ワードでプライマリ命令または
セカンダリ命令のいずれかを指定することも可能であ
る。図２の（Ｂ），（Ｃ）に、それぞれプライマリ命
令、セカンダリ命令が単独で指定される場合のフィール
ド配置を示す。
セカンダリ命令のいずれかを指定することも可能であ
る。図２の（Ｂ），（Ｃ）に、それぞれプライマリ命
令、セカンダリ命令が単独で指定される場合のフィール
ド配置を示す。
【００３７】本実施例のＤＳＰにおいては、Ｇ−ＢＵＳ
１４を用いて外部メモリからのデータ（遅延オーディオ
データ等）をＧ−ＭＥＭ２０に転送するためのバックグ
ランド外部メモリ読出命令（ＢＲＤＥ）が設定可能とな
っている。１つの命令ワードの中にＢＲＤＥ命令が単独
で指定されるときは、図２の（Ｄ）に示すような配置と
なり、セカンダリ命令のフィールドにＢＲＤＥ命令のオ
ペコードが入る。ＢＲＤＥ命令におけるアドレスは、規
定アドレスを基にＧ−ＭＥＭ２０のアドレス演算ユニッ
ト２１で生成されるため、オペランドは不要であり、ア
ドレッシング・フィールドは空き領域となる。１つの命
令ワードの中にＢＲＤＥ命令が他の命令（プライマリ命
令）と一緒に指定されるときは、図２の（Ｄ）と（Ａ）
とが合成された配置になり、アドレッシング・フィール
ドはプライマリ命令のオペランドに供される。
１４を用いて外部メモリからのデータ（遅延オーディオ
データ等）をＧ−ＭＥＭ２０に転送するためのバックグ
ランド外部メモリ読出命令（ＢＲＤＥ）が設定可能とな
っている。１つの命令ワードの中にＢＲＤＥ命令が単独
で指定されるときは、図２の（Ｄ）に示すような配置と
なり、セカンダリ命令のフィールドにＢＲＤＥ命令のオ
ペコードが入る。ＢＲＤＥ命令におけるアドレスは、規
定アドレスを基にＧ−ＭＥＭ２０のアドレス演算ユニッ
ト２１で生成されるため、オペランドは不要であり、ア
ドレッシング・フィールドは空き領域となる。１つの命
令ワードの中にＢＲＤＥ命令が他の命令（プライマリ命
令）と一緒に指定されるときは、図２の（Ｄ）と（Ａ）
とが合成された配置になり、アドレッシング・フィール
ドはプライマリ命令のオペランドに供される。
【００３８】次に、図３〜図７を参照して本実施例のＤ
ＳＰにおける幾つかの命令の命令実行サイクルの動作に
ついて説明する。
ＳＰにおける幾つかの命令の命令実行サイクルの動作に
ついて説明する。
【００３９】図３は、ＭＡＣ２８を用いて所定の積和演
算処理を行うＭＡＣ命令の１つである「ＭＡＣ△ＳＳ，
Ｄ（ｘｘ），＊Ｃ0 ，Ｍ0 」の命令実行サイクルを示
す。この命令は、「アドレス（ｘｘ）で指定されるＤ−
ＭＥＭ１８のメモリ番地の内容と（アドレッシングユニ
ット１７内の）Ｃ0 レジスタの内容（アドレス情報）で
指定されるＣ−ＭＥＭ１６のメモリ番地の内容とを乗算
し、その乗算結果を（ＭＡＣ２８内の）Ｍ0 レジスタの
内容とを加算し、その加算結果をＭ0 レジスタに格納せ
よ」という意味の命令である。
算処理を行うＭＡＣ命令の１つである「ＭＡＣ△ＳＳ，
Ｄ（ｘｘ），＊Ｃ0 ，Ｍ0 」の命令実行サイクルを示
す。この命令は、「アドレス（ｘｘ）で指定されるＤ−
ＭＥＭ１８のメモリ番地の内容と（アドレッシングユニ
ット１７内の）Ｃ0 レジスタの内容（アドレス情報）で
指定されるＣ−ＭＥＭ１６のメモリ番地の内容とを乗算
し、その乗算結果を（ＭＡＣ２８内の）Ｍ0 レジスタの
内容とを加算し、その加算結果をＭ0 レジスタに格納せ
よ」という意味の命令である。
【００４０】この命令が実行されるときの動作は次のよ
うになる。先ず、フェッチサイクル（Ｆｅｔｃｈ）で、
制御装置３０のメモリ読出部がＰ−ＭＥＭ３２よりこの
命令のワードを読み出す（）。次に、デコードサイク
ル（Ｄｅｃｏｄｅ）で、制御装置３０のデコーダ部がこ
の命令を解読する（）。この解読結果に基づき、制御
装置３０のマイクロプログラム制御部が作動して、所要
のレジスタ、ゲート類を働かせ、所要の各部にオペラン
ド処理（Ｏｐｅｒａｎｄ）および実行処理（Ｅｘｃｕｔ
ｉｏｎ）を行わせる。
うになる。先ず、フェッチサイクル（Ｆｅｔｃｈ）で、
制御装置３０のメモリ読出部がＰ−ＭＥＭ３２よりこの
命令のワードを読み出す（）。次に、デコードサイク
ル（Ｄｅｃｏｄｅ）で、制御装置３０のデコーダ部がこ
の命令を解読する（）。この解読結果に基づき、制御
装置３０のマイクロプログラム制御部が作動して、所要
のレジスタ、ゲート類を働かせ、所要の各部にオペラン
ド処理（Ｏｐｅｒａｎｄ）および実行処理（Ｅｘｃｕｔ
ｉｏｎ）を行わせる。
【００４１】オペランド処理サイクル（Ｏｐｅｒａｎ
ｄ）では、制御装置３０よりアドレッシングユニット１
７，１９を介してＣ−ＭＥＭ１６，Ｄ−ＭＥＭ１８にそ
れぞれアドレス情報が供給される。そして、Ｃ−ＭＥＭ
１６，Ｄ−ＭＥＭ１８よりそれぞれ読み出されたデータ
はＣ−ＢＵＳ１０，Ｄ−ＢＵＳ１２を介してＭＡＣ２８
に送られる（）。実行処理サイクル（Ｅｘｃｕｔｉｏ
ｎ）では、ＭＡＣ２８で乗算と加算が順次行われ、最終
の演算結果がレジスタＭO に格納される（）。
ｄ）では、制御装置３０よりアドレッシングユニット１
７，１９を介してＣ−ＭＥＭ１６，Ｄ−ＭＥＭ１８にそ
れぞれアドレス情報が供給される。そして、Ｃ−ＭＥＭ
１６，Ｄ−ＭＥＭ１８よりそれぞれ読み出されたデータ
はＣ−ＢＵＳ１０，Ｄ−ＢＵＳ１２を介してＭＡＣ２８
に送られる（）。実行処理サイクル（Ｅｘｃｕｔｉｏ
ｎ）では、ＭＡＣ２８で乗算と加算が順次行われ、最終
の演算結果がレジスタＭO に格納される（）。
【００４２】なお、本実施例のＤＳＰはパイプライン方
式で一連の命令を実行するため、相前後する命令の間で
は各命令実行サイクルが１フェーズだけずれている。た
とえば、ある命令についてデコードサイクル（Ｄｅｃｏ
ｄｅ）が行われている時は、これと同時に１つ前の命令
についてのオペランド処理サイクル（Ｏｐｅｒａｎｄ）
と、２つ前の命令についての実行処理サイクル（Ｅｘｃ
ｕｔｉｏｎ）と、１つ後の命令についてのフェッチサイ
クル（Ｆｅｔｃｈ）が行われている。
式で一連の命令を実行するため、相前後する命令の間で
は各命令実行サイクルが１フェーズだけずれている。た
とえば、ある命令についてデコードサイクル（Ｄｅｃｏ
ｄｅ）が行われている時は、これと同時に１つ前の命令
についてのオペランド処理サイクル（Ｏｐｅｒａｎｄ）
と、２つ前の命令についての実行処理サイクル（Ｅｘｃ
ｕｔｉｏｎ）と、１つ後の命令についてのフェッチサイ
クル（Ｆｅｔｃｈ）が行われている。
【００４３】図４は、外部メモリ読出命令「ＲＤＥ」の
命令実行サイクルを示す。この命令は、「アドレス（ｃ
ｍａ）で指定されるＣ−ＭＥＭ１６内のメモリ番地の内
容を外部メモリをアクセスするためのアドレスとしてＥ
Ｘ−Ｉ／Ｏ２２のアドレスレジスタＥＸＡに格納せよ」
という意味の命令である。
命令実行サイクルを示す。この命令は、「アドレス（ｃ
ｍａ）で指定されるＣ−ＭＥＭ１６内のメモリ番地の内
容を外部メモリをアクセスするためのアドレスとしてＥ
Ｘ−Ｉ／Ｏ２２のアドレスレジスタＥＸＡに格納せよ」
という意味の命令である。
【００４４】このＲＤＥ命令の実行サイクルにおいて、
制御装置３０よりアドレス演算ユニット１７を介してＣ
−ＭＥＭ１６にアドレス情報（ｃｍａ）が与えられた後
に、Ｃ−ＭＥＭ１６より読み出された外部メモリアクセ
ス用のアドレス情報がＣ−ＢＵＳ１０を介してＥＸ−Ｉ
／Ｏ２２に与えられる。
制御装置３０よりアドレス演算ユニット１７を介してＣ
−ＭＥＭ１６にアドレス情報（ｃｍａ）が与えられた後
に、Ｃ−ＭＥＭ１６より読み出された外部メモリアクセ
ス用のアドレス情報がＣ−ＢＵＳ１０を介してＥＸ−Ｉ
／Ｏ２２に与えられる。
【００４５】このＲＤＥ命令が実行されると、ＥＸ−Ｉ
／Ｏ２２がＣ−ＭＥＭ１６より受け取ったアドレス情報
に基づいて外部メモリにアクセスし、そのアドレス情報
で指定される外部メモリ内のメモリ番地の内容を読み出
し、読み出したデータを読出用データレジスタＥＸＲに
格納する。このようなＥＸ−Ｉ／Ｏ２２のメモリアクセ
ス機能により、ＲＤＥ命令の実行後に所定数のマシンサ
イクルが経過すると、ＥＸ−Ｉ／Ｏ２２のデータレジス
タＥＸＲに目的のデータが用意される。
／Ｏ２２がＣ−ＭＥＭ１６より受け取ったアドレス情報
に基づいて外部メモリにアクセスし、そのアドレス情報
で指定される外部メモリ内のメモリ番地の内容を読み出
し、読み出したデータを読出用データレジスタＥＸＲに
格納する。このようなＥＸ−Ｉ／Ｏ２２のメモリアクセ
ス機能により、ＲＤＥ命令の実行後に所定数のマシンサ
イクルが経過すると、ＥＸ−Ｉ／Ｏ２２のデータレジス
タＥＸＲに目的のデータが用意される。
【００４６】図５は、上記したＲＤＥ命令と関連して用
いられるデータ転送命令「ＭＯＶ△ＥＸＲ，ｄｍａ」の
命令実行サイクルを示す。この命令は、「ＥＸ−Ｉ／Ｏ
２２内のデータレジスタＥＸＲの内容をアドレス（ｄｍ
ａ）で指定されるＤ−ＭＥＭ１８内のメモリ番地に格納
せよ」という意味の命令である。上記したようにＲＤＥ
命令の実行後に所定数のマシンサイクルが経過すると、
ＥＸ−Ｉ／Ｏ２２のデータレジスタＥＸＲに目的のデー
タが用意されているので、次にこの命令「ＭＯＶ△ＥＸ
Ｒ，ｄｍａ」が実行されることで、その目的のデータを
Ｄ−ＭＥＭ１８内に取り込むことができる。
いられるデータ転送命令「ＭＯＶ△ＥＸＲ，ｄｍａ」の
命令実行サイクルを示す。この命令は、「ＥＸ−Ｉ／Ｏ
２２内のデータレジスタＥＸＲの内容をアドレス（ｄｍ
ａ）で指定されるＤ−ＭＥＭ１８内のメモリ番地に格納
せよ」という意味の命令である。上記したようにＲＤＥ
命令の実行後に所定数のマシンサイクルが経過すると、
ＥＸ−Ｉ／Ｏ２２のデータレジスタＥＸＲに目的のデー
タが用意されているので、次にこの命令「ＭＯＶ△ＥＸ
Ｒ，ｄｍａ」が実行されることで、その目的のデータを
Ｄ−ＭＥＭ１８内に取り込むことができる。
【００４７】なお、本実施例のＤＳＰでは、外部メモリ
書込命令「ＷＲＥ」も定義されている。通常、この命令
は「ＷＲＥ ｃｍａ，ｄｍａ」と規定される。これは、
「アドレス（ｃｍａ）で指定されるＣ−ＭＥＭ１０内の
メモリ番地の内容（アドレス）で指定される外部メモリ
のメモリ番地にアドレス（ｄｍａ）で指定されるＤ−Ｍ
ＥＭ１２内のメモリ番地の内容（データ）を書き込め」
という意味である。
書込命令「ＷＲＥ」も定義されている。通常、この命令
は「ＷＲＥ ｃｍａ，ｄｍａ」と規定される。これは、
「アドレス（ｃｍａ）で指定されるＣ−ＭＥＭ１０内の
メモリ番地の内容（アドレス）で指定される外部メモリ
のメモリ番地にアドレス（ｄｍａ）で指定されるＤ−Ｍ
ＥＭ１２内のメモリ番地の内容（データ）を書き込め」
という意味である。
【００４８】このＷＲＥ命令が実行されるときも、アド
レス情報に基づいて読み出された各データは、それぞれ
Ｃ−ＢＵＳ１０およびＤ−ＢＵＳ１２を介してＥＸ−Ｉ
／Ｏ２２内のアドレスレジスタＥＸＡおよび書込用デー
タレジスタＥＸＷに転送される。
レス情報に基づいて読み出された各データは、それぞれ
Ｃ−ＢＵＳ１０およびＤ−ＢＵＳ１２を介してＥＸ−Ｉ
／Ｏ２２内のアドレスレジスタＥＸＡおよび書込用デー
タレジスタＥＸＷに転送される。
【００４９】上記したように、ＣＤ等の再生回路からの
オーディオデータは一定時間毎に入力され、ＡＵ−Ｉ／
Ｏ２４より割込み処理でＤ−ＭＥＭ１８に格納される。
ＦＩＦＯ形式で、Ｄ−ＭＥＭ１８には入力オーディオデ
ータが格納される一方で、時間的に古い順に遅延データ
は吐き出される。しかし、音場再生や残響再生等のよう
に遅延データを大量に使うディジタル信号処理では、数
秒前までの遅延データを使う場合もあるため、Ｄ−ＭＥ
Ｍ１８から吐き出される遅延データを上記ＷＲＥ命令に
よって外部メモリに蓄積するようにしている。そして、
フィルタ演算で遅延データが必要になった時に、後述す
るバックグランド外部メモリ読出命令（ＢＲＤＥ）によ
って外部メモリから読み出すようにしている。
オーディオデータは一定時間毎に入力され、ＡＵ−Ｉ／
Ｏ２４より割込み処理でＤ−ＭＥＭ１８に格納される。
ＦＩＦＯ形式で、Ｄ−ＭＥＭ１８には入力オーディオデ
ータが格納される一方で、時間的に古い順に遅延データ
は吐き出される。しかし、音場再生や残響再生等のよう
に遅延データを大量に使うディジタル信号処理では、数
秒前までの遅延データを使う場合もあるため、Ｄ−ＭＥ
Ｍ１８から吐き出される遅延データを上記ＷＲＥ命令に
よって外部メモリに蓄積するようにしている。そして、
フィルタ演算で遅延データが必要になった時に、後述す
るバックグランド外部メモリ読出命令（ＢＲＤＥ）によ
って外部メモリから読み出すようにしている。
【００５０】図６は、本実施例によるバックグランド外
部メモリ読出命令「ＢＲＤＥ」の命令実行サイクルを示
す。このＢＲＤＥ命令は、「（アドレッシングユニット
２１内の）ＧＢレジスタの内容で指定されるＧ−ＭＥＭ
２０内のメモリ番地の内容を外部メモリアクセス用のア
ドレス情報としてＥＸ−Ｉ／Ｏ２２内のアドレスレジス
タＥＸＡに転送し、該ＧＢレジスタの内容に８０Ｈ（10
000000) を加算した値で指定されるＧ−ＭＥＭ２０内の
メモリ番地にＥＸ−Ｉ／Ｏ２２の内の読出用データレジ
スタＥＸＲの内容を格納せよ」という意味の命令であ
る。
部メモリ読出命令「ＢＲＤＥ」の命令実行サイクルを示
す。このＢＲＤＥ命令は、「（アドレッシングユニット
２１内の）ＧＢレジスタの内容で指定されるＧ−ＭＥＭ
２０内のメモリ番地の内容を外部メモリアクセス用のア
ドレス情報としてＥＸ−Ｉ／Ｏ２２内のアドレスレジス
タＥＸＡに転送し、該ＧＢレジスタの内容に８０Ｈ（10
000000) を加算した値で指定されるＧ−ＭＥＭ２０内の
メモリ番地にＥＸ−Ｉ／Ｏ２２の内の読出用データレジ
スタＥＸＲの内容を格納せよ」という意味の命令であ
る。
【００５１】このＢＲＤＥ命令の命令実行サイクルで
は、オペランド処理サイクル（Ｏｐｅｒａｎｄ）の間に
ＧＢレジスタの内容に基づいたＧ−ＭＥＭ２０のメモリ
番地の内容である外部メモリアクセス用のアドレス情報
がＧ−ＢＵＳ１４を介してＥＸ−Ｉ／Ｏ２２へ転送さ
れ、実行処理サイクル（Ｅｘｃｕｔｉｏｎ）の間にＥＸ
−Ｉ／Ｏ２２からのデータがＧ−ＢＵＳ１４を介してＧ
−ＭＥＭ２０へ転送されるとともにアドレッシングユニ
ット２１内でＧＢレジスタの内容が１つインクリメント
される。
は、オペランド処理サイクル（Ｏｐｅｒａｎｄ）の間に
ＧＢレジスタの内容に基づいたＧ−ＭＥＭ２０のメモリ
番地の内容である外部メモリアクセス用のアドレス情報
がＧ−ＢＵＳ１４を介してＥＸ−Ｉ／Ｏ２２へ転送さ
れ、実行処理サイクル（Ｅｘｃｕｔｉｏｎ）の間にＥＸ
−Ｉ／Ｏ２２からのデータがＧ−ＢＵＳ１４を介してＧ
−ＭＥＭ２０へ転送されるとともにアドレッシングユニ
ット２１内でＧＢレジスタの内容が１つインクリメント
される。
【００５２】このＢＲＤＥ命令でＥＸ−Ｉ／Ｏ２２内の
読出用データレジスタＥＸＲから転送されるデータは、
前回のＢＲＤＥ命令に応動してＥＸ−Ｉ／Ｏ２２が外部
メモリから読み出したデータである。つまり、前回のＢ
ＲＤＥ命令でＧ−ＭＥＭ２０からＥＸ−Ｉ／Ｏ２２内の
アドレスレジスタＥＸＡに転送されたアドレス情報に対
応したデータである。今回のＢＲＤＥ命令でアドレスレ
ジスタＥＸＡに格納されたアドレス情報に対応するデー
タは、所定のマシンサイクルで外部メモリより読み出さ
れて読出用データレジスタＥＸＲに保持され、次のＢＲ
ＤＥ命令でＧ−ＭＥＭ２０へ転送されることになる。
読出用データレジスタＥＸＲから転送されるデータは、
前回のＢＲＤＥ命令に応動してＥＸ−Ｉ／Ｏ２２が外部
メモリから読み出したデータである。つまり、前回のＢ
ＲＤＥ命令でＧ−ＭＥＭ２０からＥＸ−Ｉ／Ｏ２２内の
アドレスレジスタＥＸＡに転送されたアドレス情報に対
応したデータである。今回のＢＲＤＥ命令でアドレスレ
ジスタＥＸＡに格納されたアドレス情報に対応するデー
タは、所定のマシンサイクルで外部メモリより読み出さ
れて読出用データレジスタＥＸＲに保持され、次のＢＲ
ＤＥ命令でＧ−ＭＥＭ２０へ転送されることになる。
【００５３】なお、ＢＲＤＥ命令でＧ−ＭＥＭ２０に格
納されるデータのアドレス（メモリ番地）は、ＧＢレジ
スタの内容（外部メモリアクセス用のアドレス情報）に
８０Ｈ（10000000) を加算することで、つまりアドレス
情報の最上位ビットの０を１にするだけで、求められる
ようになっている。したがって、アドレス計算が簡単で
あり、そのぶんアドレッシングユニット２１内の構成が
簡易化されている。
納されるデータのアドレス（メモリ番地）は、ＧＢレジ
スタの内容（外部メモリアクセス用のアドレス情報）に
８０Ｈ（10000000) を加算することで、つまりアドレス
情報の最上位ビットの０を１にするだけで、求められる
ようになっている。したがって、アドレス計算が簡単で
あり、そのぶんアドレッシングユニット２１内の構成が
簡易化されている。
【００５４】このように、ＢＲＤＥ命令では、専用のＧ
−ＭＥＭ２０を使用してＧ−ＭＥＭ２０とＥＸ−Ｉ／Ｏ
２２との間でアドレス情報およびデータの転送が行われ
る。他のバス（Ｃ−ＢＵＳ１０，Ｄ−ＢＵＳ１２）は使
用されず、他のメモリ（Ｃ−ＭＥＭ１６，Ｄ−ＭＥＭ１
８）は関与しない。したがって、１つの命令実行サイク
ルの間にこのＢＲＤＥ命令と同時にＣ−ＢＵＳ１０，Ｄ
−ＢＵＳ１２を使用する演算命令を並列処理（実行）す
ることが可能である。
−ＭＥＭ２０を使用してＧ−ＭＥＭ２０とＥＸ−Ｉ／Ｏ
２２との間でアドレス情報およびデータの転送が行われ
る。他のバス（Ｃ−ＢＵＳ１０，Ｄ−ＢＵＳ１２）は使
用されず、他のメモリ（Ｃ−ＭＥＭ１６，Ｄ−ＭＥＭ１
８）は関与しない。したがって、１つの命令実行サイク
ルの間にこのＢＲＤＥ命令と同時にＣ−ＢＵＳ１０，Ｄ
−ＢＵＳ１２を使用する演算命令を並列処理（実行）す
ることが可能である。
【００５５】なお、外部メモリよりＧ−ＭＥＭ２０に取
り込まれたデータ（遅延オーディオデータ等）は、フィ
ルタ演算等でそれが必要となった時点で、Ｇ−ＭＥＭ２
０より読み出されてＭＡＣ２８またはＡＬＵ２６へ転送
される。そのための命令も定義されているが、これはＣ
−ＢＵＳ１０，Ｄ−ＢＵＳ１２を介したＣ−ＭＥＭ１
６，Ｄ−ＭＥＭ１８の命令と同様であるので、その説明
は省略する。
り込まれたデータ（遅延オーディオデータ等）は、フィ
ルタ演算等でそれが必要となった時点で、Ｇ−ＭＥＭ２
０より読み出されてＭＡＣ２８またはＡＬＵ２６へ転送
される。そのための命令も定義されているが、これはＣ
−ＢＵＳ１０，Ｄ−ＢＵＳ１２を介したＣ−ＭＥＭ１
６，Ｄ−ＭＥＭ１８の命令と同様であるので、その説明
は省略する。
【００５６】図７は、ＢＲＤＥ命令を含む並列処理型命
令の１つである「ＭＡＣ△ＳＳ，Ｄ（ｘｘ），＊Ｃ0 ，
Ｍ0 ／ＢＲＤＥ」命令の命令実行サイクルを示す。この
並列処理型命令は、図３のＭＡＣ命令と図６のＢＲＤＥ
命令とを並列的に重ね合わせたものである。命令ワード
は図２の（Ａ）の形式であり、プライマリ命令のフィー
ルドにＭＡＣ命令のオペコードが規定され、セカンダリ
命令のフィールドにＢＲＤＥ命令のオペコードが規定さ
れる。
令の１つである「ＭＡＣ△ＳＳ，Ｄ（ｘｘ），＊Ｃ0 ，
Ｍ0 ／ＢＲＤＥ」命令の命令実行サイクルを示す。この
並列処理型命令は、図３のＭＡＣ命令と図６のＢＲＤＥ
命令とを並列的に重ね合わせたものである。命令ワード
は図２の（Ａ）の形式であり、プライマリ命令のフィー
ルドにＭＡＣ命令のオペコードが規定され、セカンダリ
命令のフィールドにＢＲＤＥ命令のオペコードが規定さ
れる。
【００５７】この命令が実行されるときの動作は次のよ
うになる。先ず、フェッチサイクル（Ｆｅｔｃｈ）で、
制御装置３０のメモリ読出部がＰ−ＭＥＭ３２よりこの
並列処理型命令のワードを読み出す（）。次に、デコ
ードサイクル（Ｄｅｃｏｄｅ）で、制御装置３０のデコ
ーダ部がこの並列処理型命令に含まれているＭＡＣ命令
とＢＲＤＥ命令とを並列または同時に解読する（）。
うになる。先ず、フェッチサイクル（Ｆｅｔｃｈ）で、
制御装置３０のメモリ読出部がＰ−ＭＥＭ３２よりこの
並列処理型命令のワードを読み出す（）。次に、デコ
ードサイクル（Ｄｅｃｏｄｅ）で、制御装置３０のデコ
ーダ部がこの並列処理型命令に含まれているＭＡＣ命令
とＢＲＤＥ命令とを並列または同時に解読する（）。
【００５８】この場合、制御装置３０のＰＬＡ制御部か
らの制御信号は、ＭＡＣ命令とＢＲＤＥ命令について並
列的つまりＯＲ形式で出力される。これにより、オペラ
ンド処理サイクル（Ｏｐｅｒａｎｄ）では、アドレッシ
ングユニット１７，１９からのアドレス情報がＣ−ＭＥ
Ｍ１６，Ｄ−ＭＥＭ１８にそれぞれ供給され、Ｃ−ＭＥ
Ｍ１６，Ｄ−ＭＥＭ１８からそれぞれ目的のメモリ番地
の内容（データ）が読み出される（ＭＡＣ命令のオペラ
ンド処理）と同時に、Ｇ−ＭＥＭ２０から読み出された
外部メモリアクセス用のアドレス情報がＧ−ＢＵＳ１４
を介してＥＸ−Ｉ／Ｏ２２へ転送される（ＢＲＤＥ命令
の転送処理）。
らの制御信号は、ＭＡＣ命令とＢＲＤＥ命令について並
列的つまりＯＲ形式で出力される。これにより、オペラ
ンド処理サイクル（Ｏｐｅｒａｎｄ）では、アドレッシ
ングユニット１７，１９からのアドレス情報がＣ−ＭＥ
Ｍ１６，Ｄ−ＭＥＭ１８にそれぞれ供給され、Ｃ−ＭＥ
Ｍ１６，Ｄ−ＭＥＭ１８からそれぞれ目的のメモリ番地
の内容（データ）が読み出される（ＭＡＣ命令のオペラ
ンド処理）と同時に、Ｇ−ＭＥＭ２０から読み出された
外部メモリアクセス用のアドレス情報がＧ−ＢＵＳ１４
を介してＥＸ−Ｉ／Ｏ２２へ転送される（ＢＲＤＥ命令
の転送処理）。
【００５９】そして、実行処理サイクル（Ｅｘｃｕｔｉ
ｏｎ）では、ＭＡＣ２８で積和演算が行われる（ＭＡＣ
命令の実行処理）と同時に、ＥＸ−Ｉ／Ｏ２２からのデ
ータがＧ−ＢＵＳ１４を介してＧ−ＭＥＭ２０へ転送さ
れるとともにアドレッシングユニット２１内でＧＢレジ
スタの内容が１つインクリメントされる（ＢＲＤＥ命令
の実行処理）。
ｏｎ）では、ＭＡＣ２８で積和演算が行われる（ＭＡＣ
命令の実行処理）と同時に、ＥＸ−Ｉ／Ｏ２２からのデ
ータがＧ−ＢＵＳ１４を介してＧ−ＭＥＭ２０へ転送さ
れるとともにアドレッシングユニット２１内でＧＢレジ
スタの内容が１つインクリメントされる（ＢＲＤＥ命令
の実行処理）。
【００６０】通常のオーディオ・ディジタル信号処理の
サンプリング周波数は４４．１ＫＨｚであり、約２２μ
ｓｅｃの時間間隔でＣＤ等の外部回路よりディジタル・
オーディオ信号が入ってくる。この時間（約２２μｓｅ
ｃ）内にどれだけ多くの積和演算を実行できるかでＤＳ
Ｐの性能が決まる。この時間（約２２μｓｅｃ）内でパ
イプライン処理できる命令実行サイクルの数は決まって
おり、たとえば５１２ステップに設定されているので、
そのうちどれだけ多くのステップを演算処理に充てられ
るかでＤＳＰの性能が決まるともいえる。一方、音場再
生等のようにフィルタ演算で大量の遅延データを用いる
ときは、外部メモリに蓄積している遅延データを頻繁に
読み出さなければならない。
サンプリング周波数は４４．１ＫＨｚであり、約２２μ
ｓｅｃの時間間隔でＣＤ等の外部回路よりディジタル・
オーディオ信号が入ってくる。この時間（約２２μｓｅ
ｃ）内にどれだけ多くの積和演算を実行できるかでＤＳ
Ｐの性能が決まる。この時間（約２２μｓｅｃ）内でパ
イプライン処理できる命令実行サイクルの数は決まって
おり、たとえば５１２ステップに設定されているので、
そのうちどれだけ多くのステップを演算処理に充てられ
るかでＤＳＰの性能が決まるともいえる。一方、音場再
生等のようにフィルタ演算で大量の遅延データを用いる
ときは、外部メモリに蓄積している遅延データを頻繁に
読み出さなければならない。
【００６１】本実施例のＤＳＰでは、上記のように、並
列型命令体系の下で演算処理（特に積和演算）命令とは
独立にＢＲＤＥ命令によりＧ−ＭＥＭ２０およびＧ−Ｂ
ＵＳ１４を用いて外部メモリより遅延データを読み出す
ことができる。したがって、上記一定時間内に外部メモ
リからデータを読み出すＢＲＤＥ命令を実行しつつ、可
及的に多くのステップを演算処理に充てることが可能で
あり、ＤＳＰの処理能力を十二分に引き出すことができ
る。
列型命令体系の下で演算処理（特に積和演算）命令とは
独立にＢＲＤＥ命令によりＧ−ＭＥＭ２０およびＧ−Ｂ
ＵＳ１４を用いて外部メモリより遅延データを読み出す
ことができる。したがって、上記一定時間内に外部メモ
リからデータを読み出すＢＲＤＥ命令を実行しつつ、可
及的に多くのステップを演算処理に充てることが可能で
あり、ＤＳＰの処理能力を十二分に引き出すことができ
る。
【００６２】上記した実施例では、係数データを記憶す
るＣ−ＭＥＭ１６およびオーディオデータを記憶するＤ
−ＭＥＭ１８とは別に汎用のＧ−ＭＥＭ２０を設け、こ
のＧ−ＭＥＭ２０に外部メモリからの遅延データを読み
込むようにした。しかし、Ｃ−ＭＥＭ１６および／また
はＤ−ＭＥＭ１８を２つのポートを有するデュアルポー
ト型のメモリで構成してＧ−ＢＵＳ１４に接続すること
で、Ｇ−ＭＥＭ２０を設けなくても上記ＢＲＤＥ命令を
実行することが可能である。
るＣ−ＭＥＭ１６およびオーディオデータを記憶するＤ
−ＭＥＭ１８とは別に汎用のＧ−ＭＥＭ２０を設け、こ
のＧ−ＭＥＭ２０に外部メモリからの遅延データを読み
込むようにした。しかし、Ｃ−ＭＥＭ１６および／また
はＤ−ＭＥＭ１８を２つのポートを有するデュアルポー
ト型のメモリで構成してＧ−ＢＵＳ１４に接続すること
で、Ｇ−ＭＥＭ２０を設けなくても上記ＢＲＤＥ命令を
実行することが可能である。
【００６３】また、上記実施例のＤＳＰはオーディオ・
ディジタル信号処理に係るものであったが、本発明によ
るＤＳＰは任意のディジタル信号処理に適用可能であ
る。
ディジタル信号処理に係るものであったが、本発明によ
るＤＳＰは任意のディジタル信号処理に適用可能であ
る。
【００６４】なお、上記実施例では、外部メモリにはオ
ーディオデータが格納されているものとして説明した
が、この外部メモリにはオーディオデータのほか、係数
データなどの別種のデータが格納されることもある。
ーディオデータが格納されているものとして説明した
が、この外部メモリにはオーディオデータのほか、係数
データなどの別種のデータが格納されることもある。
【発明の効果】以上説明したように、本発明のディジタ
ル信号処理装置によれば、所定の１つの命令実行サイク
ルの中で、第１および第２のバスを用いて演算命令を実
行すると同時に、第３のバスを用いて外部メモリからの
データを内部メモリに取り込めるようにしたので、パイ
プライン処理の高速性を確保すると同時に単位時間当た
りの演算処理回数を可及的に多くし、処理能力を向上さ
せることができる。
ル信号処理装置によれば、所定の１つの命令実行サイク
ルの中で、第１および第２のバスを用いて演算命令を実
行すると同時に、第３のバスを用いて外部メモリからの
データを内部メモリに取り込めるようにしたので、パイ
プライン処理の高速性を確保すると同時に単位時間当た
りの演算処理回数を可及的に多くし、処理能力を向上さ
せることができる。
【図１】本発明の一実施例によるオーディオ・ディジタ
ル信号処理用ＤＳＰの構成を示すブロック図である。
ル信号処理用ＤＳＰの構成を示すブロック図である。
【図２】実施例のＤＳＰにおける命令ワードのフィール
ド配置図である。
ド配置図である。
【図３】実施例における代表的な積和演算命令の命令実
行サイクルを示す図である。
行サイクルを示す図である。
【図４】実施例における外部メモリ読出命令の命令実行
サイクルを示す図である。
サイクルを示す図である。
【図５】実施例において外部メモリ読出命令と関連する
データ転送命令の命令実行サイクルを示す図である。
データ転送命令の命令実行サイクルを示す図である。
【図６】実施例におけるバックグランド外部メモリ読出
命令「ＢＲＤＥ」の命令実行サイクルを示す図である。
命令「ＢＲＤＥ」の命令実行サイクルを示す図である。
【図７】実施例においてＢＲＤＥ命令を含む代表的な並
列処理型命令の命令実行サイクルを示す図である。
列処理型命令の命令実行サイクルを示す図である。
【図８】従来の典型的なＤＳＰシステムの要部の構成を
示すプロック図である。
示すプロック図である。
【図９】従来の別のＤＳＰシステムの要部の構成を示す
プロック図である。
プロック図である。
１０ Ｃ−ＢＵＳ（データバス） １２ Ｄ−ＢＵＳ（データバス） １４ Ｇ−ＢＵＳ（データバス） １６ Ｃ−ＭＥＭ（係数メモリ） １８ Ｄ−ＭＥＭ（データメモリ） ２０ Ｇ−ＭＥＭ（汎用メモリ） １７，１９，２１ アドレッシングユニット ２２ ＥＸ−Ｉ／Ｏ（外部メモリ入出力インタフェー
ス回路） ２４ ＡＵ−Ｉ／Ｏ（オーディオ・インタフェース回
路） ２６ ＡＬＵ（算術論理演算ユニット） ２８ ＭＡＣ（積和演算器） ３０ 制御装置 ３２ Ｐ−ＭＥＭ（プログラムメモリ） ３４ ＨＯＳＴ−Ｉ／Ｏ（ホストインタフェース回
路）
ス回路） ２４ ＡＵ−Ｉ／Ｏ（オーディオ・インタフェース回
路） ２６ ＡＬＵ（算術論理演算ユニット） ２８ ＭＡＣ（積和演算器） ３０ 制御装置 ３２ Ｐ−ＭＥＭ（プログラムメモリ） ３４ ＨＯＳＴ−Ｉ／Ｏ（ホストインタフェース回
路）
Claims (4)
- 【請求項１】 パイプライン方式で一連の命令を実行し
てディジタル信号を処理するディジタル信号処理装置に
おいて、 異なるデータを同時に転送できるようになされた第１、
第２および第３のバスと、 前記第１のバスに接続された第１の内部メモリと、 前記第２のバスに接続された第２の内部メモリと、 前記第１および第２のバスに接続された演算手段と、 前記第３のバスに接続されるとともに、少なくとも前記
第１および第２のバスの一方に接続された第３の内部メ
モリと、 前記第３のバスに接続されるとともに、少なくとも前記
第１および第２のバスの一方に接続され、かつ外部メモ
リにデータの書き込みおよび読み出しを行える入出力イ
ンタフェース手段とを有し、 所定の１つの命令実行サイクルの間に、前記第１および
第２のバスを使用する第１の命令と、前記第３のバスを
使用する第２の命令とを並列的に実行するように構成し
てなるディジタル信号処理装置。 - 【請求項２】 前記所定の１つの命令実行サイクルにお
いて、前記第１の命令については、前記第１および第２
の内部メモリからそれぞれデータが読み出されて、それ
らの読み出されたデータが前記第１および第２のバスを
介して前記演算手段に転送され、次いで前記演算手段で
両データについて所定の演算が行われ、前記第２の命令
については、所定のアドレス情報が前記第３のバスを介
して前記入出力インタフェース手段に送られ、次いで予
め前記外部メモリより前記入出力インタフェース手段に
読み出されているデータが前記第３のバスを介して前記
第３の内部メモリに転送されるように構成された請求項
１に記載のディジタル信号処理装置。 - 【請求項３】 前記第３の内部メモリには前記外部メモ
リにアクセスするための前記アドレス情報を格納するた
めの第１のメモリ領域と前記外部メモリより転送された
データを格納するための第２のメモリ領域とが設定さ
れ、各々対応する前記アドレス情報と前記データとはそ
れぞれが格納される前記第１のメモリ領域におけるメモ
リ番地と前記第２のメモリ領域におけるメモリ番地との
間に一定のオフセットを有していることを特徴とする請
求項２に記載のディジタル信号処理装置。 - 【請求項４】 パイプライン方式で一連の命令を実行し
てディジタル信号を処理するディジタル信号処理装置に
おいて、 異なるデータを同時に転送できるようになされた第１、
第２および第３のバスと、 前記第１および第２のバスにそれぞれ接続され、少なく
とも一方がデュアルポート型に構成されるとともに前記
第３のバスにも接続された第１および第２のデータ記憶
手段と、 前記第１および第２のバスに接続された演算手段と、 前記第３のバスに接続されるとともに、少なくとも前記
第１および第２のバスの一方に接続され、かつ外部のデ
ータ記憶手段にデータの書き込みおよび読み出しを行え
る入出力インタフェース手段とを有し、 所定の１つの命令実行サイクルの間に、前記第１および
第２のバスを使用する第１の命令と、前記第３のバスを
使用する第２の命令とを並列的に実行するように構成さ
れたディジタル信号処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28442594A JP3579843B2 (ja) | 1994-10-24 | 1994-10-24 | ディジタル信号処理装置 |
| US08/547,267 US5822613A (en) | 1994-10-24 | 1995-10-24 | Digital signal processing unit having three buses for simultaneously transmitting data on each bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28442594A JP3579843B2 (ja) | 1994-10-24 | 1994-10-24 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08123682A true JPH08123682A (ja) | 1996-05-17 |
| JP3579843B2 JP3579843B2 (ja) | 2004-10-20 |
Family
ID=17678391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28442594A Expired - Fee Related JP3579843B2 (ja) | 1994-10-24 | 1994-10-24 | ディジタル信号処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5822613A (ja) |
| JP (1) | JP3579843B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504572A (ja) * | 2004-06-23 | 2008-02-14 | クリエイティヴ テクノロジー リミテッド | デジタルメディアストリームの処理 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6367003B1 (en) | 1998-03-04 | 2002-04-02 | Micron Technology, Inc. | Digital signal processor having enhanced utilization of multiply accumulate (MAC) stage and method |
| US6832306B1 (en) | 1999-10-25 | 2004-12-14 | Intel Corporation | Method and apparatus for a unified RISC/DSP pipeline controller for both reduced instruction set computer (RISC) control instructions and digital signal processing (DSP) instructions |
| US6557096B1 (en) | 1999-10-25 | 2003-04-29 | Intel Corporation | Processors with data typer and aligner selectively coupling data bits of data buses to adder and multiplier functional blocks to execute instructions with flexible data types |
| US6408376B1 (en) * | 1999-10-25 | 2002-06-18 | Intel Corporation | Method and apparatus for instruction set architecture to perform primary and shadow digital signal processing sub-instructions simultaneously |
| US6330660B1 (en) | 1999-10-25 | 2001-12-11 | Vxtel, Inc. | Method and apparatus for saturated multiplication and accumulation in an application specific signal processor |
| US6732203B2 (en) | 2000-01-31 | 2004-05-04 | Intel Corporation | Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus |
| US6654845B1 (en) * | 2000-07-06 | 2003-11-25 | Intel Corporation | System and method implementing a secondary bus to avoid read data latency |
| JP3845814B2 (ja) * | 2000-08-10 | 2006-11-15 | 株式会社テルミナス・テクノロジー | 連想メモリとその検索方法及びルータとネットワークシステム |
| US7003093B2 (en) * | 2000-09-08 | 2006-02-21 | Intel Corporation | Tone detection for integrated telecommunications processing |
| US20020116186A1 (en) * | 2000-09-09 | 2002-08-22 | Adam Strauss | Voice activity detector for integrated telecommunications processing |
| US20030219113A1 (en) * | 2002-05-21 | 2003-11-27 | Bershad Neil J. | Echo canceller with double-talk and channel impulse response adaptation |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038642A (en) * | 1976-04-30 | 1977-07-26 | International Business Machines Corporation | Input/output interface logic for concurrent operations |
| CA1311063C (en) * | 1988-12-16 | 1992-12-01 | Tokumichi Murakami | Digital signal processor |
| EP0398523A3 (en) * | 1989-05-19 | 1991-08-21 | Hitachi, Ltd. | A device for data i/o and execution support in digital processors |
| JPH0470946A (ja) * | 1990-07-04 | 1992-03-05 | Mitsubishi Electric Corp | Ｄｍａコントローラを内蔵した処理装置 |
| JP3515142B2 (ja) * | 1992-06-11 | 2004-04-05 | セイコーエプソン株式会社 | データ転送制御装置 |
-
1994
- 1994-10-24 JP JP28442594A patent/JP3579843B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-24 US US08/547,267 patent/US5822613A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008504572A (ja) * | 2004-06-23 | 2008-02-14 | クリエイティヴ テクノロジー リミテッド | デジタルメディアストリームの処理 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3579843B2 (ja) | 2004-10-20 |
| US5822613A (en) | 1998-10-13 |
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