JPH08123717A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08123717A
JPH08123717A JP6260449A JP26044994A JPH08123717A JP H08123717 A JPH08123717 A JP H08123717A JP 6260449 A JP6260449 A JP 6260449A JP 26044994 A JP26044994 A JP 26044994A JP H08123717 A JPH08123717 A JP H08123717A
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JP
Japan
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memory module
memory
clock signal
semiconductor memory
data
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JP6260449A
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English (en)
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Yasuhiro Ono
恭裕 大野
Manabu Miyata
学 宮田
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Priority to EP00107468A priority patent/EP1035478A3/en
Priority to US08/544,540 priority patent/US5646904A/en
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Abstract

(57)【要約】 【目的】 データ線やクロック信号線等が共有されてい
るいずれのメモリモジュールのアクセスしても、十分な
セットアップタイムやホールドタイムを確保できる高速
動作可能な半導体記憶装置を実現する。 【構成】 各半導体メモリモジュール２１、…、２ｎに
対応したアクセスタイミング情報３Ａａを予め格納して
おき、このタイミング情報に基づいて、アクセス対象の
半導体メモリモジュールに応じて、転送先側でのデータ
取り込みタイミングを可変させたり、及び又は、クロッ
ク幅を変化させたりする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
例えば、ハードディスク装置と同様に用いられる複数の
半導体メモリを搭載している半導体ディスク装置に適用
し得るものである。
【０００２】
【従来の技術】例えば、ノート形パソコン（パーソナル
コンピュータ）においては、ハードディスク装置等を接
続する拡張用スロットに、カード形に形成された半導体
ディスク装置を接続してそのメモリ空間を拡張できるよ
うになされている。
【０００３】このように補助記憶装置として用いられる
従来の半導体ディスク装置は、図２に示す構成を有する
ものであった。
【０００４】図２において、従来の半導体ディスク装置
１は、１又は２以上のメモリモジュール群２と、マイコ
ン（マイクロコンピュータ）３と、ホストインタフェー
ス４と、バッファメモリ５と、メモリコントローラ６と
から構成されている。メモリモジュール群２は、例えば
それぞれが１チップのシリアルメモリ（例えばフラッシ
ュメモリ）でなる同一のスピード性能を有する複数（ｎ
個）のメモリモジュール２１〜２ｎを備え、同一のメモ
リモジュール群２の各メモリモジュール２１、…、２ｎ
は、共通の双方向のデータ線ＬＤＡＴ及びクロック信号
線ＬＣＬＫに接続されている。
【０００５】ここで、例えば、各メモリモジュール群２
は、ハードディスク装置におけるヘッダに対応するもの
であり、各メモリモジュール２１、…、２ｎ自体はハー
ドディスク装置におけるシリンダに対応するものであ
り、各メモリモジュール２１、…、２ｎの内部記憶領域
はあるセクタ番地からあるセクタ番地までの所定数のセ
クタに対応するものである。
【０００６】なお、各メモリモジュール２１、…、２ｎ
は、半導体ディスク装置１用に形成されたものであり、
アドレスとアクセス種類等の制御用シリアルデータが与
えられたときには、その後１セクタ分（例えば５３６バ
イト）のデータを連続して書き込み又は読み出しできる
ものである。
【０００７】このような半導体ディスク装置１に書き込
み動作を実行させる場合には、図示しないホストコンピ
ュータ側から、ヘッダ番号、シリンダ番号、先頭セクタ
番号、書き込みセクタ数等の情報を含むコマンドが与え
られると共に、書き込み動作を指示するコマンドが与え
られ、これらコマンドの発行後、シーク時間や回転時間
等に相当する所定時間だけ経過した時点からデータが転
送されてくる。
【０００８】ホストインタフェース４を介してコマンド
を受領したマイコン３は、そのコマンドを解析して、デ
ータを書き込むメモリモジュール２ｉやそのメモリモジ
ュール２ｉでのセクタ対応のアドレス等のメモリモジュ
ール２ｉをアクセスし得る制御情報に変換して、メモリ
コントローラ６に与える。また、送信されてきた書き込
み用データは、ホストインタフェース４を介してバッフ
ァメモリ５に与えられて格納される。
【０００９】メモリコントローラ６は、マイコン３から
の制御情報に基づいて、アドレスや書き込みを指示する
コントロール信号等でなる制御用シリアルデータを双方
向データ線ＬＤＡＴを介して所定のメモリモジュール群
２に送出した後、バッファメモリ５に格納されている１
セクタ分のデータを取出してパラレル／シリアル変換し
て双方向データ線ＬＤＡＴを介して所定のメモリモジュ
ール群２に送出し、このようなセクタ単位の転送を繰返
す。制御用シリアルデータを双方向データ線ＬＤＡＴに
送出するときや、書き込みデータを双方向データ線ＬＤ
ＡＴに送出するときには、メモリコントローラ６は当然
に、同期してクロック信号線ＬＣＬＫにクロック信号を
送出する。これにより、メモリモジュール群２の所定の
メモリモジュール２ｉにホストコンピュータ側から与え
られたデータが書き込まれる。
【００１０】一方、半導体ディスク装置１に読み出し動
作を実行させる場合には、図示しないホストコンピュー
タ側から、ヘッダ番号、シリンダ番号、先頭セクタ番
号、書き込みセクタ数等の情報を含むコマンドが与えら
れると共に、読み出し動作を指示するコマンドが与えら
れる。
【００１１】ホストインタフェース４を介してコマンド
を受領したマイコン３は、そのコマンドを解析して、デ
ータを読出すメモリモジュール２ｉやそのメモリモジュ
ール２ｉでのセクタ対応のアドレス等のメモリモジュー
ル２ｉをアクセスし得る制御情報に変換して、メモリコ
ントローラ６に与える。
【００１２】メモリコントローラ６は、マイコン３から
の制御情報に基づいて、アドレスや読み出しを指示する
コントロール信号等でなる制御用シリアルデータを双方
向データ線ＬＤＡＴを介して所定のメモリモジュール群
２に送出すると共に、同期してクロック信号をクロック
信号線ＬＣＬＫを介してそのメモリモジュール群２に送
出する。メモリコントローラ６は、制御用シリアルデー
タの送出後においても、クロック信号をクロック信号線
ＬＣＬＫを介してそのメモリモジュール群２に継続して
送出し、このクロック信号に基づいてメモリモジュール
群２の所定のメモリモジュール２ｉからデータ線ＬＤＡ
Ｔに読み出されたデータを取り込んでパラレルデータに
変換し、ホストインタフェース４を介してバッファメモ
リ５に格納させる。このようにしてバッファメモリ５に
格納された読み出しデータが、ホストインタフェース４
を介してホストコンピュータ側に送出される。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
半導体ディスク装置１においては、(1) メモリコントロ
ーラの製造バラツキによってデータの出力タイミングに
対するクロック信号のタイミングが設計値からずれるこ
とを避け得ない、(2) メモリモデュール間での製造バラ
ツキによる性能差が存在する、(3) 同一のメモリモジュ
ールに対するクロック信号線及び双方向データ線であっ
ても、その搭載位置によってそれらの信号線の長さが異
なり、また、その経路によって寄生容量及び寄生抵抗が
異なり、転送遅延量が異なる、(4) 同一のメモリモジュ
ール群に所属するメモリモジュールであっても、各メモ
リモジュールの搭載位置によって、信号線の長さが異な
り、また、その経路によって寄生容量及び寄生抵抗が異
なり、転送遅延量が異なる、(5) 転送遅延量の変動（ス
キュー）を避け得ない、等の理由により、転送データと
クロック信号とのタイミング関係が転送先（書き込み動
作であればメモリモジュール、読み出し動作であればメ
モリコントローラ）において、所定のタイミング関係か
らずれるという問題点があった。
【００１４】そのため、一定のタイミングで転送を行な
うと、メモリモジュールによっては、セットアップタイ
ムやホールドタイムのタイミングが厳しくなり、書き込
みや読み出しで誤動作が起きる可能性が大きい。
【００１５】全てのメモリモジュールで同様なタイミン
グずれであれば、例えば、メモリコントローラからのク
ロック信号の位相調整でかかる不都合を避けることがで
きるが、例えば、図３（ａ）及び（ｂ）に示すように、
メモリコントローラ６から最近のメモリモジュール２ｎ
で良好なタイミングであっても、図３（ｃ）及び（ｄ）
に示すように、メモリコントローラ６から最遠のメモリ
モジュール２１ではセットアップタイムやホールドタイ
ムのタイミングが非常に厳しくなったりし、上記措置は
適用できない。
【００１６】また、サイクル時間（クロック周期）を大
きくしてセットアップタイムやホールドタイムのマージ
ンを大きくすることにより、書き込みや読み出し時の誤
動作を防ぐ方法がある。しかし、かかる方法によれば、
メモリモデュールへの転送時及びメモリモジュールから
の転送時の転送速度は減少し、半導体ディスク装置の動
作スピードを落とさなければならないという別個の問題
が生じる。
【００１７】このような課題は、半導体ディスク装置だ
けでなく、複数のメモリモジュールがデータ線やクロッ
ク信号線等を共有している各種の半導体記憶装置につい
て同様に生じている。
【００１８】従って、データ線やクロック信号線等を共
有されているいずれのメモリモジュールをアクセスした
場合であっても、十分なセットアップタイムやホールド
タイムを確保できる高速動作可能な半導体記憶装置が望
まれている。
【００１９】
【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明においては、複数の半導体メモリモジ
ュールが、共通のクロック信号線及び共通の１又は２以
上の他の信号線を介して、そのアクセス手段に接続され
ている半導体記憶装置において、アクセス手段に、各半
導体メモリモジュールに対応したアクセスタイミング情
報を予め格納しているタイミング情報格納部と、このタ
イミング情報格納部に格納されているタイミング情報に
基づいて、アクセス対象の半導体メモリモジュールに応
じて、転送先側でのデータ取り込みタイミングを可変さ
せるタイミング可変手段とを設けたことを特徴とする。
【００２０】また、第２の本発明においては、複数の半
導体メモリモジュールが、共通のクロック信号線及び共
通の１又は２以上の他の信号線を介して、そのアクセス
手段に接続されている半導体記憶装置において、各半導
体メモリモジュールとして、動作スピードが異なる複数
種類のものを適用すると共に、アクセス手段に、各半導
体メモリモジュールに対応したアクセスタイミング情報
を予め格納しているタイミング情報格納部と、このタイ
ミング情報格納部に格納されているタイミング情報に基
づいて、アクセス対象の半導体メモリモジュールに与え
るクロック信号のクロック幅を切り替えるクロック幅可
変手段とを設けたことを特徴とする。
【００２１】さらに、第３の本発明は、第１及び第２の
本発明の特徴構成を組み合わせて構成したことを特徴と
する。
【００２２】
【作用】第１の本発明において、ある半導体メモリモジ
ュールをアクセスする場合には、タイミング情報格納部
に格納されているその半導体メモリモジュールに対応し
たアクセスタイミング情報が取出され、タイミング可変
手段が、このタイミング情報に基づいて、アクセス対象
の半導体メモリモジュールに応じて、転送先側でのデー
タ取り込みタイミングを可変させる。これにより、アク
セスする半導体メモリモジュールが変わっても、常に各
半導体メモリモジュールに対し、適切なタイミングでア
クセスすることができ、データ転送を良好にできる。
【００２３】また、第２の本発明においては、各半導体
メモリモジュールとして、動作スピードが異なる複数種
類のものを適用し、メモリモジュールの自由度を高めて
いる。この場合において、ある半導体メモリモジュール
をアクセスする場合には、タイミング情報格納部に格納
されているその半導体メモリモジュールに対応したアク
セスタイミング情報が取出され、クロック幅可変手段
が、このタイミング情報に基づいて、アクセス対象の半
導体メモリモジュールに与えるクロック信号のクロック
幅を切り替える。これにより、動作スピードが異なる半
導体メモリモジュールが混在していても、常に各半導体
メモリモジュールに対し、適切なタイミングでアクセス
することができ、データ転送を良好にできる。
【００２４】第３の本発明は、第１及び第２の本発明の
特徴構成を組み合わせたものであるので、第１及び第２
の本発明の作用を共に発揮する。
【００２５】
【実施例】
（Ａ）第１実施例 以下、本発明を半導体ディスク装置に適用した第１実施
例を図面を参照しながら詳述する。
【００２６】なお、この第１実施例及び後述する第２実
施例は、半導体ディスク装置内の全てのメモリモジュー
ルが同一の動作スピードを有するものである場合であ
り、この点、後述する第３実施例及び第４実施例とは異
なっている。
【００２７】この第１実施例の半導体ディスク装置は、
メモリモジュールに対する書き込み構成に特徴を有する
ものである。そのため、図１には、特徴を有する書き込
み面からの構成を示している。また、図１では、特徴を
簡単に説明できるように、メモリモジュール群が１個の
み示している。なお、図１において、上述した図２との
同一、対応部分には同一、対応符号を付して示してい
る。
【００２８】図１において、第１実施例の半導体ディス
ク装置１Ａも、メモリモジュール群２、マイコン３Ａ、
ホストインタフェース４、バッファメモリ５及びメモリ
コントローラ６Ａから構成されている。しかしながら、
マイコン３Ａ及びメモリコントローラ６Ａが従来の半導
体ディスク装置１とは異なっている。
【００２９】第１実施例のマイコン３Ａは、各メモリモ
ジュール２１、…、２ｎにデータを転送する場合におけ
る各メモリモジュール２１、…、２ｎ毎のディレイ情報
３Ａａを格納している。例えば、ディレイ情報３Ａａを
マイクロプログラムとして格納している。マイコン３Ａ
は、データを書き込むメモリモジュール２ｉを認識した
場合に、後述するメモリコントロール回路１０に対して
メモリモジュール群２へのデータ転送を起動させる前
に、メモリコントローラ６Ａにディレイ情報３Ａａとそ
の書き込み信号とを与える。
【００３０】第１実施例のメモリコントローラ６Ａは、
従来の半導体ディスク装置１におけるメモリコントロー
ラ６のコントロール回路に該当するメモリコントロール
回路１０に加えて、複数（ここでは３個とする）の遅延
素子１１〜１３と、セレクタ１４と、ディレイ情報レジ
スタ１５とをさらに有する。
【００３１】メモリコントロール回路１０は、従来と同
様に、マイコン３Ａからの制御情報に応じて、制御用シ
リアルデータをクロック信号に同期してアクセス対象の
メモリモジュール２ｉに向けて出力したり、ホストイン
タフェース４を介してバッファメモリ５から取出した転
送データをシリアルデータに変換し、クロック信号に同
期してアクセス対象のメモリモジュール２ｉに向けて出
力したりするものである。
【００３２】３個の遅延素子１１〜１３は縦続接続され
ており、この縦続接続段にはメモリコントロール回路１
０から出力されたシリアルデータが与えられるようにな
されている。かくして、この縦続接続段の前後及び中間
タップから所定の単位遅延時間ずつ位相が異なる計４個
のシリアルデータが得られ、これらがセレクタ１４に選
択入力として与えられるようになされている。セレクタ
１４には、後述するディレイ情報レジスタ１５から遅延
素子セレクト信号が与えられ、この遅延素子セレクト信
号に応じたシリアルデータを選択して、メモリモジュー
ル群２と接続されているデータ線ＬＤＡＴに送出する。
【００３３】ここで、単位遅延時間は、遅延されていな
いシリアルデータと最も遅延されたシリアルデータとの
時間差でも、例えば、クロック信号の半分の周期より短
くなる程度に選定される。遅延素子１１、１２、１３と
しては、インバータ素子を数段直列に接続したものや、
メモリモジュール群２へ与えるクロック信号（書き込み
クロック信号）より高速のクロック信号に基づいてラッ
チ動作するラッチ回路を数段直列に接続したもの等を挙
げることができる。
【００３４】ディレイ情報レジスタ１５には、マイコン
３Ａがメモリコントロール回路１０のデータ転送を起動
させる前に出力したディレイ情報（３Ａａ）と書き込み
信号とが与えられ、ディレイ情報レジスタ１５はその書
き込み信号に応じてディレイ情報を保持し、その保持し
たディレイ情報を、セレクタ１４に遅延素子セレクト信
号として与える。
【００３５】ここで、メモリコントローラ６Ａは、それ
単独で１チップに搭載することが、又は、ホストインタ
フェース４及びバッファメモリ５と共に１チップに搭載
することが実際的であり、メモリコントローラ６Ａ内に
おける意図しない転送遅延は実際上問題とならず、従来
の課題で説明したように、各メモリモジュール２１、
…、２ｎに向かうデータ線ＬＤＡＴ及びクロック信号線
ＬＣＬＫでの転送遅延ずれやその変動等が問題となる。
【００３６】マイコン３Ａに予め格納しておく各メモリ
モジュール２１、…、２ｎ毎の上述したディレイ情報３
Ａａは、各メモリモジュール２１、…、２ｎに向かうプ
リント配線基板上に形成されるデータ線ＬＤＡＴ及びク
ロック信号線ＬＣＬＫでの転送遅延ずれやその変動等を
考慮して定められたものである。例えば、各メモリモジ
ュール２１、…、２ｎの搭載位置（信号線長など）に応
じて一義的に定めて格納しても良く、各メモリモジュー
ル２１、…、２ｎを実装した後に、実験によって最適な
ディレイ情報を定めて格納しても良い。
【００３７】図１は、特徴構成の説明が簡単になるよう
に、メモリモジュール群２が１個として構成を示してい
る。しかし、実際的には、メモリモジュール群２も複数
用意されることが多い。
【００３８】図４は、メモリモジュール群２が複数（こ
こではｘ個とする）の場合において、図１のメモリコン
トローラ６Ａ内を補間して示すものである。
【００３９】メモリコントローラ６Ａ内において、遅延
時間が異なる複数のシリアルデータの選択用セレクタ１
４の出力側には、メモリモジュール群２−１、…、２−
ｘを選択するセレクタ（例えばドライバ及びレシーバの
ｘ組でなる；第１実施例においてはドライバだけが意味
を有する）１６が設けられており、また、メモリコント
ロール回路１５からのクロック信号の送出側にも、メモ
リモジュール群２−１、…、２−ｘを選択するセレクタ
（例えばドライバ及びレシーバのｘ組でなる；第１実施
例においてはドライバだけが意味を有する）１７が設け
られており、これらセレクト１６及び１７は、マイコン
３Ａから与えられたモジュール群情報を保持するモジュ
ール群情報レジスタ１８からモジュール群セレクト信号
が共通に与えられるようになされており、所望のメモリ
モジュール群２−ｊ（ｊは１〜ｘ）へのデータ線ＬＤＡ
Ｔ−ｊ及びクロック信号線ＬＣＬＫ−ｊを選択させる。
【００４０】なお、複数のメモリモジュール群２−１〜
２−ｘがある場合において、単に、複数のデータ線ＬＤ
ＡＴ−１〜ＬＤＡＴ−ｘ及び複数のクロック信号線ＬＣ
ＬＫ−１〜ＬＣＬＫ−ｘをそれぞれスター結線させるも
のであっても良い。
【００４１】以上の構成を有する第１実施例の半導体デ
ィスク装置１Ａに書き込み動作を実行させる場合には、
図示しないホストコンピュータ側から、ヘッダ番号、シ
リンダ番号、先頭セクタ番号、書き込みセクタ数等の情
報を含むコマンドが与えられると共に、書き込み動作を
指示するコマンドが与えられ、これらコマンドの発行
後、シーク時間や回転時間等に相当する所定時間だけ経
過した時点からデータが転送されてくる。
【００４２】ホストインタフェース４を介してコマンド
を受領したマイコン３Ａは、そのコマンドを解析して、
データを書き込むメモリモジュール２ｉ−ｊやそのメモ
リモジュール２ｉ−ｊでのセクタ対応のアドレス等のメ
モリモジュール２ｉ−ｊをアクセスし得る制御情報に変
換する。この第１実施例の場合、制御情報にはそのメモ
リモジュール２ｉ−ｊについてのディレイ情報３Ａａや
モジュール群情報も含まれる。また、送信されてきたデ
ータは、ホストインタフェース４を介してバッファメモ
リ５に与えられて格納される。
【００４３】マイコン３Ａは、まず、ディレイ情報３Ａ
ａ及びその書き込み信号をメモリコントローラ６Ａ内の
ディレイ情報レジスタ１５に与えて保持させ、セレクタ
１４の選択状態を規定し、また、モジュール群情報及び
その書き込み信号をメモリコントローラ６Ａ内のモジュ
ール群情報レジスタ１８に与えて保持させ、セレクタ１
６及び１７の選択状態を規定し、所望のメモリモジュー
ル２ｉ−ｊへの転送パスを設定させる。
【００４４】その後、マイコン３Ａは、メモリコントロ
ーラ６Ａ内のメモリコントロール回路１０に制御情報を
与えて転送を起動させる。
【００４５】このとき、メモリコントロール回路１０は
まず、制御情報に基づいて、アドレスや書き込みを指示
するコントロール信号等でなる制御用シリアルデータを
クロック信号に同期して出力する。メモリコントロール
回路１０から出力された制御用シリアルデータは、遅延
素子段１１〜１３及びセレクタ１４でなる可変移相手段
を介して移相された後、セレクタ１６を介して所望のデ
ータ線ＬＤＡＴ−ｊに出力され、一方、メモリコントロ
ール回路１０から出力されたクロック信号は、セレクタ
１７を介して所望のクロック信号線ＬＣＬＫ−ｊに出力
される。かくして、所望のメモリモジュール２ｉ−ｊ
は、１セクタ分のデータが転送されることを認識して転
送データを待ち受ける。
【００４６】メモリコントロール回路１０は、制御用シ
リアルデータの送出に続いて、バッファメモリ５に格納
されている１セクタ分のデータを取出してパラレル／シ
リアル変換し、クロック信号に同期して出力する。この
ときにも、メモリコントロール回路１０から出力された
シリアルデータは、遅延素子段１１〜１３及びセレクタ
１４でなる可変移相手段を介して移相された後、セレク
タ１６を介して所望のデータ線ＬＤＡＴ−ｊに出力さ
れ、一方、メモリコントロール回路１０から出力された
クロック信号は、セレクタ１７を介して所望のクロック
信号線ＬＣＬＫ−ｊに出力される。データが転送される
ことを認識したメモリモジュール２ｉ−ｊは、転送され
てきたシリアルデータをクロック信号に同期して取り込
んで書き込み動作する。
【００４７】このようなセクタ単位の転送が、ホストコ
ンピュータ側から指示されたセクタ数分だけ繰返され
る。
【００４８】なお、転送途中において、転送先のメモリ
モジュールをモジュール２ｉ−ｊからモジュール２ｋ−
ｊ（ｋは１〜ｎ）に変更する場合には、マイコン３Ａ
は、データ転送を一時中断させ、ディレイ情報３Ａａ及
びその書き込み信号をメモリコントローラ６Ａ内のディ
レイ情報レジスタ１５に与えてセレクタ１４の選択状態
を変更させた後、データ転送を再開させる。また、転送
先のメモリモジュール群を変更させる場合も、ほぼ同様
なシリアルデータの移相量調整処理を行なう。
【００４９】図５は、この第１実施例におけるメモリコ
ントローラ６Ａからメモリモジュールへの書き込みタイ
ミングの例を示すタイミングチャートである。
【００５０】メモリモデュール群２−１におけるメモリ
コントローラ６Ａへの最近のメモリモジュール２ｎ−１
においても（図５（ａ）及び（ｂ）参照）、また、メモ
リモデュール群２−１におけるメモリコントローラ６Ａ
への最遠のメモリモジュール２１−１においても（図５
（ｃ）及び（ｄ）参照）、それぞれ、各メモリモジュー
ルに対応して転送データの位相が調整されているため、
従来の課題で説明した各種原因によってクロック信号及
びデータが各メモリモジュールへ取り込まれるタイミン
グにずれを生じさせようとしても、上記位相調整によっ
てそのずれが緩和され、図５に示すように、適切なタイ
ミングで各メモリモジュールが転送データを取り込むこ
とができ、十分なセットアップタイムやホールドタイム
を取ることができる。
【００５１】以上のように、第１実施例によれば、半導
体ディスク装置１Ａ内のメモリコントローラ６Ａから各
メモリモデュール２ｉ−ｊへのデータ書き込み時の各メ
モリモデュール２ｉ−ｊ毎のクロック信号及びデータの
転送タイミングの差に応じたディレイ情報３Ａａを予め
マイコン３Ａに記憶させておき、データ書き込み時に、
マイコン３Ａからディレイ情報レジスタ１５にディレイ
情報３Ａａを書き込んで転送データの位相を調整するよ
うにしたので、メモリモデュール２ｉ−ｊへの書き込み
の際、最適なセットアップ及びホールドタイムに調整で
きる。これによりワーストなタイミングのメモリモデュ
ールにクロック周期等を合わせる必要はなく、高速なメ
モリデータの書き込みが可能となる。
【００５２】なお、メモリモジュール２ｉ−ｊにデータ
を書き込む際には、上述したように、データとクロック
信号との位相関係が問題となり、この位相関係は相対的
なものであるので、第１実施例とは異なって、データ位
相は変更せずにクロック信号の位相を調整する方法もあ
り、かかる方法は、第１実施例の変形例を構成する。し
かし、クロック信号は半導体ディスク装置全体に適宜利
用されるものであって、例えば、メモリコントローラ６
Ａの内部で動作するクロック位相と外部に出力するクロ
ック位相が異なることが好ましくない場合も多く、第１
実施例のように、データ側の位相を調整することが好ま
しい。
【００５３】（Ｂ）第２実施例 次に、本発明を半導体ディスク装置に適用した第２実施
例を図面を参照しながら詳述する。
【００５４】この第２実施例の半導体ディスク装置は、
メモリモジュールからの読み出し構成に特徴を有するも
のである。そのため、図６には、特徴を有する読み出し
面からの構成を示している。また、図６では、特徴を簡
単に説明できるように、メモリモジュール群を１個で示
している（複数の場合は直接適用はできないが上記図４
参照）。なお、図６において、上述した図２との同一、
対応部分には同一、対応符号を付して示している。
【００５５】図６において、第２実施例の半導体ディス
ク装置１Ｂも、メモリモジュール群２、マイコン３Ｂ、
ホストインタフェース４、バッファメモリ５及びメモリ
コントローラ６Ｂから構成されている。しかしながら、
マイコン３Ｂ及びメモリコントローラ６Ｂが従来の半導
体ディスク装置１とは異なっている。
【００５６】第２実施例のマイコン３Ｂは、各メモリモ
ジュール２１、…、２ｎにデータを転送する場合におけ
る各メモリモジュール２１、…、２ｎ毎のディレイ情報
３Ｂａを格納している。例えば、ディレイ情報３Ｂａを
マイクロプログラムとして格納している。マイコン３Ｂ
は、データを読出すメモリモジュール２ｉを認識した場
合に、後述するメモリコントロール回路３０に対してメ
モリモジュール群２からのデータ転送を起動させる前
に、メモリコントローラ６Ｂにディレイ情報３Ｂａとそ
の書き込み信号とを与える。
【００５７】第２実施例のメモリコントローラ６Ｂは、
従来の半導体ディスク装置１においても存在するメモリ
コントロール回路３０及び読み出しデータの取り込み回
路（フリップフロップ回路でなる）３１に加えて、複数
（ここでは３個とする）の遅延素子３２〜３４と、セレ
クタ３５と、ディレイ情報レジスタ３６とをさらに有す
る。
【００５８】メモリコントロール回路３０は、従来と同
様に、マイコン３Ｂからの制御情報に応じて、制御用シ
リアルデータをクロック信号に同期してアクセス対象の
メモリモジュール２ｉに向けて出力したり、取り込み回
路３１がクロック信号に同期して取り込んだメモリモジ
ュール２ｉからの転送データをパラレルデータに変換し
てホストインタフェース４を介してバッファメモリ５に
格納させたりするものである。
【００５９】この第２実施例が従来と最も異なる点は、
従来においては、メモリモジュール２ｉからデータを読
み出させるためにメモリモジュール２ｉに向けて出力す
るクロック信号とメモリモジュール２ｉから読み出され
たデータを取り込み回路３１が取り込むようにさせるた
めのクロック信号とが同一位相のものであったが、第２
実施例においては、これらクロック信号の位相を変えて
いる点である。第２実施例においては、メモリモジュー
ル２ｉからデータを読み出させるためにメモリモジュー
ル２ｉに向けて出力するクロック信号の位相は従来と同
様であるが、メモリモジュール２ｉから読み出されたデ
ータを取り込み回路３１が取り込むようにさせるための
クロック信号の位相は、メモリモジュール２ｉ毎に異な
るようにさせている。かかる機能の実現構成として、３
個の遅延素子３２〜３４、セレクタ３５及びディレイ情
報レジスタ３６が設けられている。
【００６０】３個の遅延素子３２〜３４は縦続接続され
ている。メモリコントロール回路３０から出力されたク
ロック信号は、クロック信号線ＬＣＬＫに送出されると
共に、この遅延素子縦続接続段３２〜３４に与えられる
ようになされている。かくして、この縦続接続段の前後
及び中間タップから所定の単位遅延時間ずつ位相が異な
る計４個のクロック信号が得られ、これらがセレクタ３
５に選択入力として与えられるようになされている。セ
レクタ３５には、後述するディレイ情報レジスタ３６か
ら遅延素子セレクト信号が与えられ、この遅延素子セレ
クト信号に応じたクロック信号を選択して、取り込み回
路３１に取り込みクロック信号として送出する。
【００６１】ここでの単位遅延時間は、第１実施例にお
ける単位遅延時間と同一である必要はないが、遅延され
ていないクロック信号と最も遅延されたクロック信号と
の時間差でも、例えばクロック信号の半分の周期より短
くなる程度に選定される。
【００６２】ディレイ情報レジスタ３６には、マイコン
３Ｂがメモリコントロール回路３０にメモリモジュール
２ｉからのデータ転送を起動させる前に出力したディレ
イ情報（３Ｂａ）と書き込み信号とが与えられ、ディレ
イ情報レジスタ３６はその書き込み信号に応じてディレ
イ情報を保持し、その保持したディレイ情報を、セレク
タ３５に遅延素子セレクト信号として与える。
【００６３】ここで、メモリモジュール２ｉからデータ
を読出すためには、クロック信号をメモリモジュール２
ｉに与え、その読み出されたデータをメモリコントロー
ラ６Ｂが取り込むため、メモリモジュール２ｉの搭載位
置が、異なる信号ではあるが往復で影響し、書き込み動
作以上にタイミングずれが問題となる。
【００６４】マイコン３Ｂに予め格納しておく各メモリ
モジュール２１、…、２ｎ毎の上述したディレイ情報３
Ｂａは、各メモリモジュール２１、…、２ｎに向かうプ
リント配線基板上に形成されるクロック信号線ＬＣＬＫ
での転送遅延ずれやその変動、各メモリモジュール２
１、…、２ｎに接続しているプリント配線基板上に形成
されるデータ線ＬＤＡＴでの転送遅延ずれやその変動等
を考慮して定められたものである。例えば、各メモリモ
ジュール２１、…、２ｎの搭載位置（信号線長など）に
応じて一義的に定めて格納しても良く、各メモリモジュ
ール２１、…、２ｎを実装した後に、実験によって最適
なディレイ情報を定めて格納しても良い。
【００６５】図６は、特徴構成の説明が簡単になるよう
に、メモリモジュール群２が１個として構成を示してい
る。しかし、実際的には、メモリモジュール群２も複数
用意されることが多くなる。図示は省略するが、メモリ
モジュール群が複数の場合には、所望のメモリモジュー
ル群に接続するクロック信号線やデータ線を選択するセ
レクタ等を設けて対応している（図４参照）。
【００６６】以上の構成を有する第２実施例の半導体デ
ィスク装置１Ｂに読み出し動作を実行させる場合には、
図示しないホストコンピュータ側から、ヘッダ番号、シ
リンダ番号、先頭セクタ番号、書き込みセクタ数等の情
報を含むコマンドが与えられると共に、読み出し動作を
指示するコマンドが与えられる。
【００６７】ホストインタフェース４を介してコマンド
を受領したマイコン３Ｂは、そのコマンドを解析して、
データを読出すメモリモジュール２ｉやそのメモリモジ
ュール２ｉでのセクタ対応のアドレス等のメモリモジュ
ール２ｉをアクセスし得る制御情報に変換する。この第
２実施例の場合、制御情報にはそのメモリモジュール２
ｉについてのディレイ情報３Ｂａも含まれる。
【００６８】マイコン３Ｂは、まず、ディレイ情報３Ｂ
ａ及びその書き込み信号をメモリコントローラ６Ｂ内の
ディレイ情報レジスタ３６に与えて保持させ、セレクタ
３５の選択状態を規定し、所望のメモリモジュール２ｉ
からのデータを取り込むためのクロック位相を設定させ
る。
【００６９】その後、マイコン３Ｂは、メモリコントロ
ーラ６Ｂ内のメモリコントロール回路３０に制御情報を
与えて読み出し転送を起動させる。
【００７０】このとき、メモリコントロール回路３０は
まず、制御情報に基づいて、アドレスや読み出しを指示
するコントロール信号等でなる制御用シリアルデータを
位相調整されていないクロック信号に同期して出力する
（かかる動作は、例えば第１実施例の構成によって実行
される）。
【００７１】メモリコントロール回路３０は、制御用シ
リアルデータの送出後においても、位相調整していない
クロック信号をクロック信号線ＬＣＬＫを介してそのメ
モリモジュール群２に継続して送出する。所望のメモリ
モジュール２ｉは、上記制御用シリアルデータに基づい
て自己が読み出し動作するものと認識して準備を行な
い、その後、到来したクロックに同期してデータをデー
タ線ＬＤＡＴに送出する。
【００７２】所望のメモリモジュール２ｉからデータ線
ＬＤＡＴに読み出されたデータは、メモリコントローラ
６Ｂ内において、セレクタ３５から出力された位相調整
されたクロック信号に基づいて取り込み回路３１で取り
込まれ、その後、メモリコントロール回路３０によって
パラレルデータに変換され、ホストインタフェース４を
介してバッファメモリ５に格納される。このようにして
バッファメモリ５に格納された読み出しデータが、ホス
トインタフェース４を介してホストコンピュータ側に送
出される。
【００７３】メモリモデュール群２内の他のメモリモデ
ュール２−ｍから読出す場合にも同様な処理が実行され
る。
【００７４】図７は、この第２実施例におけるメモリコ
ントローラ６Ｂにおけるメモリモジュールからの読み込
みタイミングの例を示すタイミングチャートである。
【００７５】メモリモデュール群２におけるメモリコン
トローラ６Ｂの最近のメモリモジュール２ｎにおいても
（図７（ａ）及び（ｂ）参照）、また、メモリモデュー
ル群２におけるメモリコントローラ６Ｂの最遠のメモリ
モジュール２１においても（図７（ｃ）及び（ｄ）参
照）、それぞれ、各メモリモジュールに対応して転送デ
ータを取り込むためのクロック信号の位相が調整されて
いるため、従来の課題で説明した各種原因によってデー
タが取り込み回路３１に取り込まれるタイミングにずれ
を生じさせようとしても、上記位相調整によってそのず
れが緩和され、図７に示すように、適切なタイミングで
メモリコントローラ６Ｂ（取り込み回路３１）が転送デ
ータを取り込むことができ、十分なセットアップタイム
やホールドタイムを取ることができる。
【００７６】以上のように、第２実施例によれば、半導
体ディスク装置１Ｂ内のメモリコントローラ６Ｂへの各
メモリモデュール２ｉからの読み出し時における、各メ
モリモデュール２ｉの搭載位置による転送タイミングの
差に応じたディレイ情報３Ｂａを予めマイコン３ｂに記
憶させておき、メモリデータの読み出し時に、マイコン
３Ｂからディレイ情報レジスタ３６に書き込み記憶させ
て取り込みクロック信号の位相を調整するようにしたの
で、メモリモデュールからの読み出しデータを適切なタ
イミングで取り込むことができ、いずれのメモリモジュ
ールから読出す場合にもセットアップ及びホールドタイ
ムを適切なものとできる。これにより、ワーストタイミ
ングのメモリモデュールを考慮して装置のクロック信号
を調整するようなことが不要とでき、また、高速なメモ
リデータの読み出しを可能とすることができる。
【００７７】なお、位相調整されたクロック信号をメモ
リモジュールに与え、位相調整されていないクロック信
号を取り込み回路３１に与えることは、第２実施例の変
形例を構成する。しかし、メモリモジュールへの書き込
み時には位相調整されていないクロック信号をメモリモ
ジュールに与えていることとの整合性や、クロック信号
の送出時点からデータを取り込む時点までのサイクルが
長くなる可能性があることから見て、上記第２実施例の
ように、位相調整されていないクロック信号をメモリモ
ジュールに与え、位相調整されているクロック信号を取
り込み回路３１に与えることが好ましい。
【００７８】また、第１実施例と同様に、読み出された
データを移相制御し、取り込み回路３１にはメモリコン
トロール部３０からのクロック信号をそのまま与えるも
のも第２実施例の変形例を構成する。
【００７９】（Ｃ）第３実施例 次に、本発明を半導体ディスク装置に適用した第３実施
例を図面を参照しながら詳述する。
【００８０】この第３実施例の半導体ディスク装置は、
第１実施例の半導体ディスク装置と同様に、主としてメ
モリモジュールに対する書き込み構成に特徴を有するも
のであり、上記第１実施例の半導体ディスク装置と近似
している点が多いので、第１実施例との相違点を中心に
以下では説明を行なう。
【００８１】図８は、第３実施例の半導体ディスク装置
１Ｃの構成を示すブロック図であり、図１との同一、対
応部分に同一、対応符号を付して示している。
【００８２】図８において、第３実施例の半導体ディス
ク装置１Ｃにおけるメモリモジュール群２Ｃは、異なる
動作スピードを有する複数のメモリモジュール２１Ｃ〜
２ｎＣを有している。ここでは、動作スピードは２種類
として説明し、少なくともメモリコントローラ６Ｃに最
近のメモリモジュール２ｎＣは高速（例えば１００ｎ
ｓ）であり、最遠のメモリモジュール２１Ｃは低速（例
えば２５０ｎｓ）であるとする。
【００８３】例えば、装置全体の価格をできるだけ押さ
えて、しかも、少なくともアクセス頻度の高いデータを
高速にアクセス可能にする場合や、同一動作スピードの
メモリモジュールの大量の入手が困難な場合等におい
て、異なる動作スピードを有する複数のメモリモジュー
ル２１Ｃ〜２ｎＣを適用することは有用である。
【００８４】ここで、動作スピードが高速なメモリモジ
ュールはそのアクセスを高速にできるので、その性能を
損なわないように、上述したように、メモリコントロー
ラ６Ｃに近い側に搭載することが好ましい。
【００８５】メモリモジュール群２Ｃが、異なる動作ス
ピードを有する複数のメモリモジュール２１Ｃ〜２ｎＣ
を有することに応じて、マイコン３Ｃ及びメモリコント
ローラ６Ｃの構成が第１実施例とは多少異なっている。
【００８６】第３実施例のマイコン３Ｃは、各メモリモ
ジュール２１、…、２ｎにデータを転送する場合におけ
る各メモリモジュール２１、…、２ｎ毎のディレイ情報
やそのとき用いるクロック信号の情報（以下、クロック
幅情報）でなるタイミング情報３Ｃａも格納している。
例えば、タイミング情報３Ｃａをマイクロプログラムと
して格納している。マイコン３Ｃは、データを書き込む
メモリモジュール２ｉを認識した場合に、メモリコント
ロール回路１０Ｃに対してメモリモジュール群２へのデ
ータ転送を起動させる前に、メモリコントローラ６Ｃに
タイミング情報３Ｃａとその書き込み信号とを与える。
【００８７】第３実施例のメモリコントローラ６Ｃは、
第１実施例のディレイ情報レジスタ１５に代えて、タイ
ミング情報レジスタ１５Ｃを有し、マイコン３Ｃからタ
イミング情報３Ｃａとその書き込み信号が与えられたと
きにはそのタイミング情報３Ｃａを保持する。タイミン
グ情報レジスタ１５Ｃは、その内のディレイ情報を遅延
素子セレクト信号としてセレクタ１４に与えると共に、
クロック幅情報をメモリコントロール回路１０Ｃに与え
る。
【００８８】この第３実施例のメモリコントロール回路
１０Ｃは、クロック幅コントロール部１０Ｃａを内蔵し
ており、タイミング情報レジスタ１５Ｃから与えられた
クロック幅情報に応じたクロック信号を採用する。クロ
ック幅コントロール部１０Ｃａとしては、例えば、原発
振器からの発振信号の分周比をクロック幅情報に応じて
切り替えて所望のクロック信号を発生させるものや、高
速用メモリモジュール用のクロック信号を基本クロック
信号として低速用メモリモジュール用のクロック信号を
採用する場合にはその基本クロック信号を分周するもの
等を挙げることができる。
【００８９】以上のように、第３実施例においては、転
送先のメモリモジュールに応じてクロック信号が選択さ
れると共に、そのクロック信号の移相量が選択されるよ
うになされている。
【００９０】以上詳述した構成を除いては、第１実施例
と同様な構成であるので、その構成説明は省略する。ま
た、メモリモジュール群が複数の場合も、上記以外は第
１実施例と同様であるので、その説明は省略する。
【００９１】以上の構成を有する第３実施例の半導体デ
ィスク装置１Ｃに書き込み動作を実行させる場合には、
図示しないホストコンピュータ側から、ヘッダ番号、シ
リンダ番号、先頭セクタ番号、書き込みセクタ数等の情
報を含むコマンドが与えられると共に、書き込み動作を
指示するコマンドが与えられ、これらコマンドの発行
後、シーク時間や回転時間等に相当する所定時間だけ経
過した時点からデータが転送されてくる。
【００９２】ホストインタフェース４を介してコマンド
を受領したマイコン３Ｃは、そのコマンドを解析して、
データを書き込むメモリモジュール２ｉやそのメモリモ
ジュール２ｉでのセクタ対応のアドレス等のメモリモジ
ュール２ｉをアクセスし得る制御情報に変換する。この
第３実施例の場合、制御情報にはそのメモリモジュール
２ｉについてのディレイ情報やクロック幅情報でなるタ
イミング情報３Ｃａも含まれる。また、送信されてきた
データは、ホストインタフェース４を介してバッファメ
モリ５に与えられて格納される。
【００９３】マイコン３Ｃは、まず、アクセスするメモ
リモジュール２ｉに対応したタイミング情報３Ｃａ及び
その書き込み信号をメモリコントローラ６Ｃ内のタイミ
ング情報レジスタ１５Ｃに与えて保持させ、セレクタ１
４の選択状態（クロック信号の位相）を規定し、メモリ
コントロール回路１０Ｃから出力させるクロック信号を
規定し（クロック幅を選択し）、所望のメモリモジュー
ル２ｉへの転送パスを設定させると共に、そのメモリモ
ジュール２ｉに適合したクロック信号を採用させる。
【００９４】その後、マイコン３Ｃは、メモリコントロ
ーラ６Ｃ内のメモリコントロール回路１０Ｃに制御情報
を与えて転送を起動させる。転送時の動作自体は、第１
実施例と同様であるので、その説明は省略する。
【００９５】ここで、転送先メモリモジュール２ｉが高
速の動作スピードに係るものであっても、また、低速の
動作スピードに係るものであっても、クロック幅情報や
ディレイ情報自体は異なるが、上述した動作を行なう。
【００９６】図９は、この第３実施例におけるメモリコ
ントローラ６Ｃからメモリモジュールへの書き込みタイ
ミングの例を示すタイミングチャートである。
【００９７】メモリモデュール群２におけるメモリコン
トローラ６Ｃの最近のメモリモジュール２ｎにおいては
（図９（ａ）及び（ｂ）参照）は、高速動作スピードに
応じたクロック幅（周期）を有するクロック信号が与え
られるが、それに同期した転送データが位相調整されて
与えられるので、適切なタイミングで転送データを取り
込むことができ、十分なセットアップタイムやホールド
タイムを取ることができる。また、メモリモデュール群
２におけるメモリコントローラ６Ｃの最遠のメモリモジ
ュール２１においては（図９（ｃ）及び（ｄ）参照）、
低速動作スピードに応じたクロック幅（周期）を有する
クロック信号が与えられるので、この点から適切なタイ
ミングで転送データを取り込むことができ、十分なセッ
トアップタイムやホールドタイムを取ることができ、ま
た、低速動作スピードに応じたクロック幅（周期）を有
するクロック信号に同期した転送データが位相調整され
て与えられるので、この点からも適切なタイミングで転
送データを取り込むことができ、十分なセットアップタ
イムやホールドタイムを取ることができる。
【００９８】以上のように、第３実施例によれば、半導
体ディスク装置１Ｃにスピード性能の異なるメモリモデ
ュールが存在していても、各メモリモデュールの書き込
みクロック幅情報や書き込みクロックに対するメモリデ
ータ信号のディレイ情報を、予めマイコン３Ｃに記憶さ
せておき、データ書き込み時にそれらの情報３Ｃａをレ
ジスタ１５Ｃに書き込み記憶させて、クロック幅（クロ
ック信号種類）やクロック信号の移相量を選択させるよ
うにしたので、いずれのメモリモデュール２ｉへ書き込
む際であっても、適切なクロック幅、セットアップタイ
ム、ホールドタイムに調整することができる。
【００９９】これにより、同一の半導体ディスク装置１
Ｃに異なるスピード性能のメモリモデュールを搭載で
き、書き込み頻度の高いデータを高速メモリへ記憶で
き、全体として効率の良いメモリデータ書き込みがで
き、装置として高速、動作が可能となる効果がある。
【０１００】なお、各メモリモジュール群についてその
群内のメモリモジュールは同一動作スピードとし、メモ
リモジュール群間ではメモリモジュールの動作スピード
を変えたものは、第３実施例の変形例を構成する。しか
し、高速のメモリモジュールがメモリコントローラ６Ｃ
から遠い位置に搭載され、その高速性が損なわれるの
で、上記第３実施例のように、メモリモジュール群に関
係なく、高速のメモリモジュールをメモリコントローラ
６Ｃに近い位置に搭載することが好ましい。
【０１０１】また、遅延素子接続段１１〜１３及びセレ
クタ１４を省略し、クロック幅だけを所望のメモリモジ
ュール２ｉに応じて可変するものも、第３実施例の変形
例を構成する。低速のメモリモジュールがセットアップ
タイム及びホールドタイムから問題がないものであり、
高速のメモリモジュールが少なく、それに対してセット
アップタイム及びホールドを考慮してタイムクロック幅
（クロック信号）の調整を行なうものであれば、上記変
形例は有効であるが、それでも、第３実施例より有効性
は劣っている。
【０１０２】（Ｄ）第４実施例 次に、本発明を半導体ディスク装置に適用した第４実施
例を図面を参照しながら詳述する。
【０１０３】この第４実施例の半導体ディスク装置は、
第２実施例の半導体ディスク装置と同様に、主としてメ
モリモジュールからの読み出し構成に特徴を有するもの
であり、上記第２実施例の半導体ディスク装置と近似し
ている点が多く、その相違点は、第１実施例と第３実施
例間の相違点と同様である。
【０１０４】そこで、以下では構成の説明は省略し、図
１０を参照した動作の説明を通じて構成も明らかにする
と共に、第２実施例との相違を明らかにする。なお、図
１０は、第４実施例の半導体ディスク装置１Ｄの構成を
示すブロック図であり、第２実施例に係る図６との同
一、対応部分に同一、対応符号を付して示している。
【０１０５】第４実施例の半導体ディスク装置１Ｄに読
み出し動作を実行させる場合には、図示しないホストコ
ンピュータ側から、ヘッダ番号、シリンダ番号、先頭セ
クタ番号、書き込みセクタ数等の情報を含むコマンドが
与えられると共に、読み出し動作を指示するコマンドが
与えられる。
【０１０６】ホストインタフェース４を介してコマンド
を受領したマイコン３Ｄは、そのコマンドを解析して、
データを読出すメモリモジュール２ｉＤやそのメモリモ
ジュール２ｉでのセクタ対応のアドレス等のメモリモジ
ュール２ｉＤをアクセスし得る制御情報に変換する。こ
の第４実施例の場合、制御情報にはそのメモリモジュー
ル２ｉＤについてのディレイ情報やクロック幅情報でな
るタイミング情報３Ｄａも含まれる。
【０１０７】マイコン３Ｄは、まず、アクセスするメモ
リモジュール２ｉＤに対応したタイミング情報３Ｄａ及
びその書き込み信号をメモリコントローラ６Ｄ内のタイ
ミング情報レジスタ３６Ｄに与えて保持させ、遅延素子
接続段３２〜３４からのクロック信号のセレクタ３５の
選択状態（クロック信号の位相）を規定し、メモリコン
トロール回路１０Ｄから出力させるクロック信号をその
クロック幅コントロール部３０Ｄａによって規定し（ク
ロック幅を選択し）、所望のメモリモジュール２ｉＤへ
のクロック信号のパスを設定させると共に、そのメモリ
モジュール２ｉＤに適合したクロック信号を採用させ
る。
【０１０８】その後、マイコン３Ｄは、メモリコントロ
ーラ６Ｄ内のメモリコントロール回路３０Ｄに制御情報
を与えて読み出し転送を起動させる。
【０１０９】このとき、メモリコントロール回路３０Ｄ
はまず、制御情報に基づいて、アドレスや読み出しを指
示するコントロール信号等でなる制御用シリアルデータ
を位相調整されていないメモリモジュール２ｉＤ対応の
クロック信号に同期して出力する（かかる動作は、例え
ば第３実施例の構成によって実行される）。
【０１１０】メモリコントロール回路３０Ｄは、制御用
シリアルデータの送出後においても、位相調整していな
いメモリモジュール２ｉＤ対応のクロック信号をクロッ
ク信号線ＬＣＬＫを介してそのメモリモジュール群２Ｄ
に継続して送出する。所望のメモリモジュール２ｉＤ
は、上記制御用シリアルデータに基づいて自己が読み出
し動作するものと認識して準備を行ない、その後、到来
したクロック信号に同期してデータをデータ線ＬＤＡＴ
に送出する。
【０１１１】所望のメモリモジュール２ｉＤからデータ
線ＬＤＡＴに読み出されたデータは、メモリコントロー
ラ６Ｄ内において、セレクタ３５から出力された位相調
整されたクロック信号に基づいて取り込み回路３１で取
り込まれ、その後、メモリコントロール回路３０によっ
てパラレルデータに変換され、ホストインタフェース４
を介してバッファメモリ５に格納される。このようにし
てバッファメモリ５に格納された読み出しデータが、ホ
ストインタフェース４を介してホストコンピュータ側に
送出される。
【０１１２】メモリモデュール群２Ｄ内の他のメモリモ
デュール２ｍＤから読出す場合にも同様な処理が実行さ
れる。この場合において、ディレイ情報及びクロック幅
情報でなるタイミング情報３Ｄａは、そのメモリモジュ
ール２ｍＤに応じたものが用いられる。
【０１１３】図１１は、この第４実施例におけるメモリ
コントローラ６Ｄからメモリモジュールへの書き込みタ
イミングの例を示すタイミングチャートである。
【０１１４】メモリモデュール群２Ｄにおけるメモリコ
ントローラ６Ｄの最近のメモリモジュール２ｎＤに対し
ては、高速動作スピードに応じたクロック幅（周期）を
有するクロック信号が採用されるが、メモリモジュール
２ｎＤからの転送データを取り込むためのクロック信号
の位相が調整されているため、従来の課題で説明した各
種原因によってデータが取り込み回路３１に取り込まれ
るタイミングにずれを生じさせようとしても、図１１
（ａ）及び（ｂ）に示すように、上記位相調整によって
そのずれが緩和され、適切なタイミングでメモリコント
ローラ６Ｄ（取り込み回路３１）が転送データを取り込
むことができ、十分なセットアップタイムやホールドタ
イムを取ることができる。
【０１１５】また、メモリコントローラ６Ｄの最遠のメ
モリモジュール２１Ｄに対しては、低速動作スピードに
応じたクロック幅（周期）を有するクロック信号が採用
されるので、この点から適切なタイミングでメモリコン
トローラ６Ｄ（取り込み回路３１）が転送データを取り
込むことができ、十分なセットアップタイムやホールド
タイムを取ることができ、また、メモリモジュール２１
Ｄからの転送データを取り込むためのクロック信号の位
相が調整されているため、従来の課題で説明した各種原
因によってデータが取り込み回路３１に取り込まれるタ
イミングにずれを生じさせようとしても、図１１（ｃ）
及び（ｄ）に示すように、上記位相調整によってそのず
れが緩和され、この点からも、適切なタイミングでメモ
リコントローラ６Ｄ（取り込み回路３１）が転送データ
を取り込むことができ、十分なセットアップタイムやホ
ールドタイムを取ることができる。
【０１１６】以上のように、第４実施例によれば、半導
体ディスク装置１Ｄにスピード性能の異なるメモリモデ
ュールが存在していても、各メモリモデュールの読み出
しクロック幅情報や読み出しクロックに対する取り込み
クロック信号のディレイ情報を予めマイコン３Ｄに記憶
させておき、データ読み出し時にそれらのタイミング情
報３Ｄａをレジスタ３６Ｄに書き込み記憶させて、クロ
ック幅（クロック信号種類）やクロック信号の移相量を
選択させるようにしたので、いずれのメモリモデュール
２ｉＤから読出す際であっても、適切なクロック幅、セ
ットアップタイム、ホールドタイムに調整することがで
きる。
【０１１７】これにより、同一の半導体ディスク装置１
Ｄに異なるスピード性能のメモリモデュールを搭載で
き、読み出し頻度の高いデータを高速メモリへ記憶で
き、全体として効率の良いメモリデータ書き込みがで
き、装置として高速、動作が可能となる効果がある。
【０１１８】なお、第４実施例に対しても、第３実施例
の説明で述べたような変形例を挙げることができるが
（これ変形例自体本発明の実施例）、第３実施例で説明
したと同様な理由により、それら変形例に比較すると、
第４実施例の方が好ましい。
【０１１９】（Ｅ）他の実施例 以上の各実施例の説明においても、本発明の他の実施例
を種々説明したが、さらに以下のような他の実施例を挙
げることができる。
【０１２０】上記各実施例においては、フラッシュメモ
リを意図したメモリモデュールを用いたものを説明した
が、他の種類のメモリを用いたものであっても良い。例
えば、アドレス線とデータ線とが別個のものの場合にお
ける書き込み構成においては、アドレスデータの位相可
変手段も必要となる。
【０１２１】また、上記各実施例においては、タイミン
グ調整用の情報（ディレイ情報やタイミング情報）をマ
イコンに予め格納しておくものを示したが、当初からメ
モリコントローラ側に格納しておくものであっても良
い。
【０１２２】さらに、本発明は、その適用対象が半導体
ディスク装置に限定されるものではなく、共通の信号線
に複数のメモリモジュールが接続している部分を有する
半導体記憶装置に広く適用することができる。例えば、
マイコンやＣＰＵがメモリモジュール群を直接アクセス
する装置にも適用できる。
【０１２３】
【発明の効果】以上のように、本発明によれば、各半導
体メモリモジュールに対応したアクセスタイミング情報
を予め格納し、このタイミング情報格納部に格納されて
いるタイミング情報に基づいて、アクセス対象の半導体
メモリモジュールに応じて、転送先側でのデータ取り込
みタイミングを可変させたり、及び又は、クロック幅を
変化させたりするアクセス手段を設けたので、データ線
やクロック信号線等を共有されているいずれのメモリモ
ジュールのアクセスした場合であっても、十分なセット
アップタイムやホールドタイムを確保できる高速動作可
能な半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】第１実施例の構成を示すブロック図である。
【図２】従来の構成を示すブロック図である。
【図３】従来のタイミングチャートである。
【図４】第１実施例のメモリモジュール群が複数の場合
の一部構成を示すブロック図である。
【図５】第１実施例のタイミングチャートである。
【図６】第２実施例の構成を示すブロック図である。
【図７】第２実施例のタイミングチャートである。
【図８】第３実施例の構成を示すブロック図である。
【図９】第３実施例のタイミングチャートである。
【図１０】第４実施例の構成を示すブロック図である。
【図１１】第４実施例のタイミングチャートである。
【符号の説明】
１Ａ、１Ｂ、１Ｃ、１Ｄ…半導体ディスク装置、２、２
Ｃ、２Ｄ…メモリモジュール群、３Ａ、３Ｂ、３Ｃ、３
Ｄ…マイコン、３Ａａ、３Ｃａ…ディレイ情報、３Ｂ
ａ、３Ｄａ…タイミング情報、６Ａ、６Ｂ、６Ｃ、６Ｄ
…メモリコントローラ、１１〜１３、３２〜３４…遅延
素子、１４、３５…セレクタ、１５、１５Ｃ…ディレイ
情報レジスタ、３１…取り込み回路、３６、３６Ｄ…タ
イミング情報レジスタ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体メモリモジュールが、共通
    のクロック信号線及び共通の１又は２以上の他の信号線
    を介して、そのアクセス手段に接続されている半導体記
    憶装置において、 上記アクセス手段に、 上記各半導体メモリモジュールに対応したアクセスタイ
    ミング情報を予め格納しているタイミング情報格納部
    と、 このタイミング情報格納部に格納されているタイミング
    情報に基づいて、アクセス対象の上記半導体メモリモジ
    ュールに応じて、転送先側でのデータ取り込みタイミン
    グを可変させるタイミング可変手段とを設けたことを特
    徴とする半導体記憶装置。
  2. 【請求項２】 複数の半導体メモリモジュールが、共通
    のクロック信号線及び共通の１又は２以上の他の信号線
    を介して、そのアクセス手段に接続されている半導体記
    憶装置において、 上記各半導体メモリモジュールとして、動作スピードが
    異なる複数種類のものを適用すると共に、 上記アクセス手段に、 各半導体メモリモジュールに対応したアクセスタイミン
    グ情報を予め格納しているタイミング情報格納部と、 このタイミング情報格納部に格納されているタイミング
    情報に基づいて、アクセス対象の上記半導体メモリモジ
    ュールに与えるクロック信号のクロック幅を切り替える
    クロック幅可変手段とを設けたことを特徴とする半導体
    記憶装置。
  3. 【請求項３】 複数の半導体メモリモジュールが、共通
    のクロック信号線及び共通の１又は２以上の他の信号線
    を介して、そのアクセス手段に接続されている半導体記
    憶装置において、 上記各半導体メモリモジュールとして、動作スピードが
    異なる複数種類のものを適用すると共に、 上記アクセス手段に、 各半導体メモリモジュールに対応したアクセスタイミン
    グ情報を予め格納しているタイミング情報格納部と、 このタイミング情報格納部に格納されているタイミング
    情報に基づいて、アクセス対象の上記半導体メモリモジ
    ュールに応じて、転送先側でのデータ取り込みタイミン
    グを可変させるタイミング可変手段と、 このタイミング情報格納部に格納されているタイミング
    情報に基づいて、アクセス対象の上記半導体メモリモジ
    ュールに与えるクロック信号のクロック幅を切り替える
    クロック幅可変手段とを設けたことを特徴とする半導体
    記憶装置。
  4. 【請求項４】 上記タイミング可変手段が、タイミング
    情報に基づいて、アクセス対象の上記半導体メモリモジ
    ュールに向かうデータやコントロール信号等を、書き込
    み用のクロック信号に対して移相させるものであること
    を特徴とする請求項１又は３に記載の半導体記憶装置。
  5. 【請求項５】 上記タイミング可変手段が、タイミング
    情報に基づいて、アクセス対象の上記半導体メモリモジ
    ュールに与える読み出し用のクロック信号に対して、読
    み出しデータを取り込むためのクロック信号を移相させ
    るものであることを特徴とする請求項１又は３のいずれ
    かに記載の半導体記憶装置。
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