JPH08123737A - メモリ・デバイス，並びに，メモリ・デバイスから補正されたユーザー・データを読み出す方法，メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法 - Google Patents
メモリ・デバイス，並びに，メモリ・デバイスから補正されたユーザー・データを読み出す方法，メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法Info
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- JPH08123737A JPH08123737A JP7254046A JP25404695A JPH08123737A JP H08123737 A JPH08123737 A JP H08123737A JP 7254046 A JP7254046 A JP 7254046A JP 25404695 A JP25404695 A JP 25404695A JP H08123737 A JPH08123737 A JP H08123737A
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Abstract
(57)【要約】
【課題】 エラー・チェックおよび補正専用のセルの数
を少なくし，また，効率的な記憶処理を実現する。 【解決手段】 アドレス入力端子（ＡＩ）およびデータ
入力端子（ＤＩ）からそれぞれ書き込みアドレスおよび
ユーザー・データを受け取って，エラー・データを発生
させると共に，第１／第２ののメモリ手段（ＤＭ／Ｅ
Ｍ）に上記データを書き込み，アドレス入力端子（Ａ
Ｉ）から読み出しアドレスを受け取り，対応するユーザ
ー・データおよびエラー・データを抽出し，それらを組
み合わせてすべてのエラーを補正すると共に，さらに，
それらのデータをデータ出力端子（ＤＯ）に供給するよ
うに設計された制御論理手段（ＣＬ）とから構成され，
第２のメモリ手段（ＥＭ）が内容(content) に従ってア
クセスされ，アクセスのための内容(content) が，第１
のメモリ手段（ＤＭ）のアドレスと対応している。
を少なくし，また，効率的な記憶処理を実現する。 【解決手段】 アドレス入力端子（ＡＩ）およびデータ
入力端子（ＤＩ）からそれぞれ書き込みアドレスおよび
ユーザー・データを受け取って，エラー・データを発生
させると共に，第１／第２ののメモリ手段（ＤＭ／Ｅ
Ｍ）に上記データを書き込み，アドレス入力端子（Ａ
Ｉ）から読み出しアドレスを受け取り，対応するユーザ
ー・データおよびエラー・データを抽出し，それらを組
み合わせてすべてのエラーを補正すると共に，さらに，
それらのデータをデータ出力端子（ＤＯ）に供給するよ
うに設計された制御論理手段（ＣＬ）とから構成され，
第２のメモリ手段（ＥＭ）が内容(content) に従ってア
クセスされ，アクセスのための内容(content) が，第１
のメモリ手段（ＤＭ）のアドレスと対応している。
Description
【０００１】
【発明の属する技術分野】本発明は，メモリ・デバイ
ス，特に，エラー・チェックおよび補正機能を有する多
重レベルタイプのメモリ・デバイスと，そのメモリ・デ
バイスのために工夫された読み出し，書き込み，さらに
消去のための方法に関するものである。
ス，特に，エラー・チェックおよび補正機能を有する多
重レベルタイプのメモリ・デバイスと，そのメモリ・デ
バイスのために工夫された読み出し，書き込み，さらに
消去のための方法に関するものである。
【０００２】
【従来の技術】従来のメモリにおけるエラー補正にはい
くつかの問題点があった。例えば，米国特許４，９５
８，３５２には，実際のデータのための第１のセル・マ
トリックスと，エラー・チェックおよび補正データ用の
第２のセル・マトリックスにより構成されたエラー・チ
ェックおよび補正回路（ＥＣＣ）を備えた半導体メモリ
・デバイスが開示されている。
くつかの問題点があった。例えば，米国特許４，９５
８，３５２には，実際のデータのための第１のセル・マ
トリックスと，エラー・チェックおよび補正データ用の
第２のセル・マトリックスにより構成されたエラー・チ
ェックおよび補正回路（ＥＣＣ）を備えた半導体メモリ
・デバイスが開示されている。
【０００３】例えば，８ビットのデータ・ワード毎に，
例えば，４ビットのエラー・チェックおよび補正ワード
が組み合わされており，それにより単一エラーの確認お
よび補正が可能となり，通常はそれで十分なものである
と考えられる。すべての二進データは異なったメモリ・
セルに記憶される。
例えば，４ビットのエラー・チェックおよび補正ワード
が組み合わされており，それにより単一エラーの確認お
よび補正が可能となり，通常はそれで十分なものである
と考えられる。すべての二進データは異なったメモリ・
セルに記憶される。
【０００４】読み出しおよび書き込み動作は，書き込み
フェーズにおいては，書き込みアドレスとユーザー・デ
ータを受信し，エラー・データを発生させ，それらのデ
ータを上記第１および第２のマトリックスにそれぞれ書
き込み，また，読み出しフェーズにおいては，上記第１
および第２のセル・マトリックスから読み出しアドレス
を受信し，対応するユーザー・データおよびエラー・デ
ータを抽出し，それらを組み合わせてエラーを補正した
り，あるいは出力端子に供給したりするように工夫され
た制御論理手段として記述し得る複合回路（これもエラ
ー・チェックおよび補正回路により構成されている）に
より制御，調整されている。
フェーズにおいては，書き込みアドレスとユーザー・デ
ータを受信し，エラー・データを発生させ，それらのデ
ータを上記第１および第２のマトリックスにそれぞれ書
き込み，また，読み出しフェーズにおいては，上記第１
および第２のセル・マトリックスから読み出しアドレス
を受信し，対応するユーザー・データおよびエラー・デ
ータを抽出し，それらを組み合わせてエラーを補正した
り，あるいは出力端子に供給したりするように工夫され
た制御論理手段として記述し得る複合回路（これもエラ
ー・チェックおよび補正回路により構成されている）に
より制御，調整されている。
【０００５】
【発明が解決しようとする課題】上記の米国特許におい
て，提案されている方式にあっては，装置の効率を向上
させるために，かなりの数のメモリ・セルを必要とし，
例えば，それらのセルのうちの３３％はエラー識別およ
び補正に用いられている。エラーがまれにしか発生しな
いような場合にあっては，こうした方式は極めて非効率
的なものとなる。
て，提案されている方式にあっては，装置の効率を向上
させるために，かなりの数のメモリ・セルを必要とし，
例えば，それらのセルのうちの３３％はエラー識別およ
び補正に用いられている。エラーがまれにしか発生しな
いような場合にあっては，こうした方式は極めて非効率
的なものとなる。
【０００６】まれな，そして／または，断続的なエラー
を発生させるような特殊な現象はファウラー−ノルデハ
イム・トンネリングによって書き込まれたり，および
（または）消去されたりするＥＥＰＲＯＭおよびフラッ
シュ・ＥＰＲＯＭメモリにおいて起こる。
を発生させるような特殊な現象はファウラー−ノルデハ
イム・トンネリングによって書き込まれたり，および
（または）消去されたりするＥＥＰＲＯＭおよびフラッ
シュ・ＥＰＲＯＭメモリにおいて起こる。
【０００７】こうした“書き込み”メカニズム（この用
語は本明細書において広い意味で用いられる）は，通常
のばらつきに加えて，書き込み速度がずっと速い少数の
セルの待ち行列を示し，さらに“エラー性ビット”，す
なわち，一定の点から先は，一定の可変時間間隔で，ず
っと速い書き込み速度を示すセルが存在する場合があ
る。
語は本明細書において広い意味で用いられる）は，通常
のばらつきに加えて，書き込み速度がずっと速い少数の
セルの待ち行列を示し，さらに“エラー性ビット”，す
なわち，一定の点から先は，一定の可変時間間隔で，ず
っと速い書き込み速度を示すセルが存在する場合があ
る。
【０００８】これまで，こうした問題は，種々のセルの
異なった書き込み速度に適応するように特殊な書き込み
方式（多くの，非常に細かなプログラミング・ステッ
プ）を用いることによって，あるいは，後に“書き込み
過ぎたり”あるいは“消去しすぎたり”したセルを同じ
書き込み方式で回復させたりする所定の通常の書き込み
方式を用いることによって，解決が試みられてきた。
異なった書き込み速度に適応するように特殊な書き込み
方式（多くの，非常に細かなプログラミング・ステッ
プ）を用いることによって，あるいは，後に“書き込み
過ぎたり”あるいは“消去しすぎたり”したセルを同じ
書き込み方式で回復させたりする所定の通常の書き込み
方式を用いることによって，解決が試みられてきた。
【０００９】また，この問題は，セル特性のばらつきを
さらに限定しなければならない多重レベル・メモリでは
さらに重大なものとなる。
さらに限定しなければならない多重レベル・メモリでは
さらに重大なものとなる。
【００１０】この発明は，上記の問題点を解消するため
になされたもので，どのようなエラーでも識別でき，公
知の技術の欠陥を克服するメモリ・デバイス，特に，多
重レベルのメモリ・デバイス，並びに，メモリ・デバイ
スから補正されたユーザー・データを読み出す方法，メ
モリ・デバイスに補正されたユーザー・データを書き込
む方法およびメモリ・デバイスのユーザー・データを消
去する方法を得ることを目的とする。
になされたもので，どのようなエラーでも識別でき，公
知の技術の欠陥を克服するメモリ・デバイス，特に，多
重レベルのメモリ・デバイス，並びに，メモリ・デバイ
スから補正されたユーザー・データを読み出す方法，メ
モリ・デバイスに補正されたユーザー・データを書き込
む方法およびメモリ・デバイスのユーザー・データを消
去する方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るメモリ・デバイスにあっては，エ
ラー・チェックおよび補正機能を有する多重レベル・タ
イプであって，データ入力端子（ＤＩ），データ出力端
子（ＤＯ）およびアドレス入力端子（ＡＩ）を有してお
り，さらに，アドレスに従ってアクセスされるように設
計されたユーザー・データを格納するための第１のメモ
リ手段（ＤＭ）と，前記ユーザー・データに関するエラ
ー・データを格納するための第２のメモリ手段（ＥＭ）
と，書き込みフェーズにおいて，前記アドレス入力端子
（ＡＩ）および前記データ入力端子（ＤＩ）からそれぞ
れ書き込みアドレスおよびユーザー・データを受け取っ
て，エラー・データを発生させると共に，前記第１のメ
モリ手段（ＤＭ）および前記第２のメモリ手段（ＥＭ）
に前記データを書き込み，読み出しフェーズにおいて，
前記アドレス入力端子（ＡＩ）から読み出しアドレスを
受け取り，対応するユーザー・データおよびエラー・デ
ータを抽出し，それらを組み合わせてすべてのエラーを
補正すると共に，さらに，それらのデータを前記データ
出力端子（ＤＯ）に供給するように設計された制御論理
手段（ＣＬ）とから構成され，前記第２のメモリ手段
（ＥＭ）が内容(content) に従ってアクセスされ，前記
アクセスのための内容(content) が，前記第１のメモリ
手段（ＤＭ）のアドレスと対応しているものである。
めに，請求項１に係るメモリ・デバイスにあっては，エ
ラー・チェックおよび補正機能を有する多重レベル・タ
イプであって，データ入力端子（ＤＩ），データ出力端
子（ＤＯ）およびアドレス入力端子（ＡＩ）を有してお
り，さらに，アドレスに従ってアクセスされるように設
計されたユーザー・データを格納するための第１のメモ
リ手段（ＤＭ）と，前記ユーザー・データに関するエラ
ー・データを格納するための第２のメモリ手段（ＥＭ）
と，書き込みフェーズにおいて，前記アドレス入力端子
（ＡＩ）および前記データ入力端子（ＤＩ）からそれぞ
れ書き込みアドレスおよびユーザー・データを受け取っ
て，エラー・データを発生させると共に，前記第１のメ
モリ手段（ＤＭ）および前記第２のメモリ手段（ＥＭ）
に前記データを書き込み，読み出しフェーズにおいて，
前記アドレス入力端子（ＡＩ）から読み出しアドレスを
受け取り，対応するユーザー・データおよびエラー・デ
ータを抽出し，それらを組み合わせてすべてのエラーを
補正すると共に，さらに，それらのデータを前記データ
出力端子（ＤＯ）に供給するように設計された制御論理
手段（ＣＬ）とから構成され，前記第２のメモリ手段
（ＥＭ）が内容(content) に従ってアクセスされ，前記
アクセスのための内容(content) が，前記第１のメモリ
手段（ＤＭ）のアドレスと対応しているものである。
【００１２】また，請求項２に係るメモリ・デバイスに
あっては，前記制御論理手段（ＣＬ）は，書き込みフェ
ーズにおいて前記ユーザー・データと前記第１のメモリ
手段（ＤＭ）に書き込まれたデータとの比較結果に対応
したチェック信号を発生させると共に，前記チェック信
号が，前記ユーザー・データを前記第１のメモリ手段
（ＤＭ）に書き込む際にエラーが発生した場合には，前
記第２のメモリ手段（ＥＭ）の書き込みを可能にするチ
ェック手段（ＶＭ）を含むものである。
あっては，前記制御論理手段（ＣＬ）は，書き込みフェ
ーズにおいて前記ユーザー・データと前記第１のメモリ
手段（ＤＭ）に書き込まれたデータとの比較結果に対応
したチェック信号を発生させると共に，前記チェック信
号が，前記ユーザー・データを前記第１のメモリ手段
（ＤＭ）に書き込む際にエラーが発生した場合には，前
記第２のメモリ手段（ＥＭ）の書き込みを可能にするチ
ェック手段（ＶＭ）を含むものである。
【００１３】また，請求項３に係るメモリ・デバイスに
あっては，前記チェック信号が，さらに，書き込みフェ
ーズにおいて，前記エラー・データの発生を可能にする
ものである。
あっては，前記チェック信号が，さらに，書き込みフェ
ーズにおいて，前記エラー・データの発生を可能にする
ものである。
【００１４】また，請求項４に係るメモリ・デバイスに
あっては，前記制御論理手段（ＣＬ）が，書き込みフェ
ーズにおいて，前記ユーザー・データと前記第１のメモ
リ手段（ＤＭ）に書き込まれたデータとの比較結果に対
応したチェック信号を発生させると共に，前記チェック
信号が，前記ユーザー・データを前記第１のメモリ手段
（ＤＭ）に書き込む際にエラーが発生しない場合には，
前記第２のメモリ手段（ＥＭ）からの前記エラー・デー
タの消去を可能にするチェック手段（ＶＭ）を含むもの
である。
あっては，前記制御論理手段（ＣＬ）が，書き込みフェ
ーズにおいて，前記ユーザー・データと前記第１のメモ
リ手段（ＤＭ）に書き込まれたデータとの比較結果に対
応したチェック信号を発生させると共に，前記チェック
信号が，前記ユーザー・データを前記第１のメモリ手段
（ＤＭ）に書き込む際にエラーが発生しない場合には，
前記第２のメモリ手段（ＥＭ）からの前記エラー・デー
タの消去を可能にするチェック手段（ＶＭ）を含むもの
である。
【００１５】また，請求項５に係るメモリ・デバイスに
あっては，前記エラー・データが，前記ユーザー・デー
タに対応するものである。バイス。
あっては，前記エラー・データが，前記ユーザー・デー
タに対応するものである。バイス。
【００１６】また，請求項６に係るメモリ・デバイスに
あっては，さらに，予め決められた数のエラーを識別
し，補正することができるアルゴリズムによって，前記
ユーザー・データのコードと対応するように前記エラー
・データを発生させるコーダー（ＣＯＤ１）を含むもの
である。
あっては，さらに，予め決められた数のエラーを識別
し，補正することができるアルゴリズムによって，前記
ユーザー・データのコードと対応するように前記エラー
・データを発生させるコーダー（ＣＯＤ１）を含むもの
である。
【００１７】また，請求項７に係るメモリ・デバイスに
あっては，さらに，前記ユーザー・データと前記第１の
メモリ手段（ＤＭ）間の差のコードに対応するように，
前記エラー・データを発生させるコーダー（ＣＯＤ２）
を含むものである。
あっては，さらに，前記ユーザー・データと前記第１の
メモリ手段（ＤＭ）間の差のコードに対応するように，
前記エラー・データを発生させるコーダー（ＣＯＤ２）
を含むものである。
【００１８】また，請求項８に係るメモリ・デバイスに
あっては，前記第１のメモリ手段（ＤＭ）が，多重レベ
ル・タイプであり，前記第２のメモリ手段（ＥＭ）が，
二重レベル・タイプである。
あっては，前記第１のメモリ手段（ＤＭ）が，多重レベ
ル・タイプであり，前記第２のメモリ手段（ＥＭ）が，
二重レベル・タイプである。
【００１９】また，請求項９に係るメモリ・デバイスに
あっては，前記第１のメモリ手段（ＤＭ）および第２の
メモリ手段（ＥＭ）が，特にＥＥＰＲＯＭまたはフラッ
シュＥＰＲＯＭタイプの２つの半導体メモリセル・マト
リックスによって構成されているものである。
あっては，前記第１のメモリ手段（ＤＭ）および第２の
メモリ手段（ＥＭ）が，特にＥＥＰＲＯＭまたはフラッ
シュＥＰＲＯＭタイプの２つの半導体メモリセル・マト
リックスによって構成されているものである。
【００２０】また，請求項１０に係るメモリ・デバイス
から補正されたユーザー・データを読み出す方法にあっ
ては，アドレスに従ってアクセスされるように設計され
たユーザー・データを格納するための第１のメモリ手段
（ＤＭ）と，内容(content)に応じてアクセスされるよ
うに設計された前記ユーザー・データに関するエラー・
データを格納するための第２のメモリ手段（ＥＭ）とに
よって構成されたメモリ・デバイスから補正されたユー
ザー・データを読み出す方法において，読み出されるべ
きユーザー・データに対応する読み出しアドレスを前記
メモリ・デバイスに送る第１の工程と，前記読み出しア
ドレスに従って，前記第１のメモリ手段（ＤＭ）内にア
ドレスされたユーザー・データにアクセスする第２の工
程と，前記読み出しアドレスの内容(content) に応じ
て，前記第２のメモリ手段（ＥＭ）内のいずれかのエラ
ー・データにアクセスする第３の工程と，前記アドレス
されたユーザー・データといずれかのエラー・データと
を組み合わせて前記補正されたユーザー・データを得る
ための第４の工程とを含むものである。
から補正されたユーザー・データを読み出す方法にあっ
ては，アドレスに従ってアクセスされるように設計され
たユーザー・データを格納するための第１のメモリ手段
（ＤＭ）と，内容(content)に応じてアクセスされるよ
うに設計された前記ユーザー・データに関するエラー・
データを格納するための第２のメモリ手段（ＥＭ）とに
よって構成されたメモリ・デバイスから補正されたユー
ザー・データを読み出す方法において，読み出されるべ
きユーザー・データに対応する読み出しアドレスを前記
メモリ・デバイスに送る第１の工程と，前記読み出しア
ドレスに従って，前記第１のメモリ手段（ＤＭ）内にア
ドレスされたユーザー・データにアクセスする第２の工
程と，前記読み出しアドレスの内容(content) に応じ
て，前記第２のメモリ手段（ＥＭ）内のいずれかのエラ
ー・データにアクセスする第３の工程と，前記アドレス
されたユーザー・データといずれかのエラー・データと
を組み合わせて前記補正されたユーザー・データを得る
ための第４の工程とを含むものである。
【００２１】また，請求項１１に係るメモリ・デバイス
から補正されたユーザー・データを読み出す方法にあっ
ては，前記読み出しアドレスに対応したエラー・データ
が存在しない場合，前記補正データが前記アドレスされ
たユーザーデータと対応し，前記第４の工程が行われな
いものである。
から補正されたユーザー・データを読み出す方法にあっ
ては，前記読み出しアドレスに対応したエラー・データ
が存在しない場合，前記補正データが前記アドレスされ
たユーザーデータと対応し，前記第４の工程が行われな
いものである。
【００２２】また，請求項１２に係るメモリ・デバイス
に補正されたユーザー・データを書き込む方法にあって
は，アドレスに従ってアクセスされるように設計された
ユーザー・データを格納するための第１のメモリ手段
（ＤＭ）と，内容(content) に応じてアクセスされるよ
うに設計された前記ユーザー・データに関するエラー・
データを格納するための第２のメモリ手段（ＥＭ）とに
よって構成されたメモリ・デバイスに補正されたユーザ
ー・データを書き込む方法において，前記メモリ・デバ
イスに書き込みアドレスを送る第１の工程と，記憶され
るべきユーザー・データを前記メモリ・デバイスに送る
第２の工程と，前記第１のメモリ手段（ＤＭ）の前記書
き込みアドレスに対応した位置に記憶されるべき前記ユ
ーザー・データを書き込む第３の工程と，前記書き込み
アドレスに応じて，前記第１のメモリ手段（ＤＭ）内に
アドレスされたユーザー・データにアクセスする第４の
工程と，記憶されるべき前記ユーザー・データと前記ア
ドレスされたユーザー・データとの同一性をチェックす
る第５の工程と，同一性が確認されない場合には，さら
に，前記アドレスされたユーザー・データ内のエラーを
補正するエラー・データを発生させる第６の工程と，発
生させられた前記エラー・データを前記第２のメモリ手
段（ＥＭ）に書き込み，それらデータをアクセスのため
に前記書き込みアドレスと組み合わせる第７の工程とを
含むものである。
に補正されたユーザー・データを書き込む方法にあって
は，アドレスに従ってアクセスされるように設計された
ユーザー・データを格納するための第１のメモリ手段
（ＤＭ）と，内容(content) に応じてアクセスされるよ
うに設計された前記ユーザー・データに関するエラー・
データを格納するための第２のメモリ手段（ＥＭ）とに
よって構成されたメモリ・デバイスに補正されたユーザ
ー・データを書き込む方法において，前記メモリ・デバ
イスに書き込みアドレスを送る第１の工程と，記憶され
るべきユーザー・データを前記メモリ・デバイスに送る
第２の工程と，前記第１のメモリ手段（ＤＭ）の前記書
き込みアドレスに対応した位置に記憶されるべき前記ユ
ーザー・データを書き込む第３の工程と，前記書き込み
アドレスに応じて，前記第１のメモリ手段（ＤＭ）内に
アドレスされたユーザー・データにアクセスする第４の
工程と，記憶されるべき前記ユーザー・データと前記ア
ドレスされたユーザー・データとの同一性をチェックす
る第５の工程と，同一性が確認されない場合には，さら
に，前記アドレスされたユーザー・データ内のエラーを
補正するエラー・データを発生させる第６の工程と，発
生させられた前記エラー・データを前記第２のメモリ手
段（ＥＭ）に書き込み，それらデータをアクセスのため
に前記書き込みアドレスと組み合わせる第７の工程とを
含むものである。
【００２３】また，請求項１３に係るメモリ・デバイス
に補正されたユーザー・データを書き込む方法にあって
は，前記発生させられたエラー・データは記憶されるべ
き前記該ユーザー・データに対応しており，前記第６の
工程は行われないものである。
に補正されたユーザー・データを書き込む方法にあって
は，前記発生させられたエラー・データは記憶されるべ
き前記該ユーザー・データに対応しており，前記第６の
工程は行われないものである。
【００２４】また，請求項１４に係るメモリ・デバイス
に補正されたユーザー・データを書き込む方法にあって
は，前記同一性が確認された場合には，前記第２のメモ
リ手段（ＥＭ）から前記書き込みアドレスに関するすべ
てのエラー・データが消去されるものである。
に補正されたユーザー・データを書き込む方法にあって
は，前記同一性が確認された場合には，前記第２のメモ
リ手段（ＥＭ）から前記書き込みアドレスに関するすべ
てのエラー・データが消去されるものである。
【００２５】また，請求項１５に係るメモリ・デバイス
に補正されたユーザー・データを書き込む方法にあって
は，アドレスに従ってアクセスされるように設計された
ユーザー・データを格納するための第１のメモリ手段
（ＤＭ）と，前記ユ−ザー・データに関するエラー・デ
ータを格納するための第２のメモリ手段（ＥＭ）とによ
って構成されたメモリ・デバイスに補正されたユーザー
・データを書き込む方法において，前記メモリ・デバイ
スに書き込みアドレスを送る第１の工程と，記憶される
べきユーザー・データを前記メモリ・デバイスに送る第
２の工程と，前記第１のメモリ手段（ＤＭ）内の前記書
き込みアドレスに対応した位置に記憶されるべきユーザ
ー・データを書き込む第３の工程と，前記書き込みアド
レスに応じて，前記第１のメモリ手段（ＤＭ）内にアド
レスされた前記ユーザー・データにアクセスする第４の
工程と，前記アドレスされたユーザー・データ内のエラ
ーを補正するエラー・データを発生させる第５の工程
と，発生させられた前記エラー・データを前記第２のメ
モリ手段（ＥＭ）に書き込み，それらデータをアクセス
のための前記書き込みアドレスと組み合わせる第６の工
程と，記憶されるべき前記ユーザー・データと前記アド
レスされたユーザー・データとの同一性をチェックする
第７の工程と，同一性が確認された場合には，前記第２
のメモリ手段（ＥＭ）から，前記書き込みアドレスに組
み合わされたエラー・データを消去する第８の工程とを
含むものである。
に補正されたユーザー・データを書き込む方法にあって
は，アドレスに従ってアクセスされるように設計された
ユーザー・データを格納するための第１のメモリ手段
（ＤＭ）と，前記ユ−ザー・データに関するエラー・デ
ータを格納するための第２のメモリ手段（ＥＭ）とによ
って構成されたメモリ・デバイスに補正されたユーザー
・データを書き込む方法において，前記メモリ・デバイ
スに書き込みアドレスを送る第１の工程と，記憶される
べきユーザー・データを前記メモリ・デバイスに送る第
２の工程と，前記第１のメモリ手段（ＤＭ）内の前記書
き込みアドレスに対応した位置に記憶されるべきユーザ
ー・データを書き込む第３の工程と，前記書き込みアド
レスに応じて，前記第１のメモリ手段（ＤＭ）内にアド
レスされた前記ユーザー・データにアクセスする第４の
工程と，前記アドレスされたユーザー・データ内のエラ
ーを補正するエラー・データを発生させる第５の工程
と，発生させられた前記エラー・データを前記第２のメ
モリ手段（ＥＭ）に書き込み，それらデータをアクセス
のための前記書き込みアドレスと組み合わせる第６の工
程と，記憶されるべき前記ユーザー・データと前記アド
レスされたユーザー・データとの同一性をチェックする
第７の工程と，同一性が確認された場合には，前記第２
のメモリ手段（ＥＭ）から，前記書き込みアドレスに組
み合わされたエラー・データを消去する第８の工程とを
含むものである。
【００２６】また，請求項１６に係るメモリ・デバイス
のユーザー・データを消去する方法にあっては，アドレ
スに従ってアクセスされるように設計されたユーザー・
データを格納するための第１のメモリ手段（ＤＭ）と，
内容(content) に応じてアクセスされるように設計され
た前記ユーザー・データに関するエラー・データを格納
するための第２のメモリ手段（ＥＭ）とによって構成さ
れるメモリ・デバイスのユーザー・データを消去する方
法において，前記メモリ・デバイスに消去アドレスを送
る第１の工程と，前記第１のメモリ手段（ＤＭ）の前記
消去アドレスに対応する位置からユーザー・データを消
去する第２の工程と，前記消去アドレスにアクセスする
ために，前記第２のメモリ手段（ＥＭ）から，すべての
関連データを消去する第３の工程とを含むものである。
のユーザー・データを消去する方法にあっては，アドレ
スに従ってアクセスされるように設計されたユーザー・
データを格納するための第１のメモリ手段（ＤＭ）と，
内容(content) に応じてアクセスされるように設計され
た前記ユーザー・データに関するエラー・データを格納
するための第２のメモリ手段（ＥＭ）とによって構成さ
れるメモリ・デバイスのユーザー・データを消去する方
法において，前記メモリ・デバイスに消去アドレスを送
る第１の工程と，前記第１のメモリ手段（ＤＭ）の前記
消去アドレスに対応する位置からユーザー・データを消
去する第２の工程と，前記消去アドレスにアクセスする
ために，前記第２のメモリ手段（ＥＭ）から，すべての
関連データを消去する第３の工程とを含むものである。
【００２７】すなわち，上記目的は，上に述べた構成を
有し，さらに，請求項１に示すような特徴を有するメモ
リ・デバイスによって実現される。本発明に係るさらな
る利点は，従属項に述べられている。
有し，さらに，請求項１に示すような特徴を有するメモ
リ・デバイスによって実現される。本発明に係るさらな
る利点は，従属項に述べられている。
【００２８】他の側面として，本発明はそれぞれ請求項
１０，請求項１２または１５，そして，請求項１６に示
されているような読み出し方法，書き込み方法，およ
び，消去方法に関するものである。
１０，請求項１２または１５，そして，請求項１６に示
されているような読み出し方法，書き込み方法，およ
び，消去方法に関するものである。
【００２９】本発明は，以下のいくつかの実施の形態に
ついての説明と，関連図面を参照することによって，よ
り明らかになる。
ついての説明と，関連図面を参照することによって，よ
り明らかになる。
【００３０】
【発明の実施の形態】以下，この発明に係るメモリ・デ
バイス，メモリ・デバイスから補正されたユーザー・デ
ータを読み出す方法，メモリ・デバイスに補正されたユ
ーザー・データを書き込む方法およびメモリ・デバイス
のユーザー・データを消去する方法の実施の形態を図面
に基づいて詳細に説明する。
バイス，メモリ・デバイスから補正されたユーザー・デ
ータを読み出す方法，メモリ・デバイスに補正されたユ
ーザー・データを書き込む方法およびメモリ・デバイス
のユーザー・データを消去する方法の実施の形態を図面
に基づいて詳細に説明する。
【００３１】図１は，本発明に係るメモリ・デバイスの
概略構成を示すブロック図であり，，このメモリ・デバ
イス１００はエラー・チェックおよび補正機能を有して
いる。また，データ入力端子ＤＩ，データ出力端子Ｄ
Ｏ，アドレス入力端子ＡＩを有しており，加えて，通常
の制御信号ＣＮＴＲが入力端子で受信されると共に出力
端子で出力され，それらはメモリ・デバイス１００内に
おける種々の回路ブロック間において交換されることに
なる。
概略構成を示すブロック図であり，，このメモリ・デバ
イス１００はエラー・チェックおよび補正機能を有して
いる。また，データ入力端子ＤＩ，データ出力端子Ｄ
Ｏ，アドレス入力端子ＡＩを有しており，加えて，通常
の制御信号ＣＮＴＲが入力端子で受信されると共に出力
端子で出力され，それらはメモリ・デバイス１００内に
おける種々の回路ブロック間において交換されることに
なる。
【００３２】このメモリ・デバイス１００は，以下のも
のを含んでいる。すなわち，第１に，ユーザー・データ
を格納するためにアドレス手段によってアクセスされる
ように設計された第１のメモリ手段ＤＭと，第２に，ユ
ーザー・データに関連したエラー・データを記憶保存す
るための，そして，内容(content) に応じてアクセスさ
れ，その内容(content) が第１のメモリ手段ＤＭのアド
レスに対応している第２のメモリ手段ＥＭと，第３に，
書き込みフェーズにおいて，アドレス入力端子ＡＩおよ
びデータ入力端子ＤＩから書き込みアドレスとユーザー
・データをそれぞれ受け取り，エラー・データを発生さ
せ，そのデータを第１および第２のメモリ手段ＤＭ，Ｅ
Ｍにそれぞれ書き込み，読み出しフェーズにおいて，ア
ドレス入力端子ＡＩから読み出しアドレスを受け取り，
対応するユーザー・データおよびエラー・データを抽出
し，それらを組み合わせて，エラーを補正し，それらを
データ出力端子ＤＯに対して供給する制御論理手段ＣＬ
と，を含んでいる。
のを含んでいる。すなわち，第１に，ユーザー・データ
を格納するためにアドレス手段によってアクセスされる
ように設計された第１のメモリ手段ＤＭと，第２に，ユ
ーザー・データに関連したエラー・データを記憶保存す
るための，そして，内容(content) に応じてアクセスさ
れ，その内容(content) が第１のメモリ手段ＤＭのアド
レスに対応している第２のメモリ手段ＥＭと，第３に，
書き込みフェーズにおいて，アドレス入力端子ＡＩおよ
びデータ入力端子ＤＩから書き込みアドレスとユーザー
・データをそれぞれ受け取り，エラー・データを発生さ
せ，そのデータを第１および第２のメモリ手段ＤＭ，Ｅ
Ｍにそれぞれ書き込み，読み出しフェーズにおいて，ア
ドレス入力端子ＡＩから読み出しアドレスを受け取り，
対応するユーザー・データおよびエラー・データを抽出
し，それらを組み合わせて，エラーを補正し，それらを
データ出力端子ＤＯに対して供給する制御論理手段ＣＬ
と，を含んでいる。
【００３３】なお，第２のメモリ手段ＥＭに格納されて
いるエラー・データは，ユーザー・データ自体，ユーザ
ー・データ内において起こり得るエラーを識別し，補正
するためのデータ，あるいは，ユーザー・データの書き
込みにおいて発生する特殊なエラーを補正するためのデ
ータに対応して，さまざまなタイプのものがある。
いるエラー・データは，ユーザー・データ自体，ユーザ
ー・データ内において起こり得るエラーを識別し，補正
するためのデータ，あるいは，ユーザー・データの書き
込みにおいて発生する特殊なエラーを補正するためのデ
ータに対応して，さまざまなタイプのものがある。
【００３４】図２は，読み出し動作によって影響を受け
るブロックに限定して，図１に示したメモリ・デバイス
１００をより詳細に示したブロック図である。
るブロックに限定して，図１に示したメモリ・デバイス
１００をより詳細に示したブロック図である。
【００３５】このメモリ・デバイス１００のアドレス入
力端子ＡＩは第１のメモリ手段ＤＭのアドレス入力端子
に接続されており，アクセスの入力は第２のメモリ手段
ＥＭに接続されている。第１のメモリ手段ＤＭおよび第
２のメモリ手段ＥＭのデータ出力は入力信号を組み合わ
せるように設計されたエラー補正手段ＣＭの入力端子に
接続されている。エラー補正手段ＣＭの出力は，メモリ
・デバイス１００のデータ出力端子ＤＯに接続されてい
る。
力端子ＡＩは第１のメモリ手段ＤＭのアドレス入力端子
に接続されており，アクセスの入力は第２のメモリ手段
ＥＭに接続されている。第１のメモリ手段ＤＭおよび第
２のメモリ手段ＥＭのデータ出力は入力信号を組み合わ
せるように設計されたエラー補正手段ＣＭの入力端子に
接続されている。エラー補正手段ＣＭの出力は，メモリ
・デバイス１００のデータ出力端子ＤＯに接続されてい
る。
【００３６】第２のメモリ手段ＥＭに含まれているエラ
ー・データのタイプに応じてエラー補正手段ＣＭは単一
スイッチ，その入力端子でのエラー・データに基づい
て，ユーザー・データにおける，どのようなエラーも識
別し，補正する手段，あるいは，その入力端子でのエラ
ー・データに基づいて，ユーザー・データの前回の書き
込みで発生した特殊なエラーを識別し，補正する手段に
より構成することができる。
ー・データのタイプに応じてエラー補正手段ＣＭは単一
スイッチ，その入力端子でのエラー・データに基づい
て，ユーザー・データにおける，どのようなエラーも識
別し，補正する手段，あるいは，その入力端子でのエラ
ー・データに基づいて，ユーザー・データの前回の書き
込みで発生した特殊なエラーを識別し，補正する手段に
より構成することができる。
【００３７】当然，関係するアドレスに関連したエラー
・データが第２のメモリ手段ＥＭにおいて見出された場
合のみ，エラー補正手段ＣＭはこうした動作を行なうよ
うにしなければならない。これは，例えば，エラー・デ
ータが存在しているか否かをエラー補正手段ＣＭに示す
制御信号を第２のメモリ手段ＥＭに発生させるようにす
るか，あるいは，エラー・データがない場合には，入力
データとエラー補正手段ＣＭの組み合わせが結果として
ユーザー・データをそのまま与えるようにすることによ
って実現できる。数学的な例としては“ゼロ”と他のい
ずれかの数字の合計が，その数字と同じ値になるような
場合である。
・データが第２のメモリ手段ＥＭにおいて見出された場
合のみ，エラー補正手段ＣＭはこうした動作を行なうよ
うにしなければならない。これは，例えば，エラー・デ
ータが存在しているか否かをエラー補正手段ＣＭに示す
制御信号を第２のメモリ手段ＥＭに発生させるようにす
るか，あるいは，エラー・データがない場合には，入力
データとエラー補正手段ＣＭの組み合わせが結果として
ユーザー・データをそのまま与えるようにすることによ
って実現できる。数学的な例としては“ゼロ”と他のい
ずれかの数字の合計が，その数字と同じ値になるような
場合である。
【００３８】次に，書き込み動作の影響を受けるブロッ
クに限定した，図１に示したメモリ・デバイス１００の
４つの詳細なブロック図（図３〜図６）について，以下
に検討する。
クに限定した，図１に示したメモリ・デバイス１００の
４つの詳細なブロック図（図３〜図６）について，以下
に検討する。
【００３９】図３は，書き込み動作によって影響を受け
るブロックに限定して，図１に示したメモリ・デバイス
１００をより詳細に示すブロック図である。図３は，第
１のメモリ手段ＤＭと第２のメモリ手段ＥＭを示し，両
方ともアドレス入力端子ＡＩとデータ入力端子ＤＩに接
続されており，さらに，前者は読み出し／書き込み制御
入力端子Ｒ／Ｗを有し，後者は書き込みイネーブル信号
入力端子Ｗ−ＥＮを有する。
るブロックに限定して，図１に示したメモリ・デバイス
１００をより詳細に示すブロック図である。図３は，第
１のメモリ手段ＤＭと第２のメモリ手段ＥＭを示し，両
方ともアドレス入力端子ＡＩとデータ入力端子ＤＩに接
続されており，さらに，前者は読み出し／書き込み制御
入力端子Ｒ／Ｗを有し，後者は書き込みイネーブル信号
入力端子Ｗ−ＥＮを有する。
【００４０】第１のメモリ手段ＤＭのデータ入力端子Ｄ
Ｉと出力端子は，書き込みフェーズにおいて，それらの
入力端子でのデータの比較結果に対応したチェック信号
を発生するように設計されたチェック手段ＶＭの入力端
子に接続されている。上記チェック信号は第２のメモリ
手段ＥＭの書き込みイネーブル信号入力端子Ｗ−ＥＮに
対して出力される。
Ｉと出力端子は，書き込みフェーズにおいて，それらの
入力端子でのデータの比較結果に対応したチェック信号
を発生するように設計されたチェック手段ＶＭの入力端
子に接続されている。上記チェック信号は第２のメモリ
手段ＥＭの書き込みイネーブル信号入力端子Ｗ−ＥＮに
対して出力される。
【００４１】こうしたアーキテクチャにより，第１のメ
モリ手段ＤＭにユーザー・データを書き込む際にエラー
が発生した場合にだけ，第２のメモリ手段ＥＭにエラー
・データの書き込みが行われることになる。
モリ手段ＤＭにユーザー・データを書き込む際にエラー
が発生した場合にだけ，第２のメモリ手段ＥＭにエラー
・データの書き込みが行われることになる。
【００４２】図３の例にあっては，ユーザー・データは
エラーが見つかった後でのみ，第２のメモリ手段ＥＭ内
に記憶される。また，ユーザー・データは第１のメモリ
手段ＤＭおよび第２のメモリ手段ＥＭ内に同時に記憶す
ることが可能であり，エラーが見つからなければ，エラ
ー・データは第２のメモリ手段ＥＭから消去される。し
かしながら，チェック信号は，第２のメモリ手段ＥＭ
の，図３に示されていない消去制御入力端子に対して出
力される。
エラーが見つかった後でのみ，第２のメモリ手段ＥＭ内
に記憶される。また，ユーザー・データは第１のメモリ
手段ＤＭおよび第２のメモリ手段ＥＭ内に同時に記憶す
ることが可能であり，エラーが見つからなければ，エラ
ー・データは第２のメモリ手段ＥＭから消去される。し
かしながら，チェック信号は，第２のメモリ手段ＥＭ
の，図３に示されていない消去制御入力端子に対して出
力される。
【００４３】図４も書き込み動作によって影響を受ける
ブロックに限定して，図１に示したメモリ・デバイス１
００をより詳細に示すブロック図である。図４は，デー
タ入力端子ＤＩが第２のメモリ手段ＥＭに，直接ではな
く，第１のコーダーＣＯＤ１を介して接続されている点
を除けば，上記図３に示したものと同じである。上記第
１のコーダーＣＯＤ１は，予め決められた数のエラーを
識別し，補正することができるアルゴリズムによって，
ユーザー・データのコーディングに対応するような状態
でエラー・データを発生させることができる。
ブロックに限定して，図１に示したメモリ・デバイス１
００をより詳細に示すブロック図である。図４は，デー
タ入力端子ＤＩが第２のメモリ手段ＥＭに，直接ではな
く，第１のコーダーＣＯＤ１を介して接続されている点
を除けば，上記図３に示したものと同じである。上記第
１のコーダーＣＯＤ１は，予め決められた数のエラーを
識別し，補正することができるアルゴリズムによって，
ユーザー・データのコーディングに対応するような状態
でエラー・データを発生させることができる。
【００４４】このコードおよびアルゴリズム・タイプに
ついては，Jiri Adamek, "FOUNDATIONS OF CODING", Jo
hn Wiley & Sons, 1991 に詳細に説明されている。
ついては，Jiri Adamek, "FOUNDATIONS OF CODING", Jo
hn Wiley & Sons, 1991 に詳細に説明されている。
【００４５】図４に関しても，図３についての同様の説
明が適用される。さらに，チェック信号も，第１のコー
ダーＣＯＤ１の，図４に示されていない，動作イネーブ
ル入力端子に対して出力されるようにすることができ
る。このように，エラー・データの発生は，書き込みエ
ラーの場合のみに発生するようにすることができる。
明が適用される。さらに，チェック信号も，第１のコー
ダーＣＯＤ１の，図４に示されていない，動作イネーブ
ル入力端子に対して出力されるようにすることができ
る。このように，エラー・データの発生は，書き込みエ
ラーの場合のみに発生するようにすることができる。
【００４６】図５も書き込み動作によって影響を受ける
ブロックに限定して，図１に示したメモリ・デバイス１
００をより詳細に示すブロック図である。図５は，チェ
ック手段ＶＭの入力端子の１つがデータ入力端子ＤＩで
はなく，第１のコーダーＣＯＤ１の出力端子に接続され
ている点を除けば，図４に示したものと同じである。
ブロックに限定して，図１に示したメモリ・デバイス１
００をより詳細に示すブロック図である。図５は，チェ
ック手段ＶＭの入力端子の１つがデータ入力端子ＤＩで
はなく，第１のコーダーＣＯＤ１の出力端子に接続され
ている点を除けば，図４に示したものと同じである。
【００４７】この場合，エラー・データの発生は，書き
込みエラーとは無関係に発生する。また，チェック手段
ＶＭは図４に示されたものよりもっと複雑な回路構成と
なる。そして，実際，第１のコーダーＣＯＤ１で用いら
れているものと対応したアルゴリズムを用いて第１のメ
モリ手段ＤＭの出力端子でデータ・エラーが存在してい
るか否かを識別するためには，そうした複雑な回路が必
要となる。
込みエラーとは無関係に発生する。また，チェック手段
ＶＭは図４に示されたものよりもっと複雑な回路構成と
なる。そして，実際，第１のコーダーＣＯＤ１で用いら
れているものと対応したアルゴリズムを用いて第１のメ
モリ手段ＤＭの出力端子でデータ・エラーが存在してい
るか否かを識別するためには，そうした複雑な回路が必
要となる。
【００４８】図６も書き込み動作によって影響を受ける
ブロックに限定して，図１に示したメモリ・デバイス１
００をより詳細に示すブロック図である。図６において
も，第１のメモリ手段ＤＭと第２のメモリ手段ＥＭを有
し，両方とも，アドレス入力端子ＡＩに接続され，ま
た，前者だけがデータ入力端子ＤＩに接続され，加え
て，前者は読み出し／書き込み制御のための入力端子Ｒ
／Ｗを有し，後者は書き込みイネーブル信号入力端子Ｗ
−ＥＮとデータ入力端子を示している。第１のメモリ手
段ＤＭのデータ入力端子ＤＩと出力端子は，書き込みフ
ェーズにおいて，入力端子でのデータの比較結果に対応
したチェック信号を発生するように設計されている。
ブロックに限定して，図１に示したメモリ・デバイス１
００をより詳細に示すブロック図である。図６において
も，第１のメモリ手段ＤＭと第２のメモリ手段ＥＭを有
し，両方とも，アドレス入力端子ＡＩに接続され，ま
た，前者だけがデータ入力端子ＤＩに接続され，加え
て，前者は読み出し／書き込み制御のための入力端子Ｒ
／Ｗを有し，後者は書き込みイネーブル信号入力端子Ｗ
−ＥＮとデータ入力端子を示している。第１のメモリ手
段ＤＭのデータ入力端子ＤＩと出力端子は，書き込みフ
ェーズにおいて，入力端子でのデータの比較結果に対応
したチェック信号を発生するように設計されている。
【００４９】より具体的には，このチェック信号は，こ
の場合，第２のコーダーＣＯＤ２に送られる差分信号
と，書込論理手段ＷＬに送られる結果信号（outcome si
gnal)とによって構成されている。コーダーＣＯＤ２の
出力は，第２のメモリ手段ＥＭのデータ入力端子に対し
て出力され，書込論理手段ＷＬの出力は，第２のメモリ
手段ＥＭの入力端子Ｗ−ＥＮに対して出力される。
の場合，第２のコーダーＣＯＤ２に送られる差分信号
と，書込論理手段ＷＬに送られる結果信号（outcome si
gnal)とによって構成されている。コーダーＣＯＤ２の
出力は，第２のメモリ手段ＥＭのデータ入力端子に対し
て出力され，書込論理手段ＷＬの出力は，第２のメモリ
手段ＥＭの入力端子Ｗ−ＥＮに対して出力される。
【００５０】この差分信号は，チェック手段ＶＭの入力
端子に供給される信号を構成するデジタル・データ間に
おける差に対応している。さらに上記結果信号はデジタ
ル・データ間における比較結果（identity/non-identit
y)に対応している。このようにすれば，コーダーＣＯＤ
２は，それらが上記差のコーディングに対応するような
方法でエラー・データを発生するのに適した構成とな
る。
端子に供給される信号を構成するデジタル・データ間に
おける差に対応している。さらに上記結果信号はデジタ
ル・データ間における比較結果（identity/non-identit
y)に対応している。このようにすれば，コーダーＣＯＤ
２は，それらが上記差のコーディングに対応するような
方法でエラー・データを発生するのに適した構成とな
る。
【００５１】上に述べたように，本発明は多重レベルメ
モリの有効な使用を可能にする。この場合，第２のメモ
リ手段ＥＭは第１のメモリ手段ＤＭと同様の多重レベル
とすることもできるし，あるいは，信頼性を高めるため
に二重レベル・タイプとすることもできる。
モリの有効な使用を可能にする。この場合，第２のメモ
リ手段ＥＭは第１のメモリ手段ＤＭと同様の多重レベル
とすることもできるし，あるいは，信頼性を高めるため
に二重レベル・タイプとすることもできる。
【００５２】第１および第２のメモリ手段ＤＭ，ＥＭを
２つの半導体メモリ・セル・マトリックス，特にＥＥＰ
ＲＯＭまたはフラッシュＥＰＲＯＭタイプのメモリ・セ
ルで構成すると，さらなる利点が提供される。
２つの半導体メモリ・セル・マトリックス，特にＥＥＰ
ＲＯＭまたはフラッシュＥＰＲＯＭタイプのメモリ・セ
ルで構成すると，さらなる利点が提供される。
【００５３】第２のメモリ手段ＥＭにあっても，製造過
程から発生するエラーや，通常の動作中のエラーの影響
を受ける場合があるのは当然である。多くの場合，こう
したエラーは，上記第２のメモリ手段ＥＭのサイズが小
さく，生産性や通常の動作中の失敗に及ぼす影響が限定
的なものである場合には受け入れることも可能である。
しかし，第２のメモリ手段ＥＭをいたずらに複雑化した
り，そこに公知のエラー補正手段，あるいは，本発明に
係るエラー補正手段を付加したりしなければならないよ
うな場合には，こうしたエラーは受け入れることができ
ない。
程から発生するエラーや，通常の動作中のエラーの影響
を受ける場合があるのは当然である。多くの場合，こう
したエラーは，上記第２のメモリ手段ＥＭのサイズが小
さく，生産性や通常の動作中の失敗に及ぼす影響が限定
的なものである場合には受け入れることも可能である。
しかし，第２のメモリ手段ＥＭをいたずらに複雑化した
り，そこに公知のエラー補正手段，あるいは，本発明に
係るエラー補正手段を付加したりしなければならないよ
うな場合には，こうしたエラーは受け入れることができ
ない。
【００５４】このようなタイプのメモリ・デバイス１０
０を用いることができるようにするためには，特にそれ
に適した読み込み，書き込み，および，消去方法を用い
ることが必要となる。
０を用いることができるようにするためには，特にそれ
に適した読み込み，書き込み，および，消去方法を用い
ることが必要となる。
【００５５】アドレスに従ってアクセスされるように設
計されたユーザー・データを格納するための第１のメモ
リ手段ＤＭと，内容(content) に応じてアクセスされる
ように設計されたユーザー・データに関するエラー・デ
ータを格納するための第２のメモリ手段ＥＭによって構
成されたメモリ・デバイス１００から補正されたユーザ
ー・データを読み出すための，本発明に係る方法は以下
のフェーズによって構成されている。
計されたユーザー・データを格納するための第１のメモ
リ手段ＤＭと，内容(content) に応じてアクセスされる
ように設計されたユーザー・データに関するエラー・デ
ータを格納するための第２のメモリ手段ＥＭによって構
成されたメモリ・デバイス１００から補正されたユーザ
ー・データを読み出すための，本発明に係る方法は以下
のフェーズによって構成されている。
【００５６】すなわち，第１に，メモリ・デバイス１０
０に，読み出されるべきユーザー・データに対応した読
み出しアドレスを送るフェーズ，第２に，読み出しアド
レスに従って，第１のメモリ手段ＤＭ内にアドレスされ
たユーザー・データにアクセスするフェーズ，第３に，
読み出しアドレスの内容(content) に応じて，第２のメ
モリ手段ＥＭ内に存在する可能性のあるエラー・データ
へアクセスするフェーズ，第４に，補正されたユーザー
・データを得るための，アドレスされたユーザー・デー
タといずれかのエラー・データとを組み合わせるフェー
ズ，である。
０に，読み出されるべきユーザー・データに対応した読
み出しアドレスを送るフェーズ，第２に，読み出しアド
レスに従って，第１のメモリ手段ＤＭ内にアドレスされ
たユーザー・データにアクセスするフェーズ，第３に，
読み出しアドレスの内容(content) に応じて，第２のメ
モリ手段ＥＭ内に存在する可能性のあるエラー・データ
へアクセスするフェーズ，第４に，補正されたユーザー
・データを得るための，アドレスされたユーザー・デー
タといずれかのエラー・データとを組み合わせるフェー
ズ，である。
【００５７】上記読み出しアドレスに対応するエラー・
データが存在しない場合には，補正されたデータはアド
レスされたデータに対応しており，上記第４のフェーズ
は実行されない。
データが存在しない場合には，補正されたデータはアド
レスされたデータに対応しており，上記第４のフェーズ
は実行されない。
【００５８】次に，アドレスに従ってアクセスされるよ
うに設計されたユーザー・データを格納するための第１
のメモリ手段ＤＭと，内容(content) に応じてアクセス
されるように設計されたユーザー・データに関するエラ
ー・データを格納するための第２のメモリ手段ＥＭとに
よって構成されたメモリ・デバイス１００に補正された
ユーザー・データを書き込むための本発明に係る１つの
方法は，以下のフェーズによって構成されている。
うに設計されたユーザー・データを格納するための第１
のメモリ手段ＤＭと，内容(content) に応じてアクセス
されるように設計されたユーザー・データに関するエラ
ー・データを格納するための第２のメモリ手段ＥＭとに
よって構成されたメモリ・デバイス１００に補正された
ユーザー・データを書き込むための本発明に係る１つの
方法は，以下のフェーズによって構成されている。
【００５９】すなわち，第１に，メモリ・デバイス１０
０に書き込みアドレスを送るフェーズ，第２に，記憶さ
れるべきユーザー・データをメモリ・デバイス１００に
送るフェーズ，第３に，記憶されるべきユーザー・デー
タを第１のメモリ手段ＤＭ内の，上記書き込みアドレス
に対応した位置に書き込むフェーズ，第４に，書き込み
アドレスに応じて，第１のメモリ手段ＤＭ内にアドレス
されたユーザー・データにアクセスするフェーズ，第５
に，記憶されるべきユーザー・データとアドレスされた
ユーザー・データとの同一性をチェックするフェーズ，
また，該チェックにおいて同一性が確認されなかった場
合には，第６に，アドレスされたユーザー・データ内に
おけるエラーを補正することができるエラー・データを
発生させるフェーズ，第７に，第２のメモリ手段ＥＭ
に，発生させられたエラー・データを書き込み，それら
データをアクセスのための書き込みアドレスと組み合わ
せるフェーズ，である。
０に書き込みアドレスを送るフェーズ，第２に，記憶さ
れるべきユーザー・データをメモリ・デバイス１００に
送るフェーズ，第３に，記憶されるべきユーザー・デー
タを第１のメモリ手段ＤＭ内の，上記書き込みアドレス
に対応した位置に書き込むフェーズ，第４に，書き込み
アドレスに応じて，第１のメモリ手段ＤＭ内にアドレス
されたユーザー・データにアクセスするフェーズ，第５
に，記憶されるべきユーザー・データとアドレスされた
ユーザー・データとの同一性をチェックするフェーズ，
また，該チェックにおいて同一性が確認されなかった場
合には，第６に，アドレスされたユーザー・データ内に
おけるエラーを補正することができるエラー・データを
発生させるフェーズ，第７に，第２のメモリ手段ＥＭ
に，発生させられたエラー・データを書き込み，それら
データをアクセスのための書き込みアドレスと組み合わ
せるフェーズ，である。
【００６０】その単純さの点から有利なのは，発生した
エラー・データが記憶されたユーザー・データと対応し
ている場合には，上記第６のフェーズは実行されない。
エラー・データが記憶されたユーザー・データと対応し
ている場合には，上記第６のフェーズは実行されない。
【００６１】特に断続的に発生するエラーの場合には，
第１のメモリ手段ＤＭのあるアドレスと関連づけられた
エラー・データを記憶するためにそれ以上用いられない
場合，第２のメモリ手段ＥＭのメモリ・セルを再利用す
ることができることは重要である。こうした状況は，あ
るアドレスと対応する第１のメモリ手段ＤＭのセルが最
初に書き込みエラーを発生させており，後に，その補正
動作が行われるような場合に発生する。
第１のメモリ手段ＤＭのあるアドレスと関連づけられた
エラー・データを記憶するためにそれ以上用いられない
場合，第２のメモリ手段ＥＭのメモリ・セルを再利用す
ることができることは重要である。こうした状況は，あ
るアドレスと対応する第１のメモリ手段ＤＭのセルが最
初に書き込みエラーを発生させており，後に，その補正
動作が行われるような場合に発生する。
【００６２】この問題に対する解決方法としては，同一
性が確認できた場合には，その書き込みアドレスと関連
づけられたすべてのエラー・データを第２のメモリ手段
ＥＭから消去するような方式がある。従って，この消去
は，前に書き込みエラーを発生したセルの再書き込みの
場合にだけ行われるようになる。
性が確認できた場合には，その書き込みアドレスと関連
づけられたすべてのエラー・データを第２のメモリ手段
ＥＭから消去するような方式がある。従って，この消去
は，前に書き込みエラーを発生したセルの再書き込みの
場合にだけ行われるようになる。
【００６３】こうした消去は，例えば，エラー・データ
を物理的に消去する代わりに，“消去済み”などのマー
クをそのエラー・データに付加することによって，まっ
たく単純な方法により実行することが可能である。
を物理的に消去する代わりに，“消去済み”などのマー
クをそのエラー・データに付加することによって，まっ
たく単純な方法により実行することが可能である。
【００６４】第１のメモリ手段ＤＭにユーザー・データ
を書き込む動作と第２のメモリ手段ＥＭにエラー・デー
タを書き込む動作を並列化して処理したい場合には，本
発明に係る，そして上記した方法に代わるものではある
が，基本的な部分では上記の方法と同じものであるとこ
ろの第２の書き込み方法を用いることが可能である。こ
の第２の書き込み方法は以下のフェーズで構成されてい
る。
を書き込む動作と第２のメモリ手段ＥＭにエラー・デー
タを書き込む動作を並列化して処理したい場合には，本
発明に係る，そして上記した方法に代わるものではある
が，基本的な部分では上記の方法と同じものであるとこ
ろの第２の書き込み方法を用いることが可能である。こ
の第２の書き込み方法は以下のフェーズで構成されてい
る。
【００６５】第１に，書き込みアドレスをメモリ・デバ
イス１００に送るフェーズ，第２に，記憶されるべきユ
ーザー・データをメモリ・デバイスに送るフェーズ，第
３に，第１のメモリ手段ＤＭの書き込みアドレスに対応
した位置に記憶されるべきユーザー・データを書き込む
フェーズ，第４に，書き込みアドレスに応じて，第１の
メモリ手段ＤＭにアドレスされたユーザー・データにア
クセスするフェーズ，第５に，アドレスされたユーザー
・データ内のエラーを補正することができるエラー・デ
ータを発生させるフェーズ，第６に，第２のメモリ手段
ＥＭにエラー・データを書き込んで，それらデータをア
クセスのための書き込みアドレスと組み合わせるフェー
ズ，第７に，記憶されるべきユーザー・データとアドレ
スされたユーザー・データの同一性をチェックするフェ
ーズ，第８に，チェックで同一性が確認されれば，第２
のメモリ手段ＥＭから書き込みアドレスに組み合わされ
たエラー・データを消去するフェーズ，である。
イス１００に送るフェーズ，第２に，記憶されるべきユ
ーザー・データをメモリ・デバイスに送るフェーズ，第
３に，第１のメモリ手段ＤＭの書き込みアドレスに対応
した位置に記憶されるべきユーザー・データを書き込む
フェーズ，第４に，書き込みアドレスに応じて，第１の
メモリ手段ＤＭにアドレスされたユーザー・データにア
クセスするフェーズ，第５に，アドレスされたユーザー
・データ内のエラーを補正することができるエラー・デ
ータを発生させるフェーズ，第６に，第２のメモリ手段
ＥＭにエラー・データを書き込んで，それらデータをア
クセスのための書き込みアドレスと組み合わせるフェー
ズ，第７に，記憶されるべきユーザー・データとアドレ
スされたユーザー・データの同一性をチェックするフェ
ーズ，第８に，チェックで同一性が確認されれば，第２
のメモリ手段ＥＭから書き込みアドレスに組み合わされ
たエラー・データを消去するフェーズ，である。
【００６６】上に述べた２つの書き込み方法は，一般的
なユーザー・データに関するものである。上に述べたよ
うに，“書き込み”という用語を広義にとれば，該方法
は，消去動作をすべてのセルあるいはワーズに対して同
じ所定のデータを書き込むと考えることにより，その消
去方法を表現することができる。
なユーザー・データに関するものである。上に述べたよ
うに，“書き込み”という用語を広義にとれば，該方法
は，消去動作をすべてのセルあるいはワーズに対して同
じ所定のデータを書き込むと考えることにより，その消
去方法を表現することができる。
【００６７】こうした考えに基づいて，この方法を，フ
ラッシュＥＰＲＯＭメモリの消去中の“ビット枯渇”問
題を解消する方法として用いることも可能である。実
際，メモリ・デバイス１００全体，あるいはそうしたメ
モリの１つのセクターの正常なトータル消去の後で，少
数のセルが何らかの理由で消去されていない（すなわ
ち，望ましいデータを含んでいない）ような場合，その
メモリのトータル消去を継続する代わりに，本発明を適
用して，エラー・データを発生させ，第２のメモリ手段
ＥＭに書き込むことも可能である。このようにすれば，
他のセルが消去される可能性を防止することができる。
ラッシュＥＰＲＯＭメモリの消去中の“ビット枯渇”問
題を解消する方法として用いることも可能である。実
際，メモリ・デバイス１００全体，あるいはそうしたメ
モリの１つのセクターの正常なトータル消去の後で，少
数のセルが何らかの理由で消去されていない（すなわ
ち，望ましいデータを含んでいない）ような場合，その
メモリのトータル消去を継続する代わりに，本発明を適
用して，エラー・データを発生させ，第２のメモリ手段
ＥＭに書き込むことも可能である。このようにすれば，
他のセルが消去される可能性を防止することができる。
【００６８】しかしながら，しばしばあることである
が，消去動作とは“消去された”セルにマークを付加す
ることを意味する場合もある。
が，消去動作とは“消去された”セルにマークを付加す
ることを意味する場合もある。
【００６９】アドレスに従ってアクセスするように設計
されたユーザー・データを格納するための第１のメモリ
手段ＤＭと，内容(content) に応じてアクセスされるよ
うに設計されたユーザー・データに関するエラー・デー
タを格納するための第２のメモリ手段ＥＭによって構成
されるメモリ・デバイス１００内におけるユーザー・デ
ータを消去（最も一般的な意味での）するための，本発
明に係る方法は，以下のフェーズを含んでいる。
されたユーザー・データを格納するための第１のメモリ
手段ＤＭと，内容(content) に応じてアクセスされるよ
うに設計されたユーザー・データに関するエラー・デー
タを格納するための第２のメモリ手段ＥＭによって構成
されるメモリ・デバイス１００内におけるユーザー・デ
ータを消去（最も一般的な意味での）するための，本発
明に係る方法は，以下のフェーズを含んでいる。
【００７０】すなわち，第１に，メモリ・デバイス１０
０に消去アドレスを送るフェーズ，第２に，消去アドレ
スに対応した位置のユーザー・データを第１のメモリ手
段ＤＭから消去するフェーズ，第３に，消去アドレスに
対するアクセスのために第２のメモリ手段ＥＭからすべ
ての関連エラー・データを消去するフェーズ，である。
０に消去アドレスを送るフェーズ，第２に，消去アドレ
スに対応した位置のユーザー・データを第１のメモリ手
段ＤＭから消去するフェーズ，第３に，消去アドレスに
対するアクセスのために第２のメモリ手段ＥＭからすべ
ての関連エラー・データを消去するフェーズ，である。
【００７１】すべてのメモリ・デバイスが一般的にこの
消去機能を有しているわけではなく，多くの場合は，メ
モリ・セルに対して再書き込みを実行する。この場合，
第２のメモリ手段ＥＭのセルの再使用のための手順は，
上に述べた通りである。
消去機能を有しているわけではなく，多くの場合は，メ
モリ・セルに対して再書き込みを実行する。この場合，
第２のメモリ手段ＥＭのセルの再使用のための手順は，
上に述べた通りである。
【００７２】
【発明の効果】以上説明したとおり，本発明によれば，
エラーの場合，エラー・データを記憶するために，内容
(content) によってアクセスされるようにし，そして，
アクセスのための内容(content) がユーザー・データを
含んでいるメモリ手段のアドレスに対応する従属のメモ
リ手段による，従来のメモリ・マトリックスの代わりに
用いることによって，エラー・チェックおよび補正専用
のセルの数が少なくなる。
エラーの場合，エラー・データを記憶するために，内容
(content) によってアクセスされるようにし，そして，
アクセスのための内容(content) がユーザー・データを
含んでいるメモリ手段のアドレスに対応する従属のメモ
リ手段による，従来のメモリ・マトリックスの代わりに
用いることによって，エラー・チェックおよび補正専用
のセルの数が少なくなる。
【００７３】また，エラー・データはエラーの場合だけ
に書き込まれるので，このことはメモリへのユーザー・
データの書き込みのための平均時間に対して重大な影響
は及ぼさない。加えて，エラーがあったとしても，エラ
ー・データ記憶動作の一部はユーザー・データ記憶動作
と平行に実行されるので，必要な追加時間は少なくな
る。
に書き込まれるので，このことはメモリへのユーザー・
データの書き込みのための平均時間に対して重大な影響
は及ぼさない。加えて，エラーがあったとしても，エラ
ー・データ記憶動作の一部はユーザー・データ記憶動作
と平行に実行されるので，必要な追加時間は少なくな
る。
【００７４】さらに，エラー・データ記憶動作はユーザ
ー情報記憶動作と独立に行うこともできるので，次に，
２つの同時並行的な書き込み動作でエラーが起きる可能
性は非常に低いことを考え合わせると，まだ実行されて
いないそれら動作の残りの部分は並列的に実行すること
ができ，効率的な処理が実現する。
ー情報記憶動作と独立に行うこともできるので，次に，
２つの同時並行的な書き込み動作でエラーが起きる可能
性は非常に低いことを考え合わせると，まだ実行されて
いないそれら動作の残りの部分は並列的に実行すること
ができ，効率的な処理が実現する。
【００７５】また，ＥＥＰＲＯＭおよびフラッシュＥＰ
ＲＯＭメモリの場合，本発明によるメモリ・デバイス１
００により，通常の書き込み方式を用いながら，書き込
みエラーをエラー・データとして取り扱うことが可能と
なる。
ＲＯＭメモリの場合，本発明によるメモリ・デバイス１
００により，通常の書き込み方式を用いながら，書き込
みエラーをエラー・データとして取り扱うことが可能と
なる。
【図１】本発明に係るメモリ・デバイスの概略構成を示
すブロック図である。
すブロック図である。
【図２】読み出し動作によって影響を受けるブロックに
限定して，図１に示したメモリ・デバイスの詳細な構成
を示すブロック図である。
限定して，図１に示したメモリ・デバイスの詳細な構成
を示すブロック図である。
【図３】書き込み動作によって影響を受けるブロックに
限定して，図１に示したメモリ・デバイスの詳細な構成
を示すブロック図である。
限定して，図１に示したメモリ・デバイスの詳細な構成
を示すブロック図である。
【図４】書き込み動作によって影響を受けるブロックに
限定して，図１に示したメモリ・デバイスの詳細な他の
構成を示すブロック図である。
限定して，図１に示したメモリ・デバイスの詳細な他の
構成を示すブロック図である。
【図５】書き込み動作によって影響を受けるブロックに
限定して，図１に示したメモリ・デバイスの詳細な他の
構成を示すブロック図である。
限定して，図１に示したメモリ・デバイスの詳細な他の
構成を示すブロック図である。
【図６】書き込み動作によって影響を受けるブロックに
限定して，図１に示したメモリ・デバイスの詳細な他の
構成を示すブロック図である。
限定して，図１に示したメモリ・デバイスの詳細な他の
構成を示すブロック図である。
１００ メモリ・デバイス ＤＭ 第１のメモリ手段 ＥＭ 第２のメモリ手段 ＣＬ 制御論理手段 ＣＭ エラー補正手段 ＶＭ チェック手段 ＣＯＤ１ 第１のコーダー ＣＯＤ２ 第２のコーダー ＷＬ 書込論理手段
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 メモリ・デバイス，並びに，メモリ・デバイスから補正されたユーザー・データを読み出す方 法，メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスの ユーザー・データを消去する方法
Claims (16)
- 【請求項１】 エラー・チェックおよび補正機能を有す
る多重レベル・タイプであって，データ入力端子，デー
タ出力端子およびアドレス入力端子を有しており，さら
に，アドレスに従ってアクセスされるように設計された
ユーザー・データを格納するための第１のメモリ手段
と，前記ユーザー・データに関するエラー・データを格
納するための第２のメモリ手段と，書き込みフェーズに
おいて，前記アドレス入力端子および前記データ入力端
子からそれぞれ書き込みアドレスおよびユーザー・デー
タを受け取って，エラー・データを発生させると共に，
前記第１のメモリ手段および前記第２のメモリ手段に前
記データを書き込み，読み出しフェーズにおいて，前記
アドレス入力端子から読み出しアドレスを受け取り，対
応するユーザー・データおよびエラー・データを抽出
し，それらを組み合わせてすべてのエラーを補正すると
共に，さらに，それらのデータを前記データ出力端子に
供給するように設計された制御論理手段とから構成さ
れ，前記第２のメモリ手段が内容(content) に従ってア
クセスされ，前記アクセスのための内容(content) が，
前記第１のメモリ手段のアドレスと対応していることを
特徴とするメモリ・デバイス。 - 【請求項２】 前記制御論理手段は，書き込みフェーズ
において前記ユーザー・データと前記第１のメモリ手段
に書き込まれたデータとの比較結果に対応したチェック
信号を発生させると共に，前記チェック信号が，前記ユ
ーザー・データを前記第１のメモリ手段に書き込む際に
エラーが発生した場合には，前記第２のメモリ手段の書
き込みを可能にするチェック手段を含むことを特徴とす
る前記請求項１に記載のメモリ・デバイス。 - 【請求項３】 前記チェック信号が，さらに，書き込み
フェーズにおいて，前記エラー・データの発生を可能に
することを特徴とする請求項２に記載のメモリ・デバイ
ス。 - 【請求項４】 前記制御論理手段が，書き込みフェーズ
において，前記ユーザー・データと前記第１のメモリ手
段に書き込まれたデータとの比較結果に対応したチェッ
ク信号を発生させると共に，前記チェック信号が，前記
ユーザー・データを前記第１のメモリ手段に書き込む際
にエラーが発生しない場合には，前記第２のメモリ手段
からの前記エラー・データの消去を可能にするチェック
手段を含むことを特徴とする前記請求項１に記載のメモ
リ・デバイス。 - 【請求項５】 前記エラー・データが，前記ユーザー・
データに対応することを特徴とする請求項１に記載のメ
モリ・デバイス。 - 【請求項６】 さらに，予め決められた数のエラーを識
別し，補正することができるアルゴリズムによって，前
記ユーザー・データのコードと対応するように前記エラ
ー・データを発生させる第１のコーダーを含むことを特
徴とする請求項１に記載のメモリ・デバイス。 - 【請求項７】 さらに，前記ユーザー・データと前記第
１のメモリ手段間の差のコードに対応するように，前記
エラー・データを発生させる第２のコーダーを含むこと
を特徴とする請求項１に記載のメモリ・デバイス。 - 【請求項８】 前記第１のメモリ手段が，多重レベル・
タイプであり，前記第２のメモリ手段が，二重レベル・
タイプであることを特徴とする請求項１に記載のメモリ
・デバイス。 - 【請求項９】 前記第１のメモリ手段および第２のメモ
リ手段が，特にＥＥＰＲＯＭまたはフラッシュＥＰＲＯ
Ｍタイプの２つの半導体メモリセル・マトリックスによ
って構成されていることを特徴とする請求項１に記載の
メモリ・デバイス。 - 【請求項１０】 アドレスに従ってアクセスされるよう
に設計されたユーザー・データを格納するための第１の
メモリ手段と，内容(content) に応じてアクセスされる
ように設計された前記ユーザー・データに関するエラー
・データを格納するための第２のメモリ手段とによって
構成されたメモリ・デバイスから補正されたユーザー・
データを読み出す方法において，読み出されるべきユー
ザー・データに対応する読み出しアドレスを前記メモリ
・デバイスに送る第１の工程と，前記読み出しアドレス
に従って，前記第１のメモリ手段内にアドレスされたユ
ーザー・データにアクセスする第２の工程と，前記読み
出しアドレスの内容(content) に応じて，前記第２のメ
モリ手段内のいずれかのエラー・データにアクセスする
第３の工程と，前記アドレスされたユーザー・データと
いずれかのエラー・データとを組み合わせて前記補正さ
れたユーザー・データを得るための第４の工程とを含む
ことを特徴とするメモリ・デバイスから補正されたユー
ザー・データを読み出す方法。 - 【請求項１１】 前記読み出しアドレスに対応したエラ
ー・データが存在しない場合，前記補正データが前記ア
ドレスされたユーザーデータと対応し，前記第４の工程
が行われないことを特徴とする請求項１０に記載のメモ
リ・デバイスから補正されたユーザー・データを読み出
す方法。 - 【請求項１２】 アドレスに従ってアクセスされるよう
に設計されたユーザー・データを格納するための第１の
メモリ手段と，内容(content) に応じてアクセスされる
ように設計された前記ユーザー・データに関するエラー
・データを格納するための第２のメモリ手段とによって
構成されたメモリ・デバイスに補正されたユーザー・デ
ータを書き込む方法において，前記メモリ・デバイスに
書き込みアドレスを送る第１の工程と，記憶されるべき
ユーザー・データを前記メモリ・デバイスに送る第２の
工程と，前記第１のメモリ手段の前記書き込みアドレス
に対応した位置に記憶されるべき前記ユーザー・データ
を書き込む第３の工程と，前記書き込みアドレスに応じ
て，前記第１のメモリ手段内にアドレスされたユーザー
・データにアクセスする第４の工程と，記憶されるべき
前記ユーザー・データと前記アドレスされたユーザー・
データとの同一性をチェックする第５の工程と，同一性
が確認されない場合には，さらに，前記アドレスされた
ユーザー・データ内のエラーを補正するエラー・データ
を発生させる第６の工程と，発生させられた前記エラー
・データを前記第２のメモリ手段に書き込み，それらデ
ータをアクセスのために前記書き込みアドレスと組み合
わせる第７の工程とを含むことを特徴とするメモリ・デ
バイスに補正されたユーザー・データを書き込む方法。 - 【請求項１３】 前記発生させられたエラー・データは
記憶されるべき前記該ユーザー・データに対応してお
り，前記第６の工程は行われないことを特徴とする請求
項１２に記載のメモリ・デバイスに補正されたユーザー
・データを書き込む方法。 - 【請求項１４】 前記同一性が確認された場合には，前
記第２のメモリ手段から前記書き込みアドレスに関する
すべてのエラー・データが消去されることを特徴とする
請求項１２に記載のメモリ・デバイスに補正されたユー
ザー・データを書き込む方法。 - 【請求項１５】 アドレスに従ってアクセスされるよう
に設計されたユーザー・データを格納するための第１の
メモリ手段と，前記ユ−ザー・データに関するエラー・
データを格納するための第２のメモリ手段とによって構
成されたメモリ・デバイスに補正されたユーザー・デー
タを書き込む方法において，前記メモリ・デバイスに書
き込みアドレスを送る第１の工程と，記憶されるべきユ
ーザー・データを前記メモリ・デバイスに送る第２の工
程と，前記第１のメモリ手段内の前記書き込みアドレス
に対応した位置に記憶されるべきユーザー・データを書
き込む第３の工程と，前記書き込みアドレスに応じて，
前記第１のメモリ手段内にアドレスされた前記ユーザー
・データにアクセスする第４の工程と，前記アドレスさ
れたユーザー・データ内のエラーを補正するエラー・デ
ータを発生させる第５の工程と，発生させられた前記エ
ラー・データを前記第２のメモリ手段に書き込み，それ
らデータをアクセスのための前記書き込みアドレスと組
み合わせる第６の工程と，記憶されるべき前記ユーザー
・データと前記アドレスされたユーザー・データとの同
一性をチェックする第７の工程と，同一性が確認された
場合には，前記第２のメモリ手段から，前記書き込みア
ドレスに組み合わされたエラー・データを消去する第８
の工程とを含むことを特徴とするメモリ・デバイスに補
正されたユーザー・データを書き込む方法。 - 【請求項１６】 アドレスに従ってアクセスされるよう
に設計されたユーザー・データを格納するための第１の
メモリ手段と，内容(content) に応じてアクセスされる
ように設計された前記ユーザー・データに関するエラー
・データを格納するための第２のメモリ手段とによって
構成されるメモリ・デバイスのユーザー・データを消去
する方法において，前記メモリ・デバイスに消去アドレ
スを送る第１の工程と，前記第１のメモリ手段の前記消
去アドレスに対応する位置からユーザー・データを消去
する第２の工程と，前記消去アドレスにアクセスするた
めに，前記第２のメモリ手段から，すべての関連データ
を消去する第３の工程とを含むことを特徴とするメモリ
・デバイスのユーザー・データを消去する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT948304712 | 1994-09-30 | ||
| EP94830471A EP0704854B1 (en) | 1994-09-30 | 1994-09-30 | Memory device having error detection and correction function, and methods for writing and erasing the memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08123737A true JPH08123737A (ja) | 1996-05-17 |
| JP3704184B2 JP3704184B2 (ja) | 2005-10-05 |
Family
ID=8218548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25404695A Expired - Fee Related JP3704184B2 (ja) | 1994-09-30 | 1995-09-29 | メモリ・デバイス，並びに，メモリ・デバイスから補正されたユーザー・データを読み出す方法，メモリ・デバイスに補正されたユーザー・データを書き込む方法およびメモリ・デバイスのユーザー・データを消去する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5761222A (ja) |
| EP (1) | EP0704854B1 (ja) |
| JP (1) | JP3704184B2 (ja) |
| DE (1) | DE69421925T2 (ja) |
Families Citing this family (57)
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|---|---|---|---|---|
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| US5859858A (en) * | 1996-10-25 | 1999-01-12 | Intel Corporation | Method and apparatus for correcting a multilevel cell memory by using error locating codes |
| US6212654B1 (en) | 1997-07-22 | 2001-04-03 | Lucent Technologies Inc. | Coded modulation for digital storage in analog memory devices |
| KR100333720B1 (ko) * | 1998-06-30 | 2002-06-20 | 박종섭 | 강유전체메모리소자의리던던시회로 |
| WO2000041182A1 (en) * | 1998-12-30 | 2000-07-13 | Intel Corporation | Memory array organization |
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| US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
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| US6870749B1 (en) | 2003-07-15 | 2005-03-22 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors |
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| US7139198B2 (en) * | 2004-01-27 | 2006-11-21 | Sandisk Corporation | Efficient verification for coarse/fine programming of non-volatile memory |
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