JPH04177700A - メモリ不良解析装置 - Google Patents
メモリ不良解析装置Info
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- JPH04177700A JPH04177700A JP2306452A JP30645290A JPH04177700A JP H04177700 A JPH04177700 A JP H04177700A JP 2306452 A JP2306452 A JP 2306452A JP 30645290 A JP30645290 A JP 30645290A JP H04177700 A JPH04177700 A JP H04177700A
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- memory cell
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、冗長回路を有する被測定メモリが不良である
かどうか、あるいは冗長回路との置換が可能かどうかを
解析するメモリ不良解析装置に関する。
かどうか、あるいは冗長回路との置換が可能かどうかを
解析するメモリ不良解析装置に関する。
（従来の技術）
一般にメモリ不良解析装置は冗長回路を荷する被測定メ
モリの個々のメモリセルの良否を解析して、不良のメモ
リセルかあった場合に冗長回路によって救済か可能かと
うかを判定するものである。
モリの個々のメモリセルの良否を解析して、不良のメモ
リセルかあった場合に冗長回路によって救済か可能かと
うかを判定するものである。
第８図に従来のメモリ不良解析装置を示す。このメモリ
不良解析装置は、アルゴリズミックパターンジェネレー
タ（以下、ＡＬＰＧともいう）２と、コンパレータ４と
、不良解析用メモリ （以下、ＦＡＭともいう）８とを
備えている。まずＡＬＰＧ２から冗長回路を有するメモ
リ等の被測定被測定メモリ（以下、ＭＵＴともいう）５
０にアドレス信号及びテスト用のデータ信号を送ってこ
のアドレス信号に対応するＭＵＴ５０のメモリセルにデ
ータを書込んだ後、読出しを行う。そして書込んなデー
タと読出したデータとをコンパレータ４によって比較し
、違う場合に不良信号かＦＡＭ８に送られる。このＦＡ
Ｍ８はＭＵＴ５０のメモリセルアレイと同一サイズのメ
モリ領域を有しており、ＦＡＭ８の各メモリセルはＭＵ
Ｔ５０に対応するメモリセルと同一のアドレスか割り当
てられている。そしてコンパレータ４から不良信号か送
出された場合に対応するメモリ素子にデータ“１″か書
込まれる。すなわち、例えば第９図（ａ）に示すように
、ＭＵＴ５０の行アドレスかＸ て列アドレスかＹｏで
あるメモリセルか不良である場合には第９図（ｂ）に示
すようにＦ Ａ Ｍ ８の行アドレスかＸ て列アトル
スがＹ。
不良解析装置は、アルゴリズミックパターンジェネレー
タ（以下、ＡＬＰＧともいう）２と、コンパレータ４と
、不良解析用メモリ （以下、ＦＡＭともいう）８とを
備えている。まずＡＬＰＧ２から冗長回路を有するメモ
リ等の被測定被測定メモリ（以下、ＭＵＴともいう）５
０にアドレス信号及びテスト用のデータ信号を送ってこ
のアドレス信号に対応するＭＵＴ５０のメモリセルにデ
ータを書込んだ後、読出しを行う。そして書込んなデー
タと読出したデータとをコンパレータ４によって比較し
、違う場合に不良信号かＦＡＭ８に送られる。このＦＡ
Ｍ８はＭＵＴ５０のメモリセルアレイと同一サイズのメ
モリ領域を有しており、ＦＡＭ８の各メモリセルはＭＵ
Ｔ５０に対応するメモリセルと同一のアドレスか割り当
てられている。そしてコンパレータ４から不良信号か送
出された場合に対応するメモリ素子にデータ“１″か書
込まれる。すなわち、例えば第９図（ａ）に示すように
、ＭＵＴ５０の行アドレスかＸ て列アドレスかＹｏで
あるメモリセルか不良である場合には第９図（ｂ）に示
すようにＦ Ａ Ｍ ８の行アドレスかＸ て列アトル
スがＹ。
である対応するメモリでルにデータ“１′か書込まれる
。以下、行アドレスかＸて列アドレスかＹであるメモリ
セルのアドレスを単に（Ｘ、Ｙ）と表わす。同様にして
ＭＵＴ５０のアドレスか（Ｘ、Ｙ）及び（Ｘ３．Ｙ３）
であるメモリセルが不良である場合にはＦＡＭ８のアド
レスか（Ｘ、Ｙ）及び（Ｘ３．Ｙ３）であるメモリｌ セルにデータ“１″が書込まれる。なお、ＦＡＭ８のメ
モリセルは解析処理を行う前に予め“０“のデータか記
憶されるように初期化しておく。
。以下、行アドレスかＸて列アドレスかＹであるメモリ
セルのアドレスを単に（Ｘ、Ｙ）と表わす。同様にして
ＭＵＴ５０のアドレスか（Ｘ、Ｙ）及び（Ｘ３．Ｙ３）
であるメモリセルが不良である場合にはＦＡＭ８のアド
レスか（Ｘ、Ｙ）及び（Ｘ３．Ｙ３）であるメモリｌ セルにデータ“１″が書込まれる。なお、ＦＡＭ８のメ
モリセルは解析処理を行う前に予め“０“のデータか記
憶されるように初期化しておく。
このようにしてＡＬＰＧ２からのアドレス信号及びデー
タ信号に基づいてＰｖｌｕｒｓｏの全てのメモリセルか
不良であるかどうかを解析して不良である場合にＦＡＭ
８の対応するメモリセルにデータ“１″を書込む。この
ＦＡＭ８に書込まれたデータに基づいて、図示していな
い判定装置によってＭＵＴ５０が冗長回路によって救済
可能であるかとうかを判定する。
タ信号に基づいてＰｖｌｕｒｓｏの全てのメモリセルか
不良であるかどうかを解析して不良である場合にＦＡＭ
８の対応するメモリセルにデータ“１″を書込む。この
ＦＡＭ８に書込まれたデータに基づいて、図示していな
い判定装置によってＭＵＴ５０が冗長回路によって救済
可能であるかとうかを判定する。
（発明が解決しようとする課題）
上述したように従来のメモリ不良解析装置においては、
解析されるＭＵＴ５０と同一サイズのメモリ領域を有す
るＦＡＭ８が必要なため、大容量の被測定メモリを解析
する場合や、複数個の被測定メモリを同時に解析する場
合には膨大な容量のＦＡＭを必要とすることになる。例
えば４Ｍビットの記憶容量を有する被測定メモリを１６
個同時に測定する場合には最低でも６４Ｍビットの容量
のＦＡＭが必要となる。モしてＦＡＭの容量が大きくな
るにつれて冗長回路によって救済可能であるかどうかを
判定する判定時間も大幅に増加するという問題があった
。
解析されるＭＵＴ５０と同一サイズのメモリ領域を有す
るＦＡＭ８が必要なため、大容量の被測定メモリを解析
する場合や、複数個の被測定メモリを同時に解析する場
合には膨大な容量のＦＡＭを必要とすることになる。例
えば４Ｍビットの記憶容量を有する被測定メモリを１６
個同時に測定する場合には最低でも６４Ｍビットの容量
のＦＡＭが必要となる。モしてＦＡＭの容量が大きくな
るにつれて冗長回路によって救済可能であるかどうかを
判定する判定時間も大幅に増加するという問題があった
。
本発明は上記問題点を考慮してなされたものであって、
ＦＡＭの′容量を可及的に減少させることかできるとと
もに不良救済のための判定時間を短縮させることのでき
るメモリ不良解析装置を提供することを目的とする。
ＦＡＭの′容量を可及的に減少させることかできるとと
もに不良救済のための判定時間を短縮させることのでき
るメモリ不良解析装置を提供することを目的とする。
（課題を解決するための手段）
本発明のメモリ不良解析装置は、冗長回路を有する被測
定メモリのメモリセルを選択するアドレス信号を発生す
るとともにアドレス信号によって選択されるメモリセル
に書込むデータを発生するアルゴリズミックパターンジ
ェネレータと、アドレス信号によって選択されたメモリ
セルにデータか書込まれた後に読出しを行い、この読出
されたデータとアルゴリズミックパターンジェネレータ
からのデータか一致しているかどうかを比較して一致し
ていない場合にメモリセルか不良であることを示す不良
信号を発生する比較手段と、複数のメモリセルを有する
不良解析用メモリと、アルゴリズミックパターンジェネ
レータからのアドレス信号を受けて、所定の規則に基づ
いて被測定メモリの複数のメモリセルを不良解析用メモ
リの１つのメモリセルに対応させるように不良解析用メ
モリのアドレス割付けを行うアドレス割付手段と、を備
え、不良解析用メモリは被測定メモリのメモリセルか不
良であることを示す不良信号か比較手段から送出された
時に不良であるメモリセルに対応する自己のメモリセル
に不良情報を書込むことを特徴とする。
定メモリのメモリセルを選択するアドレス信号を発生す
るとともにアドレス信号によって選択されるメモリセル
に書込むデータを発生するアルゴリズミックパターンジ
ェネレータと、アドレス信号によって選択されたメモリ
セルにデータか書込まれた後に読出しを行い、この読出
されたデータとアルゴリズミックパターンジェネレータ
からのデータか一致しているかどうかを比較して一致し
ていない場合にメモリセルか不良であることを示す不良
信号を発生する比較手段と、複数のメモリセルを有する
不良解析用メモリと、アルゴリズミックパターンジェネ
レータからのアドレス信号を受けて、所定の規則に基づ
いて被測定メモリの複数のメモリセルを不良解析用メモ
リの１つのメモリセルに対応させるように不良解析用メ
モリのアドレス割付けを行うアドレス割付手段と、を備
え、不良解析用メモリは被測定メモリのメモリセルか不
良であることを示す不良信号か比較手段から送出された
時に不良であるメモリセルに対応する自己のメモリセル
に不良情報を書込むことを特徴とする。
（作 用）
このように構成された本発明のメモリ不良解析装置によ
れば、所定の規則に基づいて被測定メモリの複数のメモ
リセルか不良解析用メモリ（以下、ＦＡＭともいう）の
１つのメモリセルに対応するようにアドレス割付手段に
よって不良解析用メモリのアドレス割付けすなわちアド
レス圧縮か行われ、上記複数のメモリセルのうちの少な
くとも１個のメモリセルか不良である場合に、不良解析
用メモリの対応するメモリセルに不良情報が書込まれる
。アドレス圧縮か行われることによりＦＡＭの必要な領
域のサイズを従来のものに比べて小さくすることか可能
となり、これにより不良救済のだめの判定時間を縮小す
ることができる。
れば、所定の規則に基づいて被測定メモリの複数のメモ
リセルか不良解析用メモリ（以下、ＦＡＭともいう）の
１つのメモリセルに対応するようにアドレス割付手段に
よって不良解析用メモリのアドレス割付けすなわちアド
レス圧縮か行われ、上記複数のメモリセルのうちの少な
くとも１個のメモリセルか不良である場合に、不良解析
用メモリの対応するメモリセルに不良情報が書込まれる
。アドレス圧縮か行われることによりＦＡＭの必要な領
域のサイズを従来のものに比べて小さくすることか可能
となり、これにより不良救済のだめの判定時間を縮小す
ることができる。
（実施例）
本発明によるメモリ不良解析装置の第１の実施例の構成
を第１図に示す。この実施例のメモリ不良解析装置は、
第８図に示す従来のメモリ不良解析装置において、アド
レス割付装置６を新たに設けたものである。このアドレ
ス割付装置６はＡＬＰＧ２からのアドレス信号を受けて
、ＦＡＭ８に対してアドレス割付けを行う。このアドレ
ス割付けはＭＵＴ５０の１つの不良行又は１つの不良列
が冗長回路の１つの冗長セル行又は１つの冗長セル列に
置換されるときに同時に置換される行数及び列数に基づ
いて行われる。これを第３図乃至第４図を参照して説明
する。第４図はＭＵＴ５０を示しており、このＭＵＴ５
０はメモリセルアレイ５１、行冗長回路５２、及び列冗
長回路５３を有している。そして、メモリセルアレイ５
１の行アドレスが２Ｘであるでル行及び列アドレスが２
Ｙであるセル列が不良である場合とすると、行アドレス
が２Ｘであるセル行が行冗長回路５２の冗長セル行５２
ａと置換されるときに行アドレスか２Ｘ＋１であるセル
行も行冗長回路５２の他の冗長セル行５２ｂと同時に置
換され、列アドレスが２Ｙであるセル列か列冗長回路５
３の冗長セル列５３ａと置換されるときに列アドレスが
２Ｙ千１であるセル列も列冗長回路５３の他の冗長セル
列５３ｂと同時に置換されるものとすれば、同時に置換
される行数及び列数は各々２となる。
を第１図に示す。この実施例のメモリ不良解析装置は、
第８図に示す従来のメモリ不良解析装置において、アド
レス割付装置６を新たに設けたものである。このアドレ
ス割付装置６はＡＬＰＧ２からのアドレス信号を受けて
、ＦＡＭ８に対してアドレス割付けを行う。このアドレ
ス割付けはＭＵＴ５０の１つの不良行又は１つの不良列
が冗長回路の１つの冗長セル行又は１つの冗長セル列に
置換されるときに同時に置換される行数及び列数に基づ
いて行われる。これを第３図乃至第４図を参照して説明
する。第４図はＭＵＴ５０を示しており、このＭＵＴ５
０はメモリセルアレイ５１、行冗長回路５２、及び列冗
長回路５３を有している。そして、メモリセルアレイ５
１の行アドレスが２Ｘであるでル行及び列アドレスが２
Ｙであるセル列が不良である場合とすると、行アドレス
が２Ｘであるセル行が行冗長回路５２の冗長セル行５２
ａと置換されるときに行アドレスか２Ｘ＋１であるセル
行も行冗長回路５２の他の冗長セル行５２ｂと同時に置
換され、列アドレスが２Ｙであるセル列か列冗長回路５
３の冗長セル列５３ａと置換されるときに列アドレスが
２Ｙ千１であるセル列も列冗長回路５３の他の冗長セル
列５３ｂと同時に置換されるものとすれば、同時に置換
される行数及び列数は各々２となる。
この場合のＦＡＭ８のアドレス割付けを第３図を用いて
説明する。ＭＵＴ５０のメモリセルアレイ５１の２つの
連続したセル行Ｘ Ｘ （ｉ −２ｉ’ ２
ｉ＋１ Ｏｌｌ、・・・）がＦＡＭ８のセル行Ｘ に、メモリセ
ルアレイ５１の２つの連続したセル列Ｙ２□。
説明する。ＭＵＴ５０のメモリセルアレイ５１の２つの
連続したセル行Ｘ Ｘ （ｉ −２ｉ’ ２
ｉ＋１ Ｏｌｌ、・・・）がＦＡＭ８のセル行Ｘ に、メモリセ
ルアレイ５１の２つの連続したセル列Ｙ２□。
Ｙ （ｉ−０，１，・・・）がＦＡＭ８のセル列２
１＋１ Ｙ、に対応させるようにアドレスを割付ける。すなわち
、第３図に示すように例えばセルアレイ５１のアドレス
か（Ｘ４．Ｙ２）、 （Ｘ４．Ｙ３）、（ＸＹ）、及び
（Ｘ５．Ｙ３）である各メ５′２ モリセルかＦＡＭ８のアドレスが（Ｘ２．Ｙｌ）である
メモリセルに対応するように割付けられる。
１＋１ Ｙ、に対応させるようにアドレスを割付ける。すなわち
、第３図に示すように例えばセルアレイ５１のアドレス
か（Ｘ４．Ｙ２）、 （Ｘ４．Ｙ３）、（ＸＹ）、及び
（Ｘ５．Ｙ３）である各メ５′２ モリセルかＦＡＭ８のアドレスが（Ｘ２．Ｙｌ）である
メモリセルに対応するように割付けられる。
したかってアドレス圧縮と言うこともできる。これは、
ＭＵＴ５０のメモリセルアレイ５１のセル行Ｘ又はセル
列Ｙのアドレスを２進数でＡ Ａ ・−−Ａ、
Ａｏ（Ａ、 （ｉ −０，−ｎ）ｎ ｎ−１ は０又は１を表わす）と表わした場合に最下位の桁を除
いた２進数ＡＡ ・・・・・Ａ１をアドレスｎ
ｎ−１ とするＦＡＭ８のセル行又はセル列に対応させることに
よって得ることができる。
ＭＵＴ５０のメモリセルアレイ５１のセル行Ｘ又はセル
列Ｙのアドレスを２進数でＡ Ａ ・−−Ａ、
Ａｏ（Ａ、 （ｉ −０，−ｎ）ｎ ｎ−１ は０又は１を表わす）と表わした場合に最下位の桁を除
いた２進数ＡＡ ・・・・・Ａ１をアドレスｎ
ｎ−１ とするＦＡＭ８のセル行又はセル列に対応させることに
よって得ることができる。
このようにしてアドレス割付けが行われたＦＡＭ８を用
いて行われる不良解析について第２図を参照して説明す
る。今、第２図（ａ）に示すようにＭＵＴ５０のメモリ
セルアレイ５１の、アドレスか（Ｘ、Ｙ）、 （Ｘ４．
Ｙｌ）、（ＸＹ）、（ＸＹ）、（Ｘ、、Ｙ４）、５’
１ ０’ ４ （ＸＹ）、及び（Ｘｌ、Ｙ５）であるメモ０′５ リセルが不良であるとする。すると、アドレスが（ＸＹ
’）、（Ｘ Ｙ ）、及び（Ｘｏ、Ｙｌ）０″ ０
１゛ ０ であるメモリセルアレイ５１のメモリセルが不良てなく
ともアドレスが（Ｘ、、Ｙｌ）であるメモリセルが不良
となるためにＦ Ａ Ｍ ８のアドレスが（Ｘｏ、Ｙｏ
）であるメモリセルにデータ“１“か書込まれる。そし
てアドレスか（Ｘｏ、Ｙ４）、（Ｘ、Ｙ）、（Ｘｏ、Ｙ
５）、及び （Ｘ、、Ｙ５）であるメモリセルか不良であるため、Ｆ
ＡＭ８の対応する、アドレスか（Ｘｏ、Ｙ２）であるメ
モリセルにもデータ“ユ”が書込まれることになる。又
、アドレスか（Ｘ４．Ｙｌ）、及び（Ｘ５．Ｙｌ）であ
るメモリセルか不良であるため、ＦＡＭ８の対応する、
アドレスが（Ｘ２．Ｙｏ）であるメモリセルにもデータ
“１”が書込まれることになる。
いて行われる不良解析について第２図を参照して説明す
る。今、第２図（ａ）に示すようにＭＵＴ５０のメモリ
セルアレイ５１の、アドレスか（Ｘ、Ｙ）、 （Ｘ４．
Ｙｌ）、（ＸＹ）、（ＸＹ）、（Ｘ、、Ｙ４）、５’
１ ０’ ４ （ＸＹ）、及び（Ｘｌ、Ｙ５）であるメモ０′５ リセルが不良であるとする。すると、アドレスが（ＸＹ
’）、（Ｘ Ｙ ）、及び（Ｘｏ、Ｙｌ）０″ ０
１゛ ０ であるメモリセルアレイ５１のメモリセルが不良てなく
ともアドレスが（Ｘ、、Ｙｌ）であるメモリセルが不良
となるためにＦ Ａ Ｍ ８のアドレスが（Ｘｏ、Ｙｏ
）であるメモリセルにデータ“１“か書込まれる。そし
てアドレスか（Ｘｏ、Ｙ４）、（Ｘ、Ｙ）、（Ｘｏ、Ｙ
５）、及び （Ｘ、、Ｙ５）であるメモリセルか不良であるため、Ｆ
ＡＭ８の対応する、アドレスか（Ｘｏ、Ｙ２）であるメ
モリセルにもデータ“ユ”が書込まれることになる。又
、アドレスか（Ｘ４．Ｙｌ）、及び（Ｘ５．Ｙｌ）であ
るメモリセルか不良であるため、ＦＡＭ８の対応する、
アドレスが（Ｘ２．Ｙｏ）であるメモリセルにもデータ
“１”が書込まれることになる。
このようにして不良解析が行われた後、ＦＡＭ８に書込
まれたデータに基づいて被測定メモリ５０が救済可能で
あるかどうかが図示していない判定装置によって判定さ
れる。例えばＦＡＭ８に書込まれたデータが第２図（ｂ
）に示すような場合は、救済するに必要な行冗長回路の
個数及び列冗長回路の個数は各々１となり、第４図に示
す被測定メモリ５０は行冗長回路の個数が１、列冗長回
路の個数も１であるため、救済は可能となる。
まれたデータに基づいて被測定メモリ５０が救済可能で
あるかどうかが図示していない判定装置によって判定さ
れる。例えばＦＡＭ８に書込まれたデータが第２図（ｂ
）に示すような場合は、救済するに必要な行冗長回路の
個数及び列冗長回路の個数は各々１となり、第４図に示
す被測定メモリ５０は行冗長回路の個数が１、列冗長回
路の個数も１であるため、救済は可能となる。
上述したように本実施例によれば、ＦＡＭ８の必要な領
域のサイズが従来のものに比べて１／４となり、これに
より不良救済のための判定時間を短縮することができる
。
域のサイズが従来のものに比べて１／４となり、これに
より不良救済のための判定時間を短縮することができる
。
なお、上記実施例においては、同時に置換される行数及
び列数は各々２である場合について説明したが、同時に
置換される行数及び列数か各々ｍ（≧１）及びｎ（≧１
）である場合（但し、ｍ−ｎ−１の場合を除く）も同様
にしてアドレス割付が可能であり、ＦＡＭ８の必要な領
域のサイズは従来のものの１／（ｍＸｎ）となる。
び列数は各々２である場合について説明したが、同時に
置換される行数及び列数か各々ｍ（≧１）及びｎ（≧１
）である場合（但し、ｍ−ｎ−１の場合を除く）も同様
にしてアドレス割付が可能であり、ＦＡＭ８の必要な領
域のサイズは従来のものの１／（ｍＸｎ）となる。
本発明によるメモリ不良解析装置の第２の実施例の構成
を第５図に示す。この実施例のメモリ不良解析装置は、
第１図に示すメモリ不良解析装置において、不良解析メ
モリ（ＦＡＭ）１０を新たに設けたものである。このＦ
ＡＭＩＯは解析される被測定メモリ（ＭＵＴ）５０と同
一サイズのメモリ領域を有しており、ＭＵＴ５０のメモ
リアレイ５１のアドレスが（Ｘ、 Ｙ）であるメモリセ
ルが不良である場合には、コンパレータ４がらの不良信
号に基づいてＦＡＭＩＯのメモリアレイの対応する、ア
ドレスか（Ｘ、Ｙ）であるメモリセルにデータ“１”が
書込まれる。すなわち、第６図（ａ）に示すようにＭＵ
Ｔ５０のメモリセルアレイ５１のアドレスが（Ｘ２．Ｙ
、）、 （Ｘ ２ 、 Ｙ ２ ） 。
を第５図に示す。この実施例のメモリ不良解析装置は、
第１図に示すメモリ不良解析装置において、不良解析メ
モリ（ＦＡＭ）１０を新たに設けたものである。このＦ
ＡＭＩＯは解析される被測定メモリ（ＭＵＴ）５０と同
一サイズのメモリ領域を有しており、ＭＵＴ５０のメモ
リアレイ５１のアドレスが（Ｘ、 Ｙ）であるメモリセ
ルが不良である場合には、コンパレータ４がらの不良信
号に基づいてＦＡＭＩＯのメモリアレイの対応する、ア
ドレスか（Ｘ、Ｙ）であるメモリセルにデータ“１”が
書込まれる。すなわち、第６図（ａ）に示すようにＭＵ
Ｔ５０のメモリセルアレイ５１のアドレスが（Ｘ２．Ｙ
、）、 （Ｘ ２ 、 Ｙ ２ ） 。
（Ｘ４． Ｙ４）、 （Ｘ４． Ｙ５）、 （Ｘ５
． Ｙ４）、及び（ＸＹ）であるメモリセルか不良の場
５゛５ 合はＦＡＭＩＯのメモリアレイの対応する、アドレスが
（Ｘ２．Ｙｌ）、 （Ｘ２．Ｙ２）。
． Ｙ４）、及び（ＸＹ）であるメモリセルか不良の場
５゛５ 合はＦＡＭＩＯのメモリアレイの対応する、アドレスが
（Ｘ２．Ｙｌ）、 （Ｘ２．Ｙ２）。
（Ｘ４． Ｙ４）、 （Ｘ４． Ｙ５）、 （Ｘ５
． Ｙ４）。
． Ｙ４）。
及び（Ｘ５．Ｙ５）であるメモリセルにデータ“１“か
書込まれることになる。なお、このときＦＡＭ８はアド
レス圧縮が行われて、アドレスが（Ｘｌ、Ｙｏ）、
（Ｘｌ、Ｙｌ）、及び（Ｘ２．Ｙ２ ）のメモリセルに
データ“ｌ“が書込まれることになる。
書込まれることになる。なお、このときＦＡＭ８はアド
レス圧縮が行われて、アドレスが（Ｘｌ、Ｙｏ）、
（Ｘｌ、Ｙｌ）、及び（Ｘ２．Ｙ２ ）のメモリセルに
データ“ｌ“が書込まれることになる。
この実施例においては、アドレス圧縮した不良情報を有
するＦＡＭ８は、冗長回路によって救済が可能かどうか
の判定に用いられ、アドレス圧縮をしない不良情報を有
するＦＡＭＩＯは、不良解析を行うだめのフェイルビッ
トマツプ等の出力に利用される。この第２の実施例も第
１の実施例と同様の効果を得ることかできることは言う
までもない。
するＦＡＭ８は、冗長回路によって救済が可能かどうか
の判定に用いられ、アドレス圧縮をしない不良情報を有
するＦＡＭＩＯは、不良解析を行うだめのフェイルビッ
トマツプ等の出力に利用される。この第２の実施例も第
１の実施例と同様の効果を得ることかできることは言う
までもない。
本発明によるメモリ不良解析装置の第３の実施例の構成
を第７図に示す。この実施例のメモリ不良解析装置は複
数個（この実施例では４個）の被測定メモリ５０ ．５
０２，５０３，５０４を同時に解析するものであって、
ＡＬＰＧ２と、コンパレータ４１．４２，４３．４４と
、アドレス割付装置６と、ＦＡＭ８と、データセレクタ
９と、ＦＡＭＩＯとを備えている。ＦＡＭ８はアドレス
割付装置６によってアドレス割付（アドレス圧縮）か行
われるが、ＦＡＭＩＯはアドレス圧縮を行わない。ＭＵ
Ｔ５０．Ｎ＝１．・旧・・４）のメモリセルに不良があ
る場合にコンパレータ４．がら不良信号が発生され、Ｆ
ＡＭ８の分割された領域８１の対応するメモリセルに不
良情報（データ“１′）が書込まれる。一方ＦＡＭＩＯ
には、ＭＵＴ５０ 、・・・・・・５０４のうちから
データセルフタ９によって選択された１つのＭＵＴ５０
．の不良情報か書込まれることになる。これは、アドレ
ス圧縮をしてしまうと、フェイルビットマツプ等の不良
解析時に元の不良アドレスがわからなくなるためて、元
の不良アドレスが必要な場合に用いられる。
を第７図に示す。この実施例のメモリ不良解析装置は複
数個（この実施例では４個）の被測定メモリ５０ ．５
０２，５０３，５０４を同時に解析するものであって、
ＡＬＰＧ２と、コンパレータ４１．４２，４３．４４と
、アドレス割付装置６と、ＦＡＭ８と、データセレクタ
９と、ＦＡＭＩＯとを備えている。ＦＡＭ８はアドレス
割付装置６によってアドレス割付（アドレス圧縮）か行
われるが、ＦＡＭＩＯはアドレス圧縮を行わない。ＭＵ
Ｔ５０．Ｎ＝１．・旧・・４）のメモリセルに不良があ
る場合にコンパレータ４．がら不良信号が発生され、Ｆ
ＡＭ８の分割された領域８１の対応するメモリセルに不
良情報（データ“１′）が書込まれる。一方ＦＡＭＩＯ
には、ＭＵＴ５０ 、・・・・・・５０４のうちから
データセルフタ９によって選択された１つのＭＵＴ５０
．の不良情報か書込まれることになる。これは、アドレ
ス圧縮をしてしまうと、フェイルビットマツプ等の不良
解析時に元の不良アドレスがわからなくなるためて、元
の不良アドレスが必要な場合に用いられる。
この第３の実施例も第１の実施例と同様の効果を有する
ばかりでなく、複数個の被測定メモリの同時解析か可能
となる。
ばかりでなく、複数個の被測定メモリの同時解析か可能
となる。
以上に説明したように本発明によれば不良解析メモリ（
ＦＡＭ）のアドレス圧縮を行ったことによりＦＡＭの容
量を可及的に減少させることができるとともに不良救済
のための判定時間を短縮することができる。
ＦＡＭ）のアドレス圧縮を行ったことによりＦＡＭの容
量を可及的に減少させることができるとともに不良救済
のための判定時間を短縮することができる。
第１図は本発明によるメモリ不良解析装置の第１の実施
例の構成を示すブロック図、第２図は本発明にかかる不
良解析用メモリ（ＦＡＭ）への不良情報の書込について
の説明図、第３図は本発明にかかるアドレス割付につい
ての説明図、第４図は本発明によって解析される被測定
メモリ（ＭＵＴ）の構成図、第５図は本発明の第２の実
施例の構成を示すプロソック図、第６図は第２の実施例
の作用を説明する説明図、第７図は本発明による第３の
実施例の構成を示すブロック図、第８図は従来のメモリ
不良解析装置の構成を示すブロック図、第９図は従来の
メモリ不良解析装置の作用を説明する説明図である。 ２・・・アルゴリズミックパターンジェネレータ（ＡＬ
ＰＧ） 、４・・・コンパレータ、６・・・アドレス割
付装置、８・・・不良解析用メモリ（ＦＡＭ）、５０・
・・被測定メモリ（ＭＵＴ） 、５１・・メモリセルア
レイ。 出願人代理人 佐 藤 −雄 珀１図 第２図 第３図 列冗長口路 第４図 第５図
例の構成を示すブロック図、第２図は本発明にかかる不
良解析用メモリ（ＦＡＭ）への不良情報の書込について
の説明図、第３図は本発明にかかるアドレス割付につい
ての説明図、第４図は本発明によって解析される被測定
メモリ（ＭＵＴ）の構成図、第５図は本発明の第２の実
施例の構成を示すプロソック図、第６図は第２の実施例
の作用を説明する説明図、第７図は本発明による第３の
実施例の構成を示すブロック図、第８図は従来のメモリ
不良解析装置の構成を示すブロック図、第９図は従来の
メモリ不良解析装置の作用を説明する説明図である。 ２・・・アルゴリズミックパターンジェネレータ（ＡＬ
ＰＧ） 、４・・・コンパレータ、６・・・アドレス割
付装置、８・・・不良解析用メモリ（ＦＡＭ）、５０・
・・被測定メモリ（ＭＵＴ） 、５１・・メモリセルア
レイ。 出願人代理人 佐 藤 −雄 珀１図 第２図 第３図 列冗長口路 第４図 第５図
Claims (1)
- 【特許請求の範囲】 冗長回路を有する被測定メモリのメモリセルを選択する
アドレス信号を発生するとともに前記アドレス信号によ
って選択されるメモリセルに書込むデータを発生するア
ルゴリズミックパターンジェネレータと、 前記アドレス信号によって選択されたメモリセルに前記
データが書込まれた後に読出しを行い、この読出された
データと前記アルゴリズミックパターンジェネレータか
らのデータが一致しているかどうかを比較して一致して
いない場合に前記メモリセルが不良であることを示す不
良信号を発生する比較手段と、 複数のメモリセルを有する不良解析用メモリと、前記ア
ルゴリズミックパターンジェネレータからのアドレス信
号を受けて、所定の規則に基づいて前記被測定メモリの
複数のメモリセルを前記不良解析用メモリの１つのメモ
リセルに対応させるように前記不良解析用メモリのアド
レス割付けを行うアドレス割付手段と、 を備え、前記不良解析用メモリは前記被測定メモリのメ
モリセルが不良であることを示す不良信号が前記比較手
段から送出された時に前記不良であるメモリセルに対応
する自己のメモリセルに不良情報を書込むことを特徴と
するメモリ不良解析装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306452A JPH04177700A (ja) | 1990-11-13 | 1990-11-13 | メモリ不良解析装置 |
| KR1019910020081A KR950013401B1 (ko) | 1990-11-13 | 1991-11-12 | 메모리 불량 해석 장치 |
| DE69126400T DE69126400T2 (de) | 1990-11-13 | 1991-11-13 | Fehleranalysegerät für mit Redundanzschaltungen versehene Speicher |
| US07/791,171 US5363382A (en) | 1990-11-13 | 1991-11-13 | Fault analysis apparatus for memories having redundancy circuits |
| EP91119337A EP0485976B1 (en) | 1990-11-13 | 1991-11-13 | Fault analysis apparatus for memories having redundancy circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306452A JPH04177700A (ja) | 1990-11-13 | 1990-11-13 | メモリ不良解析装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177700A true JPH04177700A (ja) | 1992-06-24 |
Family
ID=17957174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306452A Pending JPH04177700A (ja) | 1990-11-13 | 1990-11-13 | メモリ不良解析装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5363382A (ja) |
| EP (1) | EP0485976B1 (ja) |
| JP (1) | JPH04177700A (ja) |
| KR (1) | KR950013401B1 (ja) |
| DE (1) | DE69126400T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008310883A (ja) * | 2007-06-14 | 2008-12-25 | Yokogawa Electric Corp | メモリ試験装置 |
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1990
- 1990-11-13 JP JP2306452A patent/JPH04177700A/ja active Pending
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1991
- 1991-11-12 KR KR1019910020081A patent/KR950013401B1/ko not_active Expired - Fee Related
- 1991-11-13 US US07/791,171 patent/US5363382A/en not_active Expired - Lifetime
- 1991-11-13 DE DE69126400T patent/DE69126400T2/de not_active Expired - Lifetime
- 1991-11-13 EP EP91119337A patent/EP0485976B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0485976A2 (en) | 1992-05-20 |
| EP0485976B1 (en) | 1997-06-04 |
| DE69126400D1 (de) | 1997-07-10 |
| KR950013401B1 (ko) | 1995-11-08 |
| DE69126400T2 (de) | 1997-10-23 |
| KR920010653A (ko) | 1992-06-27 |
| EP0485976A3 (en) | 1993-04-14 |
| US5363382A (en) | 1994-11-08 |
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