JPH08125036A - マスクｒｏｍ装置およびその製造方法 - Google Patents
マスクｒｏｍ装置およびその製造方法Info
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- JPH08125036A JPH08125036A JP25858494A JP25858494A JPH08125036A JP H08125036 A JPH08125036 A JP H08125036A JP 25858494 A JP25858494 A JP 25858494A JP 25858494 A JP25858494 A JP 25858494A JP H08125036 A JPH08125036 A JP H08125036A
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- cell transistor
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Abstract
(57)【要約】
【目的】 ＴＡＴが短く、かつ高集積化が行えるプログ
ラム方式のマスクＲＯＭ装置を提供すること。 【構成】 ゲート電極３６を有するメモリセルトランジ
スタＭ11〜Ｍmnがマトリックス状に配置されたマスクＲ
ＯＭ装置であって、プログラムすべき特定のメモリセル
トランジスタＭ22のゲート電極３６ａ中の不純物濃度
が、プログラムされない他のメモリセルトランジスタの
ゲート電極中の不純物濃度に比較して、相違させてあ
る。または、不純物の極性が相違させてある。
ラム方式のマスクＲＯＭ装置を提供すること。 【構成】 ゲート電極３６を有するメモリセルトランジ
スタＭ11〜Ｍmnがマトリックス状に配置されたマスクＲ
ＯＭ装置であって、プログラムすべき特定のメモリセル
トランジスタＭ22のゲート電極３６ａ中の不純物濃度
が、プログラムされない他のメモリセルトランジスタの
ゲート電極中の不純物濃度に比較して、相違させてあ
る。または、不純物の極性が相違させてある。
Description
【０００１】
【産業上の利用分野】本発明は、マスクＲＯＭ装置に係
り、さらに詳しくは、ＴＡＴが短く、かつ高集積化が可
能なマスクＲＯＭ装置に関する。
り、さらに詳しくは、ＴＡＴが短く、かつ高集積化が可
能なマスクＲＯＭ装置に関する。
【０００２】
【従来の技術】マスクＲＯＭなどの半導体記憶装置で
は、ＴＡＴが短いことが大切である。すなわち、プログ
ラム内容のデータを客先から入手し、このデータの書き
込みから製品を出荷するまでの時間は短いほうが良い。
は、ＴＡＴが短いことが大切である。すなわち、プログ
ラム内容のデータを客先から入手し、このデータの書き
込みから製品を出荷するまでの時間は短いほうが良い。
【０００３】マスクＲＯＭに対してプログラム用データ
の書き込みを行なう方式としては、コンタクトホール方
式およびイオン注入方式が良く知られている。コンタク
トホール方式は、メモリセル用トランジスタの拡散層に
対してコンタクトするコンタクトホールを形成するか否
か、またはコンタクトホールに接続する配線を形成する
か否かによりプログラムを行なう方式である。また、イ
オン注入方式は、メモリセル用トランジスタのゲート電
極下の活性領域にイオン注入を選択的に行い、そのトラ
ンジスタのしきい値電圧を変えることで、データの書き
込みを行う方式である。たとえば、書き込みを行う特定
のＮ型トランジスタのチャネル部にＢ+ （Ｐ型不純物）
をイオン注入することにより、そのトランジスタのＶth
が高くなり、そのトランジスタが選択されても、電流が
流れない（オンしない）ことになる。
の書き込みを行なう方式としては、コンタクトホール方
式およびイオン注入方式が良く知られている。コンタク
トホール方式は、メモリセル用トランジスタの拡散層に
対してコンタクトするコンタクトホールを形成するか否
か、またはコンタクトホールに接続する配線を形成する
か否かによりプログラムを行なう方式である。また、イ
オン注入方式は、メモリセル用トランジスタのゲート電
極下の活性領域にイオン注入を選択的に行い、そのトラ
ンジスタのしきい値電圧を変えることで、データの書き
込みを行う方式である。たとえば、書き込みを行う特定
のＮ型トランジスタのチャネル部にＢ+ （Ｐ型不純物）
をイオン注入することにより、そのトランジスタのＶth
が高くなり、そのトランジスタが選択されても、電流が
流れない（オンしない）ことになる。
【０００４】従来例に係るコンタクトホール方式でプロ
グラムされるマスクＲＯＭ装置の一例について説明す
る。図６はコンタクトホール方式でプログラムされるマ
スクＲＯＭ装置のメモリセルアレイを示す図、図７は図
６に示すメモリセルアレイのパターンレイアウトを示す
平面図、図８は図７に示すVII−VII線に沿う要部断面
図、図９は図８と同じ断面側から見たプログラム工程で
あるコンタクトホール形成工程を示す要部断面図であ
る。
グラムされるマスクＲＯＭ装置の一例について説明す
る。図６はコンタクトホール方式でプログラムされるマ
スクＲＯＭ装置のメモリセルアレイを示す図、図７は図
６に示すメモリセルアレイのパターンレイアウトを示す
平面図、図８は図７に示すVII−VII線に沿う要部断面
図、図９は図８と同じ断面側から見たプログラム工程で
あるコンタクトホール形成工程を示す要部断面図であ
る。
【０００５】図７，８に示すように、コンタクトホール
方式でプログラムされるマスクＲＯＭでは、半導体基板
２の表面に、素子分離領域（ＬＯＣＯＳ）４が所定パタ
ーンで形成してあり、ＬＯＣＯＳ４に囲まれる半導体基
板２の表面には、ゲート絶縁膜６が形成してある。ゲー
ト絶縁膜６の上には、図７に示すワード線Ｗ1 ，Ｗ2，
Ｗ3 （ゲート電極を兼ねる）が所定パターンで形成して
ある。
方式でプログラムされるマスクＲＯＭでは、半導体基板
２の表面に、素子分離領域（ＬＯＣＯＳ）４が所定パタ
ーンで形成してあり、ＬＯＣＯＳ４に囲まれる半導体基
板２の表面には、ゲート絶縁膜６が形成してある。ゲー
ト絶縁膜６の上には、図７に示すワード線Ｗ1 ，Ｗ2，
Ｗ3 （ゲート電極を兼ねる）が所定パターンで形成して
ある。
【０００６】図７，８に示すように、半導体基板２の表
層には、ゲート電極であるワード線Ｗ1 ，Ｗ2 ，Ｗ3 の
上からイオン注入することにより、ドレイン領域８ａと
ソース領域８ｂとが形成してある。ソース領域８ｂが、
図６に示すソース線Ｓに相当する。また、ゲート電極で
あるワード線Ｗ1 ，Ｗ2 ，Ｗ3 の上には、図８に示す層
間絶縁膜１０が形成してある。
層には、ゲート電極であるワード線Ｗ1 ，Ｗ2 ，Ｗ3 の
上からイオン注入することにより、ドレイン領域８ａと
ソース領域８ｂとが形成してある。ソース領域８ｂが、
図６に示すソース線Ｓに相当する。また、ゲート電極で
あるワード線Ｗ1 ，Ｗ2 ，Ｗ3 の上には、図８に示す層
間絶縁膜１０が形成してある。
【０００７】図７に示すように、ワード線Ｗ1 ，Ｗ2 ，
Ｗ3 と、不純物拡散層８ａ，８ｂとの交わる部分に、メ
モリセルトランジスタＭ11〜Ｍmnが形成される。特定の
メモリセルトランジスタＭ22にプログラムする場合に
は、そのトランジスタＭ22のドレイン領域８ａにのみコ
ンタクトホールを形成せず、その他のメモリセルトラン
ジスタのドレイン領域８ａにコンタクトホール１２が形
成される。すなわち、コンタクトホール１２は、プログ
ラム仕様に応じて形成される。具体的には、図９に示す
ように、プログラム仕様が決定された段階で、層間絶縁
膜１０の上に、レジスト膜１４を成膜し、フォトリソグ
ラフィー加工により、レジスト膜１４をプログラム仕様
に応じたパターンに加工し、そのレジスト膜１４を用い
て層間絶縁膜１０をエッチング加工する。その結果、特
定のメモリセルトランジスタのドレイン領域８ａにのみ
コンタクトホール１２が形成され、特定のメモリセルト
ランジスタＭ22には、コンタクトはホール１２が形成さ
れない。
Ｗ3 と、不純物拡散層８ａ，８ｂとの交わる部分に、メ
モリセルトランジスタＭ11〜Ｍmnが形成される。特定の
メモリセルトランジスタＭ22にプログラムする場合に
は、そのトランジスタＭ22のドレイン領域８ａにのみコ
ンタクトホールを形成せず、その他のメモリセルトラン
ジスタのドレイン領域８ａにコンタクトホール１２が形
成される。すなわち、コンタクトホール１２は、プログ
ラム仕様に応じて形成される。具体的には、図９に示す
ように、プログラム仕様が決定された段階で、層間絶縁
膜１０の上に、レジスト膜１４を成膜し、フォトリソグ
ラフィー加工により、レジスト膜１４をプログラム仕様
に応じたパターンに加工し、そのレジスト膜１４を用い
て層間絶縁膜１０をエッチング加工する。その結果、特
定のメモリセルトランジスタのドレイン領域８ａにのみ
コンタクトホール１２が形成され、特定のメモリセルト
ランジスタＭ22には、コンタクトはホール１２が形成さ
れない。
【０００８】その後、コンタクトホール１２の内部にア
ルミニウム金属配線層などのビット線用配線層を埋め込
み、図６に示すビット線Ｂ1 ，Ｂ2 ，Ｂ3 を形成する。
図６に示すように、コンタクトホールが形成されない特
定のメモリセルトランジスタＭ22にはビット線Ｂ2 が接
続されない。したがって、メモリセルトランジスタＭ 22
は、ワード線Ｗ2 で選択されても、ビット線Ｂ2 から
は、電流が検出されない。すなわち、プログラム仕様に
応じたデータの記憶が可能になる。
ルミニウム金属配線層などのビット線用配線層を埋め込
み、図６に示すビット線Ｂ1 ，Ｂ2 ，Ｂ3 を形成する。
図６に示すように、コンタクトホールが形成されない特
定のメモリセルトランジスタＭ22にはビット線Ｂ2 が接
続されない。したがって、メモリセルトランジスタＭ 22
は、ワード線Ｗ2 で選択されても、ビット線Ｂ2 から
は、電流が検出されない。すなわち、プログラム仕様に
応じたデータの記憶が可能になる。
【０００９】次に、イオン注入プログラム方式のマスク
ＲＯＭ装置について説明する。図１０はイオン注入方式
でプログラムされるマスクＲＯＭ装置のメモリセルアレ
イを示す図、図１１は図１０に示すメモリセルアレイの
パターンレイアウトを示す平面図、図１２は図１０に示
すXII−XII線に沿う要部断面図、図１３は図１２と同じ
断面側から見たプログラム工程であるイオン注入工程を
示す要部断面図である。
ＲＯＭ装置について説明する。図１０はイオン注入方式
でプログラムされるマスクＲＯＭ装置のメモリセルアレ
イを示す図、図１１は図１０に示すメモリセルアレイの
パターンレイアウトを示す平面図、図１２は図１０に示
すXII−XII線に沿う要部断面図、図１３は図１２と同じ
断面側から見たプログラム工程であるイオン注入工程を
示す要部断面図である。
【００１０】図１１，１２に示すように、イオン注入方
式でプログラムされるマスクＲＯＭでは、半導体基板２
の表面に、素子分離領域（ＬＯＣＯＳ）４が所定パター
ンで形成してあり、ＬＯＣＯＳ４に囲まれる半導体基板
２の表面には、ゲート絶縁膜６が形成してある。ゲート
絶縁膜６の上には、図１０に示すワード線Ｗ1 ，Ｗ2，
Ｗ3 となるゲート電極１３が所定パターンで形成してあ
る。
式でプログラムされるマスクＲＯＭでは、半導体基板２
の表面に、素子分離領域（ＬＯＣＯＳ）４が所定パター
ンで形成してあり、ＬＯＣＯＳ４に囲まれる半導体基板
２の表面には、ゲート絶縁膜６が形成してある。ゲート
絶縁膜６の上には、図１０に示すワード線Ｗ1 ，Ｗ2，
Ｗ3 となるゲート電極１３が所定パターンで形成してあ
る。
【００１１】図１１，１２に示すように、半導体基板２
の表層には、ゲート電極であるワード線Ｗ1 ，Ｗ2 ，Ｗ
3 の上からイオン注入することにより、ドレイン領域８
ａとソース領域８ｂとが形成してある。ソース領域８ｂ
が、図１０に示すソース線Ｓに相当する。また、ゲート
電極１３であるワード線Ｗ1 ，Ｗ2 ，Ｗ3 の上には、図
１２に示す層間絶縁膜１０が形成してある。
の表層には、ゲート電極であるワード線Ｗ1 ，Ｗ2 ，Ｗ
3 の上からイオン注入することにより、ドレイン領域８
ａとソース領域８ｂとが形成してある。ソース領域８ｂ
が、図１０に示すソース線Ｓに相当する。また、ゲート
電極１３であるワード線Ｗ1 ，Ｗ2 ，Ｗ3 の上には、図
１２に示す層間絶縁膜１０が形成してある。
【００１２】層間絶縁膜１０には、各メモリセルトラン
ジスタＭ11〜Ｍmnのドレイン領域８ａに向けて開口する
コンタクトホール１２が形成してある。層間絶縁膜１０
の上には、ワード線Ｗ1 〜Ｗn に直交するパターンでビ
ット線Ｂ1 〜Ｂn となる配線層１５（図１２参照）が形
成してあり、各コンタクトホール１２内に入り込むよう
になっている。イオン注入方式では、図１１に示す縦方
向に隣接する一対のメモリセルトランジスタ毎に一個の
コンタクトホール１２で良い。
ジスタＭ11〜Ｍmnのドレイン領域８ａに向けて開口する
コンタクトホール１２が形成してある。層間絶縁膜１０
の上には、ワード線Ｗ1 〜Ｗn に直交するパターンでビ
ット線Ｂ1 〜Ｂn となる配線層１５（図１２参照）が形
成してあり、各コンタクトホール１２内に入り込むよう
になっている。イオン注入方式では、図１１に示す縦方
向に隣接する一対のメモリセルトランジスタ毎に一個の
コンタクトホール１２で良い。
【００１３】図１１に示すように、ワード線Ｗ1 ，Ｗ
2 ，Ｗ3 と、不純物拡散層８ａ，８ｂとの交わる部分
に、メモリセルトランジスタＭ11〜Ｍmnが形成される。
特定のメモリセルトランジスタＭ22にプログラムする場
合には、図１３に示すように、ゲート電極およびソース
・ドレイン領域８ａ，８ｂが形成される前の時点で、半
導体基板２の表面にゲート絶縁膜６を成膜した直後に、
レジスト膜２０を所定パターンで成膜し、たとえばＢ+
イオンを、１×１０11〜１×１０14／ｃｍ2 のドーズ量
で、特定のメモリセルトランジスタのチャネル２２が形
成される予定領域にイオン注入する。このイオン注入を
行うことで、特定のメモリセルトランジスタのしきい値
電圧Ｖthが１Ｖから５Ｖ程度に上がり、読み出し時に電
流が流れないようになる。なお、その逆の方法でプログ
ラムも可能である。
2 ，Ｗ3 と、不純物拡散層８ａ，８ｂとの交わる部分
に、メモリセルトランジスタＭ11〜Ｍmnが形成される。
特定のメモリセルトランジスタＭ22にプログラムする場
合には、図１３に示すように、ゲート電極およびソース
・ドレイン領域８ａ，８ｂが形成される前の時点で、半
導体基板２の表面にゲート絶縁膜６を成膜した直後に、
レジスト膜２０を所定パターンで成膜し、たとえばＢ+
イオンを、１×１０11〜１×１０14／ｃｍ2 のドーズ量
で、特定のメモリセルトランジスタのチャネル２２が形
成される予定領域にイオン注入する。このイオン注入を
行うことで、特定のメモリセルトランジスタのしきい値
電圧Ｖthが１Ｖから５Ｖ程度に上がり、読み出し時に電
流が流れないようになる。なお、その逆の方法でプログ
ラムも可能である。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
コンタクトホール方式プログラム型マスクＲＯＭ装置で
は、プログラム工程がプロセスの後工程にあるので、Ｔ
ＡＴが短いという利点がある反面、図７に示すように、
１メモリーセルに１個のコンタクトホール１２が必要と
なるので、メモリーセル面積が大きくなると言う課題を
有する。
コンタクトホール方式プログラム型マスクＲＯＭ装置で
は、プログラム工程がプロセスの後工程にあるので、Ｔ
ＡＴが短いという利点がある反面、図７に示すように、
１メモリーセルに１個のコンタクトホール１２が必要と
なるので、メモリーセル面積が大きくなると言う課題を
有する。
【００１５】一方、イオン注入方式のマスククロム装置
では、メモリセルトランジスタのチャネル部にイオン注
入し、そのトランジスタのしきい値電圧Ｖthを制御する
方法であり、図１１に示すように、メモリセルの面積を
小さくすることができ、高集積化を図ることができる反
面、プログラム工程であるイオン注入を、ゲート絶縁膜
の形成前後に行うため、ＴＡＴが長くなると言う課題が
ある。
では、メモリセルトランジスタのチャネル部にイオン注
入し、そのトランジスタのしきい値電圧Ｖthを制御する
方法であり、図１１に示すように、メモリセルの面積を
小さくすることができ、高集積化を図ることができる反
面、プログラム工程であるイオン注入を、ゲート絶縁膜
の形成前後に行うため、ＴＡＴが長くなると言う課題が
ある。
【００１６】したがって、ＴＡＴが短く、かつ高集積化
が行えるプログラム方式のマスクＲＯＭ装置が求められ
ている。本発明は、このような実状に鑑みてなされ、Ｔ
ＡＴが短く、かつ高集積化が行えるプログラム方式のマ
スクＲＯＭ装置を提供することを目的とする。
が行えるプログラム方式のマスクＲＯＭ装置が求められ
ている。本発明は、このような実状に鑑みてなされ、Ｔ
ＡＴが短く、かつ高集積化が行えるプログラム方式のマ
スクＲＯＭ装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る第１のマスクＲＯＭ装置は、ゲート電
極を有するメモリセルトランジスタがマトリックス状に
配置されたマスクＲＯＭ装置であって、プログラムすべ
き特定のメモリセルトランジスタのゲート電極中の不純
物濃度が、プログラムされない他のメモリセルトランジ
スタのゲート電極中の不純物濃度に比較して、相違させ
てあることを特徴とする。
に、本発明に係る第１のマスクＲＯＭ装置は、ゲート電
極を有するメモリセルトランジスタがマトリックス状に
配置されたマスクＲＯＭ装置であって、プログラムすべ
き特定のメモリセルトランジスタのゲート電極中の不純
物濃度が、プログラムされない他のメモリセルトランジ
スタのゲート電極中の不純物濃度に比較して、相違させ
てあることを特徴とする。
【００１８】前記プログラムすべき特定のメモリセルト
ランジスタのゲート電極の不純物濃度と、前記プログラ
ムされない他のメモリセルトランジスタのゲート電極中
の不純物濃度とのいずれか一方が、１×１０18ｃｍ-3以
下であり、いずれか他方が、１×１０19ｃｍ-3以上であ
ることが好ましい。
ランジスタのゲート電極の不純物濃度と、前記プログラ
ムされない他のメモリセルトランジスタのゲート電極中
の不純物濃度とのいずれか一方が、１×１０18ｃｍ-3以
下であり、いずれか他方が、１×１０19ｃｍ-3以上であ
ることが好ましい。
【００１９】前記プログラムすべき特定のメモリセルト
ランジスタのゲート電極の不純物と、前記プログラムさ
れない他のメモリセルトランジスタのゲート電極中の不
純物とは、同一極性であることが好ましい。本発明に係
る第１のマスクＲＯＭ装置の製造方法は、半導体基板の
表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜の上に、比較的低濃度の不純物がドープされたゲート
電極を形成する工程と、ゲート電極の上に、層間絶縁膜
を形成する工程と、プログラム仕様が決定された後に、
特定のメモリセルトランジスタのゲート電極に対して、
ゲート電極に含まれる不純物と同じ極性の不純物を用い
て追加のイオン注入を行い、特定のメモリセルトランジ
スタのゲート電極中に含まれる不純物の濃度を、他のメ
モリセルトランジスタのゲート電極中に含まれる不純物
の濃度に対して高く設定する工程とを有する。
ランジスタのゲート電極の不純物と、前記プログラムさ
れない他のメモリセルトランジスタのゲート電極中の不
純物とは、同一極性であることが好ましい。本発明に係
る第１のマスクＲＯＭ装置の製造方法は、半導体基板の
表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁
膜の上に、比較的低濃度の不純物がドープされたゲート
電極を形成する工程と、ゲート電極の上に、層間絶縁膜
を形成する工程と、プログラム仕様が決定された後に、
特定のメモリセルトランジスタのゲート電極に対して、
ゲート電極に含まれる不純物と同じ極性の不純物を用い
て追加のイオン注入を行い、特定のメモリセルトランジ
スタのゲート電極中に含まれる不純物の濃度を、他のメ
モリセルトランジスタのゲート電極中に含まれる不純物
の濃度に対して高く設定する工程とを有する。
【００２０】前記層間絶縁膜を形成する前に、メモリセ
ルトランジスタの周辺回路領域に、前記ゲート電極に含
まれる不純物と同一極性の不純物が含まれる絶縁膜を成
膜し、その後熱処理することで、周辺回路のゲート電極
に含まれる不純物の濃度を高く設定することが好まし
い。
ルトランジスタの周辺回路領域に、前記ゲート電極に含
まれる不純物と同一極性の不純物が含まれる絶縁膜を成
膜し、その後熱処理することで、周辺回路のゲート電極
に含まれる不純物の濃度を高く設定することが好まし
い。
【００２１】本発明に係る第２のマスクＲＯＭ装置は、
ゲート電極を有するメモリセルトランジスタがマトリッ
クス状に配置されたマスクＲＯＭ装置であって、プログ
ラムすべき特定のメモリセルトランジスタのゲート電極
中の不純物の極性が、プログラムされない他のメモリセ
ルトランジスタのゲート電極中の不純物の極性に比較し
て相違させてある。
ゲート電極を有するメモリセルトランジスタがマトリッ
クス状に配置されたマスクＲＯＭ装置であって、プログ
ラムすべき特定のメモリセルトランジスタのゲート電極
中の不純物の極性が、プログラムされない他のメモリセ
ルトランジスタのゲート電極中の不純物の極性に比較し
て相違させてある。
【００２２】本発明に係る第２のマスクＲＯＭ装置の製
造方法は、半導体基板の表面にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上に、比較的低濃度の第１
不純物がドープされたゲート電極を形成する工程と、ゲ
ート電極の上に、層間絶縁膜を形成する工程と、プログ
ラム仕様が決定された後に、特定のメモリセルトランジ
スタのゲート電極に対して、ゲート電極に含まれる第１
不純物と反対の極性の第２の不純物を用い、前記第１不
純物の濃度よりも高濃度となるように、追加のイオン注
入を行い、特定のメモリセルトランジスタのゲート電極
中に含まれる不純物の極性を、他のメモリセルトランジ
スタのゲート電極中に含まれる不純物の極性と異ならせ
る工程とを有する。
造方法は、半導体基板の表面にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜の上に、比較的低濃度の第１
不純物がドープされたゲート電極を形成する工程と、ゲ
ート電極の上に、層間絶縁膜を形成する工程と、プログ
ラム仕様が決定された後に、特定のメモリセルトランジ
スタのゲート電極に対して、ゲート電極に含まれる第１
不純物と反対の極性の第２の不純物を用い、前記第１不
純物の濃度よりも高濃度となるように、追加のイオン注
入を行い、特定のメモリセルトランジスタのゲート電極
中に含まれる不純物の極性を、他のメモリセルトランジ
スタのゲート電極中に含まれる不純物の極性と異ならせ
る工程とを有する。
【００２３】前記層間絶縁膜を形成する前に、メモリセ
ルトランジスタの周辺回路領域に、前記ゲート電極に含
まれる第１不純物と同一極性の不純物が含まれる絶縁膜
を成膜し、その後熱処理することで、周辺回路のゲート
電極に含まれる不純物の濃度を高く設定することが好ま
しい。
ルトランジスタの周辺回路領域に、前記ゲート電極に含
まれる第１不純物と同一極性の不純物が含まれる絶縁膜
を成膜し、その後熱処理することで、周辺回路のゲート
電極に含まれる不純物の濃度を高く設定することが好ま
しい。
【００２４】
【作用】メモリセルトランジスタのしきい値電圧Ｖ
thは、次式で表わせる。
thは、次式で表わせる。
【００２５】
【数１】Ｖth＝ΦMS＋２Φf ＋ＱB ／Ｃox ただし、ΦMSは仕事関数、Φf はフェルミポテンシャ
ル、ＱB は空乏電荷、Ｃ oxはゲート容量である。
ル、ＱB は空乏電荷、Ｃ oxはゲート容量である。
【００２６】ここで、ゲート容量Ｃoxは次式で表わされ
る。
る。
【００２７】
【数２】Ｃox＝ε／ｔ ただし、εはゲート絶縁膜の誘電率、ｔはゲート絶縁膜
の膜厚である。
の膜厚である。
【００２８】本発明の第１の観点に係るマスクＲＯＭ装
置では、個々のメモリセルトランジスタのゲート電極中
の不純物濃度を制御する。上記数式１および２より、メ
モリセルトランジスタのしきい値電圧Ｖthは、ゲート絶
縁膜が厚くなるほど高くなる。また、図２に示すよう
に、ゲート電極中の不純物濃度が高くなるほど、ゲート
絶縁膜の実質的膜厚は低下する。なお、図２は、ゲート
電極としてポリシリコン膜を用い、それにドープされる
不純物としてＮ型不純物を用い、ゲート絶縁膜として酸
化シリコン膜を用いた結果を示す。
置では、個々のメモリセルトランジスタのゲート電極中
の不純物濃度を制御する。上記数式１および２より、メ
モリセルトランジスタのしきい値電圧Ｖthは、ゲート絶
縁膜が厚くなるほど高くなる。また、図２に示すよう
に、ゲート電極中の不純物濃度が高くなるほど、ゲート
絶縁膜の実質的膜厚は低下する。なお、図２は、ゲート
電極としてポリシリコン膜を用い、それにドープされる
不純物としてＮ型不純物を用い、ゲート絶縁膜として酸
化シリコン膜を用いた結果を示す。
【００２９】図２に示す結果によれば、ゲート電極中の
不純物濃度が１×１０20／ｃｍ3 以下になると、ゲート
電極（ポリシリコン膜）の空乏効果により、ゲート絶縁
膜（酸化シリコン膜）の実質的な厚膜化が現れ出すこと
が分かる。たとえばゲート電極中の不純物濃度が１×１
０19／ｃｍ3 以下では、ゲート絶縁膜の実質的膜厚ｔ
は、１０ｎｍから１２ｎｍとおよそ２０％程度厚膜化
し、１×１０18／ｃｍ3 以下では、１０ｎｍから２０ｎ
ｍとなり、およそ２倍になることが分かる。
不純物濃度が１×１０20／ｃｍ3 以下になると、ゲート
電極（ポリシリコン膜）の空乏効果により、ゲート絶縁
膜（酸化シリコン膜）の実質的な厚膜化が現れ出すこと
が分かる。たとえばゲート電極中の不純物濃度が１×１
０19／ｃｍ3 以下では、ゲート絶縁膜の実質的膜厚ｔ
は、１０ｎｍから１２ｎｍとおよそ２０％程度厚膜化
し、１×１０18／ｃｍ3 以下では、１０ｎｍから２０ｎ
ｍとなり、およそ２倍になることが分かる。
【００３０】上記数式１および２と、図２に示す結果と
から、ゲート電極に含まれる不純物の濃度を変化させる
ことで、メモリセルトランジスタのしきい値電圧Ｖthを
変化させることができることが分かる。本発明に係る第
１のマスクＲＯＭ装置では、プログラムすべき特定のメ
モリセルトランジスタのゲート電極中に、たとえばリン
を追加イオン注入することにより、他のメモリセルトラ
ンジスタのゲート電極中の不純物濃度よりも高く設定
し、そのトランジスタのＶthを下げ、プログラムを行
う。あるいは、特定のゲート電極中の不純物濃度のみを
低下させ、特定のトランジスタのしきい値電圧Ｖthを上
げることでプログラムすることも可能である。
から、ゲート電極に含まれる不純物の濃度を変化させる
ことで、メモリセルトランジスタのしきい値電圧Ｖthを
変化させることができることが分かる。本発明に係る第
１のマスクＲＯＭ装置では、プログラムすべき特定のメ
モリセルトランジスタのゲート電極中に、たとえばリン
を追加イオン注入することにより、他のメモリセルトラ
ンジスタのゲート電極中の不純物濃度よりも高く設定
し、そのトランジスタのＶthを下げ、プログラムを行
う。あるいは、特定のゲート電極中の不純物濃度のみを
低下させ、特定のトランジスタのしきい値電圧Ｖthを上
げることでプログラムすることも可能である。
【００３１】すなわち、本発明に係る第１のメモリセル
トランジスタでは、ゲート電極の空乏効果を利用するこ
とにより、メモリーセルのサイズを大きくすることな
く、メモリセルトランジスタのしきい値電圧Ｖthを制御
することが可能になる。本発明の第２の観点に係るマス
クＲＯＭ装置では、個々のメモリセルトランジスタのゲ
ート電極中の不純物の極性を制御する。
トランジスタでは、ゲート電極の空乏効果を利用するこ
とにより、メモリーセルのサイズを大きくすることな
く、メモリセルトランジスタのしきい値電圧Ｖthを制御
することが可能になる。本発明の第２の観点に係るマス
クＲＯＭ装置では、個々のメモリセルトランジスタのゲ
ート電極中の不純物の極性を制御する。
【００３２】上記数式１より、メモリセルトランジスタ
のしきい値電圧Ｖthは、仕事関数差ΦMSに依存するの
で、本発明では、ゲート電極中の不純物の極性を制御す
ることにより、仕事関数差ΦMSを制御し、特定のメモリ
セルトランジスタのしきい値電圧Ｖthを制御することが
可能である。
のしきい値電圧Ｖthは、仕事関数差ΦMSに依存するの
で、本発明では、ゲート電極中の不純物の極性を制御す
ることにより、仕事関数差ΦMSを制御し、特定のメモリ
セルトランジスタのしきい値電圧Ｖthを制御することが
可能である。
【００３３】たとえば、ゲート電極中の不純物の極性
を、Ｎ型からＰ型に変更すれば、その仕事関数差によ
り、メモリセルトランジスタのしきい値電圧Ｖthを、お
よそ１Ｖ程度上げることが可能である。もちろん、その
逆のプログラムも可能である。すなわち、本発明に係る
第２のマスクＲＯＭでは、個々のメモリセルトランジス
タのゲート電極中の不純物の極性を制御することによ
り、メモリーセルのサイズを大きくすることなく、メモ
リセルトランジスタのしきい値電圧Ｖthを制御すること
が可能になる。
を、Ｎ型からＰ型に変更すれば、その仕事関数差によ
り、メモリセルトランジスタのしきい値電圧Ｖthを、お
よそ１Ｖ程度上げることが可能である。もちろん、その
逆のプログラムも可能である。すなわち、本発明に係る
第２のマスクＲＯＭでは、個々のメモリセルトランジス
タのゲート電極中の不純物の極性を制御することによ
り、メモリーセルのサイズを大きくすることなく、メモ
リセルトランジスタのしきい値電圧Ｖthを制御すること
が可能になる。
【００３４】また、本発明の第１の観点および第２の観
点に係るマスクＲＯＭ装置の製造方法では、プログラム
工程は、ゲート電極の形成後、ゲート電極中へ不純物を
イオン中に有することにより行うため、プロセスの後工
程で行うことが可能であり、よってＴＡＴの短縮化が可
能となる。
点に係るマスクＲＯＭ装置の製造方法では、プログラム
工程は、ゲート電極の形成後、ゲート電極中へ不純物を
イオン中に有することにより行うため、プロセスの後工
程で行うことが可能であり、よってＴＡＴの短縮化が可
能となる。
【００３５】
【実施例】以下、本発明に係るマスクＲＯＭ装置を、図
面に示す実施例に基づき、詳細に説明する。図１は本発
明の実施例に係るマスクＲＯＭ装置のメモリセルアレイ
を示す図、図２はゲート電極中のＮ型不純物濃度とゲー
ト絶縁膜の実質的膜厚との関係を示す図、図３は図１に
示すメモリセルアレイのパターンレイアウトを示す平面
図、図４は図３に示すIV−IV線に沿う要部断面図、図５
は図４と同じ断面側から見たプログラム工程であるコン
タクトホール形成工程を示す要部断面図である。
面に示す実施例に基づき、詳細に説明する。図１は本発
明の実施例に係るマスクＲＯＭ装置のメモリセルアレイ
を示す図、図２はゲート電極中のＮ型不純物濃度とゲー
ト絶縁膜の実質的膜厚との関係を示す図、図３は図１に
示すメモリセルアレイのパターンレイアウトを示す平面
図、図４は図３に示すIV−IV線に沿う要部断面図、図５
は図４と同じ断面側から見たプログラム工程であるコン
タクトホール形成工程を示す要部断面図である。
【００３６】図１，３，４に示すように、本発明の一実
施例に係るマスクＲＯＭ装置では、半導体基板３０の表
面に、素子分離領域（ＬＯＣＯＳ）３２が所定パターン
で形成してあり、ＬＯＣＯＳ３２に囲まれる半導体基板
３０の表面には、ゲート絶縁膜３４が形成してある。ゲ
ート絶縁膜３４の上には、図３に示すワード線Ｗ1 〜Ｗ
m （ゲート電極３６を兼ねる）が所定パターンで形成し
てある。
施例に係るマスクＲＯＭ装置では、半導体基板３０の表
面に、素子分離領域（ＬＯＣＯＳ）３２が所定パターン
で形成してあり、ＬＯＣＯＳ３２に囲まれる半導体基板
３０の表面には、ゲート絶縁膜３４が形成してある。ゲ
ート絶縁膜３４の上には、図３に示すワード線Ｗ1 〜Ｗ
m （ゲート電極３６を兼ねる）が所定パターンで形成し
てある。
【００３７】図３に示すように、半導体基板３０の表層
には、ゲート電極であるワード線Ｗ 1 〜Ｗm の上からイ
オン注入することにより、ドレイン領域４２ａとソース
領域４２ｂとが形成してある。ソース領域４２ｂが、図
１に示すソース線Ｓに相当する。また、ゲート電極３６
であるワード線Ｗ1 〜Ｗm の上には、図４に示す層間縁
膜３８が形成してある。
には、ゲート電極であるワード線Ｗ 1 〜Ｗm の上からイ
オン注入することにより、ドレイン領域４２ａとソース
領域４２ｂとが形成してある。ソース領域４２ｂが、図
１に示すソース線Ｓに相当する。また、ゲート電極３６
であるワード線Ｗ1 〜Ｗm の上には、図４に示す層間縁
膜３８が形成してある。
【００３８】層間絶縁膜３８には、各メモリセルトラン
ジスタＭ11〜Ｍmnのドレイン領域４２ａに向けて開口す
るコンタクトホール４４が形成してある。層間絶縁膜３
８の上には、ワード線Ｗ1 〜Ｗn に直交するパターンで
ビット線Ｂ1 〜Ｂn となる配線層４０（図４参照）が形
成してあり、各コンタクトホール４４（図３参照）内に
入り込むようになっている。本実施例のプログラム方式
では、図３に示す縦方向に隣接する一対のメモリセルト
ランジスタ毎に一個のコンタクトホール１２で良い。
ジスタＭ11〜Ｍmnのドレイン領域４２ａに向けて開口す
るコンタクトホール４４が形成してある。層間絶縁膜３
８の上には、ワード線Ｗ1 〜Ｗn に直交するパターンで
ビット線Ｂ1 〜Ｂn となる配線層４０（図４参照）が形
成してあり、各コンタクトホール４４（図３参照）内に
入り込むようになっている。本実施例のプログラム方式
では、図３に示す縦方向に隣接する一対のメモリセルト
ランジスタ毎に一個のコンタクトホール１２で良い。
【００３９】図３に示すように、ワード線Ｗ1 〜Ｗ
m と、不純物拡散層４２ａ，４２ｂとの交わる部分に、
メモリセルトランジスタＭ11〜Ｍmnが形成される。本実
施例において、特定のメモリセルトランジスタＭ22にプ
ログラムする場合には、そのメモリセルトランジスタの
ゲート電極３６ａにのみ、追加のイオン注入を行うこと
により、そのゲート電極３６ａに含まれる不純物の濃度
を、他のメモリセルトランジスタのゲート電極３６に比
較して、高く設定してある。あるいは、その特定のメモ
リセルトランジスタＭ22のゲート電極３６ａにのみ、追
加のイオン注入を行わないことにより、そのゲート電極
３６ａに含まれる不純物の濃度を、他のメモリセルトラ
ンジスタのゲート電極３６に比較して、低く設定してあ
る。
m と、不純物拡散層４２ａ，４２ｂとの交わる部分に、
メモリセルトランジスタＭ11〜Ｍmnが形成される。本実
施例において、特定のメモリセルトランジスタＭ22にプ
ログラムする場合には、そのメモリセルトランジスタの
ゲート電極３６ａにのみ、追加のイオン注入を行うこと
により、そのゲート電極３６ａに含まれる不純物の濃度
を、他のメモリセルトランジスタのゲート電極３６に比
較して、高く設定してある。あるいは、その特定のメモ
リセルトランジスタＭ22のゲート電極３６ａにのみ、追
加のイオン注入を行わないことにより、そのゲート電極
３６ａに含まれる不純物の濃度を、他のメモリセルトラ
ンジスタのゲート電極３６に比較して、低く設定してあ
る。
【００４０】たとえば、プログラムすべきメモリセルト
ランジスタＭ22のゲート電極３６ａ中の不純物濃度を、
１×１０19／ｃｍ3 以上に、または１×１０20／ｃｍ3
以上に設定し、その他のメモリセルトランジスタのゲー
ト電極中の不純物濃度を１×１０18／ｃｍ3 以下に設定
する。このように設定すれば、図２に示す傾向と前記数
式１，２から、特定のメモリセルトランジスタのしきい
値電圧Ｖthを、他のメモリセルトランジスタのそれに比
較して十分に低く設定することができる。そのため、デ
ータの判別が容易である。
ランジスタＭ22のゲート電極３６ａ中の不純物濃度を、
１×１０19／ｃｍ3 以上に、または１×１０20／ｃｍ3
以上に設定し、その他のメモリセルトランジスタのゲー
ト電極中の不純物濃度を１×１０18／ｃｍ3 以下に設定
する。このように設定すれば、図２に示す傾向と前記数
式１，２から、特定のメモリセルトランジスタのしきい
値電圧Ｖthを、他のメモリセルトランジスタのそれに比
較して十分に低く設定することができる。そのため、デ
ータの判別が容易である。
【００４１】次に、図５（Ａ）〜（Ｅ）に基づき、本実
施例に係るマスクＲＯＭの製造方法について説明する。
図５（Ａ）に示すように、まず、半導体基板３０の表面
に、窒化シリコン膜を用いた選択熱酸化法により、ＬＯ
ＣＯＳ３２を形成する。半導体基板３０としては、たと
えばＮチャネル型トランジスタを構成する場合には、Ｐ
型単結晶シリコンウェーハ、あるいはＮ型単結晶シリコ
ンウェーハの表面にＰウェルを形成したものが用いられ
る。また、Ｐチャネル型トランジスタを構成する場合に
は、Ｎ型単結晶シリコンウェーハ、あるいはＰ型単結晶
シリコンウェーハの表面にＮウェルを形成したものが用
いられる。以下の説明では、メモリセルトランジスタと
して、Ｎチャネル型ＭＯＳトランジスタを用いる場合を
例として説明する。なお、ＬＯＣＯＳ３２は、酸化シリ
コンで構成される。
施例に係るマスクＲＯＭの製造方法について説明する。
図５（Ａ）に示すように、まず、半導体基板３０の表面
に、窒化シリコン膜を用いた選択熱酸化法により、ＬＯ
ＣＯＳ３２を形成する。半導体基板３０としては、たと
えばＮチャネル型トランジスタを構成する場合には、Ｐ
型単結晶シリコンウェーハ、あるいはＮ型単結晶シリコ
ンウェーハの表面にＰウェルを形成したものが用いられ
る。また、Ｐチャネル型トランジスタを構成する場合に
は、Ｎ型単結晶シリコンウェーハ、あるいはＰ型単結晶
シリコンウェーハの表面にＮウェルを形成したものが用
いられる。以下の説明では、メモリセルトランジスタと
して、Ｎチャネル型ＭＯＳトランジスタを用いる場合を
例として説明する。なお、ＬＯＣＯＳ３２は、酸化シリ
コンで構成される。
【００４２】次に、ＬＯＣＯＳ３２で囲まれた半導体基
板３０の表面には、ゲート絶縁膜３４を成膜する。ゲー
ト絶縁膜３４は、たとえば熱酸化法により形成され、厚
さ１０ｎｍ以下程度の酸化シリコン膜で構成される。次
に、図５（Ｂ）に示すように、低濃度（１×１０18／ｃ
ｍ3 以下）のＮ型不純物を有するゲート電極３６を、ゲ
ート絶縁膜３４およびＬＯＣＯＳ３２の上に形成する。
このゲート電極３６は、たとえばポリシリコン膜、ある
いはポリシリコン膜とシリサイド膜（たとえばタングス
テンシリサイド膜）との積層膜であるポリサイド膜で構
成され、その膜厚は、特に限定されないが、２００ｎｍ
以下程度である。このゲート電極３６を形成するには、
ノンドープのポリシリコン膜あるいはポリサイド膜を基
板の全面に成膜した後、リン（Phos+ ）イオンを、ドー
ズ量１×１０12〜１×１０15／ｃｍ2 程度イオン注入
し、その後、ワード線のパターンにエッチング加工す
る。
板３０の表面には、ゲート絶縁膜３４を成膜する。ゲー
ト絶縁膜３４は、たとえば熱酸化法により形成され、厚
さ１０ｎｍ以下程度の酸化シリコン膜で構成される。次
に、図５（Ｂ）に示すように、低濃度（１×１０18／ｃ
ｍ3 以下）のＮ型不純物を有するゲート電極３６を、ゲ
ート絶縁膜３４およびＬＯＣＯＳ３２の上に形成する。
このゲート電極３６は、たとえばポリシリコン膜、ある
いはポリシリコン膜とシリサイド膜（たとえばタングス
テンシリサイド膜）との積層膜であるポリサイド膜で構
成され、その膜厚は、特に限定されないが、２００ｎｍ
以下程度である。このゲート電極３６を形成するには、
ノンドープのポリシリコン膜あるいはポリサイド膜を基
板の全面に成膜した後、リン（Phos+ ）イオンを、ドー
ズ量１×１０12〜１×１０15／ｃｍ2 程度イオン注入
し、その後、ワード線のパターンにエッチング加工す
る。
【００４３】次に、図５（Ｃ）に示すように、ゲート電
極３６の上に、不純物含有絶縁膜３７をＣＶＤなどで堆
積する。不純物含有絶線膜としては、特に限定されない
が、本実施例では、たとえばリンを３〜５重量％含むＰ
ＳＧ膜（リンドープガラス膜）が用いられる。その膜厚
は、特に限定されないが、たとえば２００ｎｍ以下程度
である。
極３６の上に、不純物含有絶縁膜３７をＣＶＤなどで堆
積する。不純物含有絶線膜としては、特に限定されない
が、本実施例では、たとえばリンを３〜５重量％含むＰ
ＳＧ膜（リンドープガラス膜）が用いられる。その膜厚
は、特に限定されないが、たとえば２００ｎｍ以下程度
である。
【００４４】次に、図５（Ｄ）に示すように、メモリセ
ル領域（メモリセルがマトリックス状に形成された領
域）での不純物含有絶縁膜３７を除去する。ただし、周
辺回路での不純物含有絶縁膜３７は除去しない。その
後、基板３０を９００°Ｃ程度、３０分程度のアニール
処理を行う。その結果、メモリセル領域でのゲート電極
中のリン濃度は、１×１０18／ｃｍ3 以下と低く設定で
き、その他の周辺回路におけるトランジスタのゲート電
極中のリン濃度は、ＰＳＧ膜からのリンの拡散により、
１×１０21／ｃｍ3 程度と高く設定され、そのトランジ
スタの能力を律速することはない。
ル領域（メモリセルがマトリックス状に形成された領
域）での不純物含有絶縁膜３７を除去する。ただし、周
辺回路での不純物含有絶縁膜３７は除去しない。その
後、基板３０を９００°Ｃ程度、３０分程度のアニール
処理を行う。その結果、メモリセル領域でのゲート電極
中のリン濃度は、１×１０18／ｃｍ3 以下と低く設定で
き、その他の周辺回路におけるトランジスタのゲート電
極中のリン濃度は、ＰＳＧ膜からのリンの拡散により、
１×１０21／ｃｍ3 程度と高く設定され、そのトランジ
スタの能力を律速することはない。
【００４５】その後、ゲート電極の上からソース・ドレ
イン領域形成用のイオン注入を行い、図５（Ｅ）に示す
ように、層間絶縁膜３８を成膜する。層間絶縁膜３８と
しては、特に限定されないが、たとえば酸化シリコン膜
で構成される。その後、プログラム仕様が決定した段階
で、層間絶縁膜３８の上に、レジスト膜４６を成膜し、
プログラム仕様に合わせてレジスト膜４６をフォトリソ
グラフィー加工する。その後、レジスト膜４６に形成さ
れた開口部４８から、図３に示す特定のメモリセルトラ
ンジスタＭ22のゲート電極３６ａに対し、リン（Pho
s+ ）イオンを、２００ＫｅＶ〜２ＭｅＶの注入エネル
ギー、１×１０14〜１×１０16／ｃｍ2 程度のドーズ量
で、追加のイオン注入を行う。その結果、特定のメモリ
セルトランジスタＭ22のゲート電極３６ａ中には、不純
物としてのリンの濃度が１×１０19〜１×１０20／ｃｍ
3 以上程度に設定される。
イン領域形成用のイオン注入を行い、図５（Ｅ）に示す
ように、層間絶縁膜３８を成膜する。層間絶縁膜３８と
しては、特に限定されないが、たとえば酸化シリコン膜
で構成される。その後、プログラム仕様が決定した段階
で、層間絶縁膜３８の上に、レジスト膜４６を成膜し、
プログラム仕様に合わせてレジスト膜４６をフォトリソ
グラフィー加工する。その後、レジスト膜４６に形成さ
れた開口部４８から、図３に示す特定のメモリセルトラ
ンジスタＭ22のゲート電極３６ａに対し、リン（Pho
s+ ）イオンを、２００ＫｅＶ〜２ＭｅＶの注入エネル
ギー、１×１０14〜１×１０16／ｃｍ2 程度のドーズ量
で、追加のイオン注入を行う。その結果、特定のメモリ
セルトランジスタＭ22のゲート電極３６ａ中には、不純
物としてのリンの濃度が１×１０19〜１×１０20／ｃｍ
3 以上程度に設定される。
【００４６】したがって、特定のメモリセルトランジス
タＭ22のしきい値電圧のみが、他と比べて低くなり、プ
ログラムが可能になる。なお、特定のメモリセルトラン
ジスタＭ22以外のメモリセルトランジスタのゲート電極
に対して、追加のイオン注入を行うことで、プログラム
を行うこともできる。また、追加のイオン注入を行う不
純物の種類は、ゲート電極中に最初に含まれる不純物の
極性と同一であれば、その種類は特に限定されない。
タＭ22のしきい値電圧のみが、他と比べて低くなり、プ
ログラムが可能になる。なお、特定のメモリセルトラン
ジスタＭ22以外のメモリセルトランジスタのゲート電極
に対して、追加のイオン注入を行うことで、プログラム
を行うこともできる。また、追加のイオン注入を行う不
純物の種類は、ゲート電極中に最初に含まれる不純物の
極性と同一であれば、その種類は特に限定されない。
【００４７】次に、本発明の他の実施例について説明す
る。次に示す実施例では、前記実施例と途中までの工程
が同一なので、その説明は省略する。本実施例では、図
５（Ｅ）に示すように、プログラム仕様が決定した段階
で、層間絶縁膜３８の上に、レジスト膜４６を成膜し、
プログラム仕様に合わせてレジスト膜４６をフォトリソ
グラフィー加工する。その後、レジスト膜４６に形成さ
れた開口部４８から、図３に示す特定のメモリセルトラ
ンジスタＭ22のゲート電極３６ａに対し、ボロン
（Ｂ+ ）イオンを、１００ＫｅＶ〜２ＭｅＶの注入エネ
ルギー、１×１０14〜１×１０16／ｃｍ2 程度のドーズ
量で、追加のイオン注入を行う。その結果、特定のメモ
リセルトランジスタＭ22のゲート電極３６ａ中には、不
純物としてのボロンが含まれ、その濃度が１×１０19〜
１×１０20／ｃｍ3 以上程度に設定され、ゲート電極が
Ｐ型に変化する。
る。次に示す実施例では、前記実施例と途中までの工程
が同一なので、その説明は省略する。本実施例では、図
５（Ｅ）に示すように、プログラム仕様が決定した段階
で、層間絶縁膜３８の上に、レジスト膜４６を成膜し、
プログラム仕様に合わせてレジスト膜４６をフォトリソ
グラフィー加工する。その後、レジスト膜４６に形成さ
れた開口部４８から、図３に示す特定のメモリセルトラ
ンジスタＭ22のゲート電極３６ａに対し、ボロン
（Ｂ+ ）イオンを、１００ＫｅＶ〜２ＭｅＶの注入エネ
ルギー、１×１０14〜１×１０16／ｃｍ2 程度のドーズ
量で、追加のイオン注入を行う。その結果、特定のメモ
リセルトランジスタＭ22のゲート電極３６ａ中には、不
純物としてのボロンが含まれ、その濃度が１×１０19〜
１×１０20／ｃｍ3 以上程度に設定され、ゲート電極が
Ｐ型に変化する。
【００４８】したがって、仕事関数差により、特定のメ
モリセルトランジスタＭ22のしきい値電圧のみが、他と
比べて約１Ｖ程度高く設定することが可能になり、プロ
グラムが可能になる。なお、特定のメモリセルトランジ
スタＭ22以外のメモリセルトランジスタのゲート電極に
対して、追加のイオン注入を行うことで、プログラムを
行うこともできる。また、追加のイオン注入を行う不純
物の種類は、ゲート電極中に最初に含まれる不純物の極
性と反対であれば、その種類は特に限定されない。
モリセルトランジスタＭ22のしきい値電圧のみが、他と
比べて約１Ｖ程度高く設定することが可能になり、プロ
グラムが可能になる。なお、特定のメモリセルトランジ
スタＭ22以外のメモリセルトランジスタのゲート電極に
対して、追加のイオン注入を行うことで、プログラムを
行うこともできる。また、追加のイオン注入を行う不純
物の種類は、ゲート電極中に最初に含まれる不純物の極
性と反対であれば、その種類は特に限定されない。
【００４９】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００５０】
【発明の効果】以上説明してきたように、本発明に係る
第１のメモリセルトランジスタでは、ゲート電極の空乏
効果を利用することにより、メモリーセルのサイズを大
きくすることなく、メモリセルトランジスタのしきい値
電圧Ｖthを制御することが可能になる。
第１のメモリセルトランジスタでは、ゲート電極の空乏
効果を利用することにより、メモリーセルのサイズを大
きくすることなく、メモリセルトランジスタのしきい値
電圧Ｖthを制御することが可能になる。
【００５１】また、本発明に係る第２のマスクＲＯＭで
は、ここのメモリセルトランジスタのゲート電極中の不
純物の極性を制御することにより、メモリーセルのサイ
ズを大きくすることなく、メモリセルトランジスタのし
きい値電圧Ｖthを制御することが可能になる。
は、ここのメモリセルトランジスタのゲート電極中の不
純物の極性を制御することにより、メモリーセルのサイ
ズを大きくすることなく、メモリセルトランジスタのし
きい値電圧Ｖthを制御することが可能になる。
【００５２】また、本発明の第１の観点および第２の観
点に係るマスクＲＯＭ装置の製造方法では、プログラム
工程は、ゲート電極の形成後、ゲート電極中へ不純物を
イオン中に有することにより行うため、プロセスの後工
程で行うことが可能であり、よってＴＡＴの短縮化が可
能となる。
点に係るマスクＲＯＭ装置の製造方法では、プログラム
工程は、ゲート電極の形成後、ゲート電極中へ不純物を
イオン中に有することにより行うため、プロセスの後工
程で行うことが可能であり、よってＴＡＴの短縮化が可
能となる。
【図１】図１は本発明の実施例に係るマスクＲＯＭ装置
のメモリセルアレイを示す図である。
のメモリセルアレイを示す図である。
【図２】図２はゲート電極中のＮ型不純物濃度とゲート
絶縁膜の実質的膜厚との関係を示す図である。
絶縁膜の実質的膜厚との関係を示す図である。
【図３】図３は図１に示すメモリセルアレイのパターン
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図４】図４は図３に示すIV−IV線に沿う要部断面図で
ある。
ある。
【図５】図５（Ａ）〜（Ｅ）は図４と同じ断面側から見
たプログラム工程であるコンタクトホール形成工程を示
す要部断面図である。
たプログラム工程であるコンタクトホール形成工程を示
す要部断面図である。
【図６】図６はコンタクトホール方式でプログラムされ
るマスクＲＯＭ装置のメモリセルアレイを示す図であ
る。
るマスクＲＯＭ装置のメモリセルアレイを示す図であ
る。
【図７】図７は図６に示すメモリセルアレイのパターン
レイアウトを示す平面図である。
レイアウトを示す平面図である。
【図８】図８は図７に示すVII−VII線に沿う要部断面図
である。
である。
【図９】図９は図８と同じ断面側から見たプログラム工
程であるコンタクトホール形成工程を示す要部断面図で
ある。
程であるコンタクトホール形成工程を示す要部断面図で
ある。
【図１０】図１０はイオン注入方式でプログラムされる
マスクＲＯＭ装置のメモリセルアレイを示す図である。
マスクＲＯＭ装置のメモリセルアレイを示す図である。
【図１１】図１１は図１０に示すメモリセルアレイのパ
ターンレイアウトを示す平面図である。
ターンレイアウトを示す平面図である。
【図１２】図１２は図１０に示すXII−XII線に沿う要部
断面図である。
断面図である。
【図１３】図１３は図１２と同じ断面側から見たプログ
ラム工程であるイオン注入工程を示す要部断面図であ
る。
ラム工程であるイオン注入工程を示す要部断面図であ
る。
３０… 半導体基板 ３２… ＬＯＣＯＳ ３４… ゲート絶縁膜 ３６，３６ａ… ゲート電極 ３８… 層間絶縁膜 ４０… 配線層 Ｍ11〜Ｍmn… メモリセルトランジスタ Ｂ1 〜Ｂn … ビット線 Ｗ1 〜Ｗm … ワード線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 21/76 Ｈ０１Ｌ 21/265 Ｗ 21/76 Ｍ
Claims (8)
- 【請求項１】 ゲート電極を有するメモリセルトランジ
スタがマトリックス状に配置されたマスクＲＯＭ装置で
あって、 プログラムすべき特定のメモリセルトランジスタのゲー
ト電極中の不純物濃度が、プログラムされない他のメモ
リセルトランジスタのゲート電極中の不純物濃度に比較
して、相違させてあるマスクＲＯＭ装置。 - 【請求項２】 前記プログラムすべき特定のメモリセル
トランジスタのゲート電極の不純物濃度と、前記プログ
ラムされない他のメモリセルトランジスタのゲート電極
中の不純物濃度とのいずれか一方が、１×１０18ｃｍ-3
以下であり、いずれか他方が、１×１０19ｃｍ-3以上で
ある請求項１に記載のマスクＲＯＭ装置。 - 【請求項３】 前記プログラムすべき特定のメモリセル
トランジスタのゲート電極の不純物と、前記プログラム
されない他のメモリセルトランジスタのゲート電極中の
不純物とは、同一極性である請求項１または２に記載の
マスクＲＯＭ装置。 - 【請求項４】 半導体基板の表面にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の上に、比較的低濃度の不純物がドー
プされたゲート電極を形成する工程と、 ゲート電極の上に、層間絶縁膜を形成する工程と、 プログラム仕様が決定された後に、特定のメモリセルト
ランジスタのゲート電極に対して、ゲート電極に含まれ
る不純物と同じ極性の不純物を用いて追加のイオン注入
を行い、特定のメモリセルトランジスタのゲート電極中
に含まれる不純物の濃度を、他のメモリセルトランジス
タのゲート電極中に含まれる不純物の濃度に対して高く
設定する工程とを有するマスクＲＯＭ装置の製造方法。 - 【請求項５】 前記層間絶縁膜を形成する前に、メモリ
セルトランジスタの周辺回路領域に、前記ゲート電極に
含まれる不純物と同一極性の不純物が含まれる絶縁膜を
成膜し、その後熱処理することで、周辺回路のゲート電
極に含まれる不純物の濃度を高く設定する請求項４に記
載のマスクＲＯＭ装置の製造方法。 - 【請求項６】 ゲート電極を有するメモリセルトランジ
スタがマトリックス状に配置されたマスクＲＯＭ装置で
あって、 プログラムすべき特定のメモリセルトランジスタのゲー
ト電極中の不純物の極性が、プログラムされない他のメ
モリセルトランジスタのゲート電極中の不純物の極性に
比較して、相違させてあるマスクＲＯＭ装置。 - 【請求項７】 半導体基板の表面にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜の上に、比較的低濃度の第１不純物が
ドープされたゲート電極を形成する工程と、 ゲート電極の上に、層間絶縁膜を形成する工程と、 プログラム仕様が決定された後に、特定のメモリセルト
ランジスタのゲート電極に対して、ゲート電極に含まれ
る第１不純物と反対の極性の第２の不純物を用い、前記
第１不純物の濃度よりも高濃度となるように、追加のイ
オン注入を行い、特定のメモリセルトランジスタのゲー
ト電極中に含まれる不純物の極性を、他のメモリセルト
ランジスタのゲート電極中に含まれる不純物の極性と異
ならせる工程とを有するマスクＲＯＭ装置の製造方法。 - 【請求項８】 前記層間絶縁膜を形成する前に、メモリ
セルトランジスタの周辺回路領域に、前記ゲート電極に
含まれる第１不純物と同一極性の不純物が含まれる絶縁
膜を成膜し、その後熱処理することで、周辺回路のゲー
ト電極に含まれる不純物の濃度を高く設定する請求項７
に記載のマスクＲＯＭ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25858494A JPH08125036A (ja) | 1994-10-24 | 1994-10-24 | マスクｒｏｍ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25858494A JPH08125036A (ja) | 1994-10-24 | 1994-10-24 | マスクｒｏｍ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125036A true JPH08125036A (ja) | 1996-05-17 |
Family
ID=17322292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25858494A Pending JPH08125036A (ja) | 1994-10-24 | 1994-10-24 | マスクｒｏｍ装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2023552929A (ja) * | 2020-12-18 | 2023-12-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 積層型ナノシートｒｏｍ |
-
1994
- 1994-10-24 JP JP25858494A patent/JPH08125036A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146957A (ja) * | 2010-12-21 | 2012-08-02 | Seiko Instruments Inc | 半導体不揮発性メモリ装置 |
| JP2023552929A (ja) * | 2020-12-18 | 2023-12-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 積層型ナノシートｒｏｍ |
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