JPH02209767A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 プログラム拡散層形成後の工程数を少なくしてＴＡＴ　
（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）を速くすること
ができ、製品を納期中に納め易くすることができる半導
体装置の製造方法を提供することを目的とし、基板上に
フィールド酸化膜及びゲート絶縁膜を順次形成する工程
と、前記ゲート絶縁膜上にエンハンスメント型トランジ
スタ用ゲート電極及びディプレッション型トランジスタ
用ゲート電極を形成する工程と、前記各ゲート電極をマ
スクとして基板内に不純物を導入してソース／ドレイン
拡散層を形成する工程と、前記エンハンスメント型トラ
ンジスタ用ゲート電極を覆ってプログラム拡散層形成用
マスクを形成する工程と、前記プログラム拡散層形成用
マスクを用い基板内に不純物を導入してプログラム拡散
層を形成する工程と、前記プログラム拡散層形成用マス
クを除去する工程とを含むように構成し、又は、基板上
にフィールド酸化膜及びゲート絶縁膜を順次形成する工
程と、前記ゲート絶縁股上にエンハンスメント型トラン
ジスタ用ゲート電極及びディプレッション型トランジス
タ用ゲート電極を形成する工程と、前記エンハンスメン
ト型トランジスタ用ゲート電極を覆ってプログラム拡散
層形成用マスクを形成する工程と、前記プログラム拡散
層形成用マスクを用い基板内に不純物を導入してプログ
ラム拡散層を形成する工程と、前記プログラム拡散層形
成用マスクを除去する工程と、前記各ゲート電極をマス
クとして基板内に不純物を導入してソース／ドレイン拡
散層を形成する工程とを含むように構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、絶縁ゲート形
電界効果トランジスタを用いた半導体装置、特にＮＡＮ
Ｄ型マスクＲＯＭの製造方法に適用することができ、詳
しくは特にＴＡＴ　（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍ
ｅ）を速くすることができる半導体装置の製造方法に関
する。

近年、計算機システムや計測システムをはじめ、各種の
電子機器に幅広く使われている半導体メモリ等の半導体
装置は特に記憶密度の要求に伴い集積度の高いものが要
求されている。半導体メモリとして機能するマスクＲＯ
Ｍと言われる半導体装置は予め情報を製造工程中に書き
込むこと（ＲＯＭデータ書き込み）ができるという特徴
を有し注目されている。このマスクＲＯＭと言われる半
導体装置にはＮＯＲ型マスクＲＯＭとＮＡＮＤ型マスク
ＲＯＭとがある。

ここで、ＮＯＲ型マスクＲＯＭは１つのワード線と１つ
のビット線を選択すると１個のトランジスタを選択する
ことができ、１個又は２個のトランジスタに対してコン
タトラボール１個で構成される（２個のトランジスタに
対してコンタクトホール１個又は２個）。これに対して
ＮＡＮＤ型マスクＲＯＭは１つのビット線に対して選択
するトランジスタを８個、１６個というように複数個で
構成することができ、複数個のトランジスタに対してコ
ンタクトホール１個で構成することができる。

このため、集積化の要求に伴いコンタクトホールの数を
少なくしても集積化することができるＮＡＮＤ型マスク
ＲＯＭが主流になってきている。

しかしながら、ＮＡＮＤ型マスクＲＯＭはＮ。

Ｒ型マスクＲＯＭと較べてユーザからデータを受は付け
て出荷するまでのプロセス期間、即ちＴＡＴが長くかか
ってしまうという欠点を有している。

したがって、集積化が可能でＴＡＴを速くすることがで
きる半導体装置の製造方法が要求されている。

（従来の技術〕 以下、具体的に図面を用いて従来技術について説明する
。

第３図〜第５図は従来の半導体装置の製造方法を説明す
る図であり、第３図（ａ）、（ｂ）は従来例の構造の詳
細を示す図、第４図は従来例の回路図、第５図（ｌａ）
〜（７ａ）は従来例の製造工程を説明する図である。な
お、第３図（ａ）は平面図、第３図（ｂ）は第３図（ａ
）に示すＡ１〜Ａ２方向の断面図である。なお、図示例
の半導体装置はＮＡＮＤ型マスクＲＯＭに適用すること
ができる。

これらの図において、２１は例えばＳｉからなる基板、
２２はチャネルカット、２３は例えばＳｉＯ□からなる
フィールド酸化膜で、素子分離領域として機能するもの
である。２４はプログラム拡散層形成用マスク、２５は
プログラム拡散層、２６は例えばＳｉＯ□からなるゲー
ト絶縁膜、２７ａ、２７ｂは例えばポリシリコン（例え
ばＷＳｉ等のメタルシリサイドでもよい）からなるゲー
ト電極で、ワード線としても機能するものである。ゲー
ト電極２７ａはエンハンスメント型トランジスタ用ゲー
ト電極であり、ゲート電極２７ｂはディプレッション型
トランジスタ用ゲート電極である。２８はソース／ドレ
イン拡散層、２９は例えばＳｉｎ、からなるシリコン酸
化膜、３０はビット線、３１はワード線、３２はエンハ
ンスメント型トランジスタ、３３はディプレッション型
トランジスタである。

なお、ここでの動作はＮＯＲ型のようにｖｔｈ（しきい
値電圧）を高くしたり低くしたりしてビット線の電位が
下がるか下がらないかで識別するという方法ではなく、
第４図に示すように、ディプレッション型トランジスタ
３３とエンハンスメント型トランジスタ３２を用いビッ
ト線の電位が下がるか下がらないかで識別するという方
法が用いられている。

次に、その製造工程について説明する。

なお、ここで第５図（１ａ）は第５図（２ａ）に示す平
面図のＢ１−８２方向の断面図であり、第５図（３ａ）
、（５ａ）〜（７ａ）は第５図（４ａ）に示すＣ１−Ｃ
２方向の断面図である。

まず、第５図（１ａ）、（２ａ）に示すように、例えば
Ｂ゛の不純物を基板２１内に選択的に導入してチャネル
カット２２を形成した後、フィールド酸化により基板２
１を選択的に酸化して素子分離領域として機能するフィ
ールド酸化膜２３を形成する。

次に、第５図（３ａ）、（４ａ）に示すように、レジス
トをパターニングして基十反２１上にプログラム拡散層
形成用マスク２４を形成した後、不純物が例えばＰ・の
イオン注入法により、プログラム拡散層形成用マスク２
４を用い基板２１内に不・鈍物を導入してプログラム拡
散層２５を形成する。これがいわゆるＲＯＭデータ書き
込み工程である。

次に、第５図（５ａ）に示すように、プログラム拡散層
形成用マスク２４を除去した後、熱酸化法により基板２
１を選択的に酸化してゲート絶縁膜２６を形成する。

次に、第５図（６ａ）に示すように、例えばＣＶＤ法に
より全面にポリシリコンを堆積した後、例えばＲＩＥ法
によりポリシリコンを選択的にエツチングしてエンハン
スメント型トランジスタ用ゲート電極２７ａおよびディ
プレッション型トランジスタ用ゲート電極２７ｂを形成
する。

次に、第５図（７ａ）に示すように、例えば不純物がＡ
ｓ’のイオン注入法により基板２１内に不純物を導入し
てソース／ドレイン拡散層２８を形成した後、第３図（
ｂ）に示すように、例えば熱酸化法によりゲート電極２
７ａ、２７ｂを選択的に酸化してシリコン酸化膜２９を
形成する。そして、全面に例えばＰＳＧからなる層間絶
縁膜を形成し、眉間絶縁膜を選択的にエツチングしてコ
ンタクトホールを形成した後、コンタクトホールを介し
てソース／ドレイン拡散Ｊｉ２８とコンタクトを採るよ
うに例えばＡｌからなる配線層を形成することにより半
導体装置が完成する。

なお、第５図（５ａ）に示すゲート絶縁膜２６の形成は
プログラム拡散層形成用マスク２４の形成前の、フィー
ルド酸化膜２３形成後に行ってもよい。

（発明が解決しようとする課題） しかしながら、このような従来の半導体装置の製造方法
にあっては、第５図（３ａ）、（４ａ）に示すように、
ディプレッション型トランジスタ３３形成のためのプロ
グラム拡散層２５形成工程（ＲＯＭデータ書き込み工程
）を第５図（６ａ）に示すゲート電極２７形成前に行っ
ており、プログラム拡散層２５形成後の工程数が多くＴ
ＡＴがあまり速くないという欠点を有していた。このた
め、納期が短い場合は、納期中に製品を納めることが困
難になってしまう問題があった。

そこで本発明は、プログラム拡散層形成後の工程数を少
なくしてＴＡＴを速くすることができ、製品を納期中に
納め易くすることができる半導体装置の製造方法を提供
することを目的としている。

（課題を解決するための手段〕 第１の発明による半導体装置の製造方法は上記目的達成
のため、基板上にフィールド酸化膜及びゲート絶縁膜を
順次形成する工程と、前記ゲート絶縁膜上にエンハンス
メント型トランジスタ用ゲート電極及びディプレッショ
ン型トランジスタ用ゲート電極を形成する工程と、前記
各ゲート電極をマスクとして基板内に不純物を導入して
ソース／ドレイン拡散層を形成する工程と、前記エンハ
ンスメント型トランジスタ用ゲート電極を覆ってプログ
ラム拡散層形成用マスクを形成する工程と、前記プログ
ラム拡散層形成用マスクを用い基板内に不純物を導入し
てプログラム拡散層を形成する工程と、前記プログラム
拡散層形成用マスクを除去する工程とを含むものである
。

第２の発明による半導体装置の製造方法は上記目的達成
のため、基板上にフィールド酸化膜及びゲート絶縁膜を
順次形成する工程と、前記ゲート絶縁膜上にエンハンス
メント型トランジスタ用ゲート電極及びディプレッショ
ン型トランジスタ用ゲート電極を形成する工程と、前記
エンハンスメント型トランジスタ用ゲート電極を覆って
プログラム拡散層形成用マスクを形成する工程と、前記
プログラム拡散層形成用マスクを用い基板内に不純物を
導入してプログラム拡散層を形成する工程と、前記プロ
グラム拡散層形成用マスクを除去する工程と、前記各ゲ
ート電極をマスクとして基板内に不純物を導入してソー
ス／ドレイン拡散層を形成する工程とを含むものである
。

〔作用〕

第１の発明は、基板上にフィールド酸化膜及びゲート絶
縁膜が順次形成され、ゲート絶縁膜上にエンハンスメン
ト型トランジスタ用ゲート電極及びディプレッション型
トランジスタ用ゲート電極が形成された後、前記各ゲー
ト電極をマスクとして基板内に不純物が導入されてソー
ス／ドレイン拡散層が形成される。次いで、エンハンス
メント型トランジスタ用ゲート電極が覆われてプログラ
ム拡散層形成用マスクが形成され、プログラム拡散層形
成用マスクを用い基板内に不純物が導入されてプログラ
ム拡散層が形成された後、プログラム拡散層形成用〆ス
クが除去される。

したがって、第１図（７ａ）に示すように、ディプレッ
ション型トランジスタ３３形成のためのプログラム拡散
層８形成工程を、第１図（４ａ）、（５ａ）に示すゲー
ト電極５ａ、５ｂが形成された後の第１図（６ａ）に示
すソース／ドレイン拡散層６形成後に行うようにしたた
め、従来法よりもプログラム拡散層８形成後の工程数を
少なくすることができるようになり、ＴＡＴを速くする
ことができるようになる。このため、従来法よりも製品
を納期中に納め易（することができるようになる。

第２の発明は、基板上にフィールド酸化膜及びゲート絶
縁膜が順次形成され、ゲート絶縁膜上にエンハンスメン
ト型トランジスタ用ゲート電極及びディプレッション型
トランジスタ用ゲートを極が形成された後、エンハンス
メント型トランジスタ用ゲート電極が覆われてプログラ
ム拡散層形成用マスクが形成される。次いで、プログラ
ム拡散層形成用マスクを用い基板内に不純物が導入され
てプログラム拡散層が形成され、プログラム拡散層形成
用マスクが除去された後、各ゲート電極をマスクとして
基板内に不純物が導入されてソース／ドレイン拡散層が
形成される。

したがって、第２図（１ａ）に示すように、ディプレッ
ション型トランジスタ３３形成のためのプログラム拡散
層８形成工程をゲート電極５ａ、５ｂ形成後に行うよう
にしたため、従来法よりもプログラム拡散層８形成後の
工程数を少なくすることができるようになり、ＴＡＴを
速くすることができるようになる。このため、従来法よ
りも製品を納期中に納め易くすることができるようにな
る。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図（ｌａ）〜（８ａ）は第１の発明に係る半導体装
置の製造方法の一実施例の製造工程を説明する図である
。なお、ここでは構造の詳細図（第３図（ａ）、（ｂ）
）及び回路図（第４図）は従来のものと同様であるので
省略する。図示例の半導体装置はＮＡＮＤ型マスクＲＯ
Ｍに適用することができる。

これらの図において、■は例えばＳｉからなる基板、２
はチャネルカット、３は例えばＳｉＯ□からなるフィー
ルド酸化膜で、素子分離領域として機能するものである
。４は例えばＳ　ｉＯｚからなるゲート絶縁膜、５ａ、
５ｂは例えばポリシリコン（例えばＷＳｉ等のメタルシ
リサイドでもよい）からなるゲート電極で、ワード線と
しても機能するものである。ゲート電極５ａはエンハン
スメント型トランジスタ用ゲート電極であり、デー１〜
電極５ｂはディプレッション型トランジスタ用ゲート電
極である。６はソース／ドレイン拡散層、７は例えばレ
ジストからなるプログラム拡散層形成用マスク、８はプ
ログラム拡散層である。

次に、その製造工程について説明する。

なお、ここで第１図（ｌａ）、（３ａ）は第１図（２ａ
）に示す平面図のＤｉ−Ｄ２方向の断面図であり、第１
図（４ａ）、（６ａ）〜（８ａ）は第１図（５ａ）に示
すＥｌ−２２方向の断面図である。

まず、第１図（１ａ）、（２ａ）に示すように、例えば
Ｂ゛の不純物を基板１内に選択的に導入してチャネルカ
ット２を形成した後、フィールド酸化により基板１を選
択的に酸化して素子弁Ｉｆ領域として機能する膜厚が例
えば５０００人のフィールド酸化＋１り２を形成する。

次に、第１図（３ａ）に示すように、例えば熱酸化法に
より基板１を選択的に酸化して膜厚が例えば２００〜２
５０人のゲート絶縁膜４を形成する。

なお、エンハンスメント型トランジスタのチャネルコン
トロールをする場合は、ここでＰ型の不純物をイオン注
入法により導入するのが好ましい。

次に、第１図（４ａ）、（５ａ）に示すように、例えば
ＣＶＤ法によりゲート絶縁膜４上にポリシリコンを膜厚
が例えば３０００〜４０００人で堆積し、例えばＲＩＥ
法によりポリシリコンを選択的にエツチングしてエンハ
ンスメント型トランジスタ用ゲート電極５ａ及びディプ
レッション型トランジスタ用ゲート電極５ｂを形成した
後、不純物が例えばＡ　ｓ　”　、加速エネルギーが例
えば７０ＫｅＶのイオン注入法によりゲート電極５ａ、
５ｂをマスクとして基板１内に不純物を導入してソース
／ドレイン拡散層６を形成する。

次に、第１図（７ａ）に示すように、レジストを全面に
塗布した後、露光、現像によりエンハンスメント型トラ
ンジスタ用のゲート電極５ａを覆うようにレジストをパ
クーニングしてプログラム拡散層形成用マスク７を形成
した後、不純物が例えばＡｓ”　　（Ｐ”でもよい）、
加速エネルギーが例えば７０〜１８０ＫｅＶのイオン注
入法により、プログラム拡散層形成用マスク７を用い基
４１５．１内に不純物を導入してプログラム拡散層８を
形成する。

なお、ここでプログラム拡散層８で構成されるデイブレ
ンジョン型トランジスタ３３の構造としてはソース・ド
レイン間距離（実効チャネル長）をエンハンスメント型
トランジスタ３２の場合よりも小さくすることが好まし
く、ゲート電極がＯＶでもドレイン電圧を与えるとソー
ス・ドレイン間に電流が流れトランジスタがＯＮする状
態になるように構成する。このため、ディプレッション
トランジスタ形成部分のみに加速エネルギー及び打ち込
み量をソース／ドレイン拡散層６形成の際よりも大きく
してイオン注入しているのである。また、加速エネルギ
ーの条件またはゲート長によりソース・ドレイン領域が
チャネル部でつながってしまう場合があるが、つながっ
てしまってもよい。また、ソース・ドレイン間電流の調
整はディプレッション型トランジスタ３３部のイオン注
入する際の、加速エネルギー及び打ち込み量で適宜調整
することができる。

次に、第１図（８ａ）に示すように、プログラム拡散層
形成用マスク７を除去する。この後の工程は従来法と同
様、ゲート電極５ａ、５ｂを選択的に酸化してシリコン
酸化膜２９を形成し、全面に例えばＰＳＧからなる層間
絶縁膜を形成し、層間絶縁膜を選択的にエツチングして
コンタクトホールを形成した後、コンタクトホールを介
してソース／ドレイン拡散層６とコンタクトを採るよう
に例えばＡＩ！、からなる配線層を形成することにより
半導体装置が完成する。

すなわち、上記実施例では、第１図（７ａ）に示すよう
に、ディプレッション型トランジスタ３３形成のための
プログラム拡散層８形成工程を、第１図（４ａ）、（５
ａ）に示すゲート電極５ａ、５ｂが形成された後の第１
図（６ａ）に示すソース／ドレイン拡散層６形成後に行
うようにしたため、ソース／ドレイン拡散層６の形成ま
でプロセスを進めておいた状態で仕込みを行うことがで
き、従来法よりもプログラム拡散層８形成後の工程数を
少なくすること（約１／２）ができ、ＴＡＴを速くする
ことができる。このため、従来法よりも製品を納期中に
納め易くすることができる。

また、ソース／ドレイン拡散層６の形成までプロセスを
進めておいた状態で仕込みを行うことができるため、従
来法よりもゴミの影響が少なく歩留りを向上させること
ができるという利点がある。

また、ゲート電極５ａ、５ｂ形成前にプログラム拡散層
形成用マスク７を用いる従来法の場合、ゲート電極５ａ
、５ｂとプログラム拡散層形成用マスク７は層間位置合
わせとなるため、位置ずれした時のためのマージンが直
接位置合わせの時より余分に必要となるのに対して、上
記実施例では直接位置合わせとなるためマージンが余分
に必要となることはなく微細化に好適である。

第２図（１ａ）、（２ａ）は第２の発明に係る半導体装
置の製造方法の一実施例の製造工程を説明する図である
。

この図において、第１図（１ａ）〜（８ａ）と同一符号
は同一または相当部分を示す。

次に、その製造工程について説明する。

なお、ここではチャネルカット２の形成からエンハンス
メント型トランジスタ用ゲート電極５ａ及びディプレッ
ション型トランジスタ用ゲート電極５ｂの形成までは第
１の発明の実施例と同様であるので省略する。

そして、第２図（１ａ）に示すように、ゲート電極５ａ
、５ｂ形成後、レジストを全面に塗布し、露光、現像に
よりエンハンスメント型トランジスタ用ゲート電極５ａ
を覆うようにレジストをパターニングしてプログラム拡
散層形成用マスク７を形成する。次いで、不純物が例え
ばＡｓ”　　（Ｐ”でもよい）、加速エネルギーが例え
ば７０〜１８０にｅＶのイオン注入法により、プログラ
ム拡散層形成用マスク７を用い基板１内に不純物を導入
してプログラム拡散層８を形成する。

次に、第２図（２ａ）に示すように、プログラム拡散層
形成用マスク７を除去した後、不純物が例えばＰ゛、加
速エネルギーが例えば１００ＫｅＶのイオン注入法によ
りゲート電極５ａ、５ｂをマスクとして基板１内に不純
物を導入してソース／ドレイン拡散層６を形成する。こ
の後の工程は従来法と同様であるので省略する。

すなわち、上記実施例では、第２図（１ａ）に示すよう
に、ディプレッション型トランジスタ３３形成のための
プログラム拡散層８形成工程をゲート電極５ａ、５ｂ形
成後に行うようにしたため、ゲート？？１Ｆｉ５ａ、５
ｂの形成までプロセスを進めておいた状態で仕込みを行
うことができ、従来法よりもプログラム拡散Ｎ８形成後
の工程数を少なくすること（約１／２）ができ、ＴＡＴ
を速（することができる。このため、従来法よりも製品
を納期中に納め易くすることができる。

また、ゲート電極５ａ、５ｂの形成までプロセスを進め
ておいた状態で仕込みを行うことができるため、従来法
よりもゴミの影響が少なく歩留りを向上させることがで
きるという利点がある。

また、ゲート電極５ａ、５ｂ形成前にプログラム拡散層
形成用マスク７を用いる従来法の場合、ゲート電極５ａ
、５ｂとプログラム拡散層形成用マスク７は眉間位置合
わせとなるため、位置ずれした時のためのマージンが直
接位置合わせの時より余分に必要となるのに対して、第
２の発明の上記実施例では直接位置合わせとなるため、
マージンが余分に必要となることはなく微細化に好適で
ある。

なお、第１、第２の発明の各実施例において、デイプレ
シジョン型トランジスタ部のイオン注入の加速エネルギ
ーは、隣接するトランジスタのゲート電極間距離が大き
い場合、あるいはフィールド酸化膜３の膜厚が厚い場合
（８０００人程度）は、１８０ＫｅＶ前後での高加速エ
ネルギーで行ってもかまわないが、ゲート電極間距離が
小さくなり不純物の横方向拡散が顕著になり、不純物の
フィールド酸化膜３突き抜けによるリークの恐れがある
場合には加速エネルギーは１００ＫｅＶ以下のなるべく
低い加速エネルギーで行うのが好ましい。そして、不純
物の横方向拡散層及び不純物のフィールド酸化膜３突き
抜けは、導入する不純物、例えばＰ゛とＡｓ’とで異な
るので適用するデバイスのスペンジにより適宜決定する
のが好ましい。

（発明の効果） 本発明によれば、プログラム拡散層形成後の工程数を少
なくしてＴＡＴを速くすることができ、製品を納期中に
納めることができるという効果がある。

【図面の簡単な説明】

第１図は第１の発明に係る半導体装置の製造方法の一実
施例の製造工程を説明する図、第２図は第２の発明に係
る半導体装置の製造方法の一実施例の製造工程を説明す
る図、第３図〜第５図は従来の半導体装置の製造方法を
説明する図であり、 第３図は従来例の構造の詳細を示す図、第４図は従来例
の回路図、 第５図は従来例の製造工程を説明する図である。 ■・・・・・・基板、 ２・・・・・・チャネルカット、 ３・・・・・・フィールド酸化膜、 ・・・・・・ゲート絶縁膜、 ａ、５ｂ・・・・・・ゲート電極、 ・・・・・・ソース／ドレイン拡散層、・・・・・・プ
ログラム拡散層形成用マスク、・・・・・・プログラム
拡散層。 一一／ｆ ８１の発明の一実施例の製造工程を説明する図第１図 第１の発明の一実施例の製造工程を説明する図（Ｑ） （ｂ） Ｗ伸構造の詳細を示す図 第３図 第２の発明の一実施例の製造工程を説明する間第 図

Claims (2)

【特許請求の範囲】
1. （１）基板上にフィールド酸化膜及びゲート絶縁膜を順
   次形成する工程と、 前記ゲート絶縁膜上にエンハンスメント型トランジスタ
   用ゲート電極及びディプレッション型トランジスタ用ゲ
   ート電極を形成する工程と、前記各ゲート電極をマスク
   として基板内に不純物を導入してソース／ドレイン拡散
   層を形成する工程と、 前記エンハンスメント型トランジスタ用ゲート電極を覆
   ってプログラム拡散層形成用マスクを形成する工程と、 前記プログラム拡散層形成用マスクを用い基板内に不純
   物を導入してプログラム拡散層を形成する工程と、 前記プログラム拡散層形成用マスクを除去する工程とを
   含むことを特徴とする半導体装置の製造方法。
2. （２）基板上にフィールド酸化膜及びゲート絶縁膜を順
   次形成する工程と、 前記ゲート絶縁膜上にエンハンスメント型トランジスタ
   用ゲート電極及びディプレッション型トランジスタ用ゲ
   ート電極を形成する工程と、前記エンハンスメント型ト
   ランジスタ用ゲート電極を覆ってプログラム拡散層形成
   用マスクを形成する工程と、 前記プログラム拡散層形成用マスクを用い基板内に不純
   物を導入してプログラム拡散層を形成する工程と、 前記プログラム拡散層形成用マスクを除去する工程と、 前記各ゲート電極をマスクとして基板内に不純物を導入
   してソース／ドレイン拡散層を形成する工程とを含むこ
   とを特徴とする半導体装置の製造方法。