JPH08125136A - 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び演算処理システム - Google Patents
半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び演算処理システムInfo
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- JPH08125136A JPH08125136A JP6265042A JP26504294A JPH08125136A JP H08125136 A JPH08125136 A JP H08125136A JP 6265042 A JP6265042 A JP 6265042A JP 26504294 A JP26504294 A JP 26504294A JP H08125136 A JPH08125136 A JP H08125136A
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Abstract
(57)【要約】
【目的】 半導体装置において、回路規模の縮小と演算
速度の向上さらに消費電力の減少、加えて製造コストの
削減や製造歩留まりの向上を目的とする。 【構成】 半導体装置であって、多入力端子ＩＮ−１〜
ｎにスイッチ手段２０３を介して容量２０２が接続さ
れ、該各容量の一方の端子ｂが共通接続され、センスア
ンプ２０５に入力される半導体装置において、各容量の
共通接続端子と該センスアンプの入力の接点ｂであるフ
ローテングポイントにリセット手段２０７を有すること
を特徴とする。また、センスアンプ２０５がインバータ
２０４、２０６からなることを特徴とする。
速度の向上さらに消費電力の減少、加えて製造コストの
削減や製造歩留まりの向上を目的とする。 【構成】 半導体装置であって、多入力端子ＩＮ−１〜
ｎにスイッチ手段２０３を介して容量２０２が接続さ
れ、該各容量の一方の端子ｂが共通接続され、センスア
ンプ２０５に入力される半導体装置において、各容量の
共通接続端子と該センスアンプの入力の接点ｂであるフ
ローテングポイントにリセット手段２０７を有すること
を特徴とする。また、センスアンプ２０５がインバータ
２０４、２０６からなることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、更に詳しく
は並列演算処理を行う半導体装置に関するものである。
は並列演算処理を行う半導体装置に関するものである。
【０００２】
【従来の技術】近年信号処理の高度化にともない、きわ
めて大量のデータを高速で処理する演算装置を低コスト
で実現することが重要になってきた。
めて大量のデータを高速で処理する演算装置を低コスト
で実現することが重要になってきた。
【０００３】なかでも、動画像の動き検知に用いる相関
演算器、高精度のアナログ−デジタル変換器（Ａ／Ｄ変
換器）、スペクトルラム拡散通信（ＳＳ通信）などの技
術は場合によってはギガヘルツオーダーの信号処理を必
要とする。
演算器、高精度のアナログ−デジタル変換器（Ａ／Ｄ変
換器）、スペクトルラム拡散通信（ＳＳ通信）などの技
術は場合によってはギガヘルツオーダーの信号処理を必
要とする。
【０００４】従来、このような機能を半導体集積回路で
実現する場合には、高速に処理するために、複数の半導
体チップを用いて並列演算させたり、最新の微細レイア
ウトルールを用いて、かなり大きな１チップにようやく
集積化しているのが実情である。
実現する場合には、高速に処理するために、複数の半導
体チップを用いて並列演算させたり、最新の微細レイア
ウトルールを用いて、かなり大きな１チップにようやく
集積化しているのが実情である。
【０００５】たとえば、図２０に示す撮像系の場合、縦
横軸に沿って撮像素子１４１を配置して、エリアセンサ
としてのセンシング部１６０からの時系列アナログ信号
をＡＤ変換器１４０でデジタル信号に変換し、一旦フレ
ームメモリ１３９に格納する。これらの信号を演算回路
１３８により処理し、演算出力回路１５０より出力す
る。具体的には、異なる時刻のデータ間の相関演算によ
り、物体の動き量（ΔＸ，ΔＹ）等を出力することがで
きる。
横軸に沿って撮像素子１４１を配置して、エリアセンサ
としてのセンシング部１６０からの時系列アナログ信号
をＡＤ変換器１４０でデジタル信号に変換し、一旦フレ
ームメモリ１３９に格納する。これらの信号を演算回路
１３８により処理し、演算出力回路１５０より出力す
る。具体的には、異なる時刻のデータ間の相関演算によ
り、物体の動き量（ΔＸ，ΔＹ）等を出力することがで
きる。
【０００６】
【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行おうとする場合は、上記演算処
理の処理数及び処理段数が極めて多くなり、よりリアル
な画像を得るためには、回路規模が級数的に増大し、そ
のため処理スピードが遅くなってしまうという問題点が
あった。例えば、動画像の圧縮・伸張の方式として提案
されているＭＰＥＧ２方式を現実に処理できる装置は未
だ開発中である。
のリアルタイム処理を行おうとする場合は、上記演算処
理の処理数及び処理段数が極めて多くなり、よりリアル
な画像を得るためには、回路規模が級数的に増大し、そ
のため処理スピードが遅くなってしまうという問題点が
あった。例えば、動画像の圧縮・伸張の方式として提案
されているＭＰＥＧ２方式を現実に処理できる装置は未
だ開発中である。
【０００７】従って、上述した並列演算処理の問題とし
て、回路規模の増大に伴う演算速度の低下、消費電力の
増加という問題点があった。さらに、そのために製造コ
ストの増加や製造歩留まりの低下という問題点も生じて
いる。
て、回路規模の増大に伴う演算速度の低下、消費電力の
増加という問題点があった。さらに、そのために製造コ
ストの増加や製造歩留まりの低下という問題点も生じて
いる。
【０００８】さらに、上記演算処理回路に有用な多数決
論理回路について、例えば日経エレクトロニクス「経済
的な多数決論理ＩＣがＣＭＯＳで実現した」1973.11.
5．１３２Ｐ〜１４４Ｐに記載され、デジタル信号処理
の一つとして多数決論理回路が開示され、しかもＣＭＯ
Ｓによって形成されたものが開示されている。しかしな
がら、この場合も、ＣＭＯＳによる素子数増大と、演算
処理の段数が増加し、回路規模の増大と消費電力の増加
に加え演算速度の低下という同様な問題点を有してい
た。
論理回路について、例えば日経エレクトロニクス「経済
的な多数決論理ＩＣがＣＭＯＳで実現した」1973.11.
5．１３２Ｐ〜１４４Ｐに記載され、デジタル信号処理
の一つとして多数決論理回路が開示され、しかもＣＭＯ
Ｓによって形成されたものが開示されている。しかしな
がら、この場合も、ＣＭＯＳによる素子数増大と、演算
処理の段数が増加し、回路規模の増大と消費電力の増加
に加え演算速度の低下という同様な問題点を有してい
た。
【０００９】上述のように、並列演算処理を行う半導体
装置においては、並列演算する信号数が増大するにつれ
て、回路規模が級数的に増大し、製造コストが増加し、
歩留まりが低下する。また、回路規模の増大に伴って、
配線等の遅延増大や、回路内の演算数の増加により、演
算速度が低下する。そのためさらに、消費電力が著しく
増加するといった問題点があった。
装置においては、並列演算する信号数が増大するにつれ
て、回路規模が級数的に増大し、製造コストが増加し、
歩留まりが低下する。また、回路規模の増大に伴って、
配線等の遅延増大や、回路内の演算数の増加により、演
算速度が低下する。そのためさらに、消費電力が著しく
増加するといった問題点があった。
【００１０】特に、並列演算における多入力端子を有す
る演算回路において、オフセットの存在が演算結果に誤
りを生じ、正確な演算が達成できないという問題点をも
有していた。
る演算回路において、オフセットの存在が演算結果に誤
りを生じ、正確な演算が達成できないという問題点をも
有していた。
【００１１】
【課題を解決するための手段および作用】本発明は、上
記問題点を解決するためになされたもので、多入力端子
のおのおのがスイッチ手段を介して各容量に接続され、
該各容量の他方の端子が共通接続されてセンスアンプに
入力される半導体装置において、該各容量の共通接続部
と該センスアンプの入力の接点であるフローチングポイ
ントに、リセット手段を有することにより、多入力端子
から供給される多数ビット信号を、極めて高精度に、か
つ小さい回路規模で実現する。
記問題点を解決するためになされたもので、多入力端子
のおのおのがスイッチ手段を介して各容量に接続され、
該各容量の他方の端子が共通接続されてセンスアンプに
入力される半導体装置において、該各容量の共通接続部
と該センスアンプの入力の接点であるフローチングポイ
ントに、リセット手段を有することにより、多入力端子
から供給される多数ビット信号を、極めて高精度に、か
つ小さい回路規模で実現する。
【００１２】さらに、該各容量の両端にリセット手段を
設けることにより、高速かつ高精度な回路を実現する。
また、上記センスアンプがチョッパ形インバータで構成
し、該チョッパ形インバータを未使用時にＯＦＦできる
機能を持たせたことで、閾値電圧Ｖth等プロセスバラツ
キに強い、低消費電力のセンスアンプを実現する。さら
に、センスアンプがラッチ形正帰還アンプで構成され、
その入出力を接続するスイッチを有することで高速リセ
ット、高ゲイン、高速出力、低消費電力のセンスアンプ
を実現する。
設けることにより、高速かつ高精度な回路を実現する。
また、上記センスアンプがチョッパ形インバータで構成
し、該チョッパ形インバータを未使用時にＯＦＦできる
機能を持たせたことで、閾値電圧Ｖth等プロセスバラツ
キに強い、低消費電力のセンスアンプを実現する。さら
に、センスアンプがラッチ形正帰還アンプで構成され、
その入出力を接続するスイッチを有することで高速リセ
ット、高ゲイン、高速出力、低消費電力のセンスアンプ
を実現する。
【００１３】さらに、センスアンプが差動形アンプで動
作上ＯＮ／ＯＦＦ機能を持ち、出力と−入力端子をショ
ートし、負帰還をかけ、出力でオフセットが０になる様
に補助容量を充放電し、入力端子を制御することでＶth
オフセットをキャンセルし、高精度の演算が実現し、入
力端子数を増加し、高感度化、高速化が実現できる。
作上ＯＮ／ＯＦＦ機能を持ち、出力と−入力端子をショ
ートし、負帰還をかけ、出力でオフセットが０になる様
に補助容量を充放電し、入力端子を制御することでＶth
オフセットをキャンセルし、高精度の演算が実現し、入
力端子数を増加し、高感度化、高速化が実現できる。
【００１４】また、半導体装置において、上記インバー
タの構成が第１のＮＭＯＳトランジスタのソースがＧＮ
Ｄ、ドレインが第１のＰＭＯＳトランジスタのドレイン
と接続され、第１のＰＭＯＳトランジスタのソースが最
高電位に接続され、第１のＮＭＯＳトランジスタのゲー
トが第１のＰＭＯＳトランジスタのゲートに接続されて
インバータの入力となり、第１のＮＭＯＳトランジスタ
と第１のＰＭＯＳトランジスタのドレイン接点がインバ
ータの出力となることを特徴とする。
タの構成が第１のＮＭＯＳトランジスタのソースがＧＮ
Ｄ、ドレインが第１のＰＭＯＳトランジスタのドレイン
と接続され、第１のＰＭＯＳトランジスタのソースが最
高電位に接続され、第１のＮＭＯＳトランジスタのゲー
トが第１のＰＭＯＳトランジスタのゲートに接続されて
インバータの入力となり、第１のＮＭＯＳトランジスタ
と第１のＰＭＯＳトランジスタのドレイン接点がインバ
ータの出力となることを特徴とする。
【００１５】また、半導体装置において、インバータが
スイッチド型インバータであり、スイッチド型インバー
タの後段に第２のインバータを設け、スイッチド型イン
バータの出力信号を第２のインバータに転送後、スイッ
チド型インバータをＯＦＦすることを特徴とする。
スイッチド型インバータであり、スイッチド型インバー
タの後段に第２のインバータを設け、スイッチド型イン
バータの出力信号を第２のインバータに転送後、スイッ
チド型インバータをＯＦＦすることを特徴とする。
【００１６】さらに、半導体装置において、センスアン
プがラッチ形正帰還アンプを具備することを特徴とす
る。また、上記ラッチ形正帰還アンプは、第１のＮＭＯ
Ｓトランジスタと第２のＮＭＯＳトランジスタのソース
が共通でそれぞれのゲートが互いに相手側のドレインに
接続され、第１のＰＭＯＳトランジスタと第２のＰＭＯ
Ｓトランジスタのソースが共通で、それぞれのゲートが
互いに相手側のドレインに接続され、第１のＮＭＯＳト
ランジスタのドレインと第２のＮＭＯＳトランジスタの
ゲートの接点と第１のＰＭＯＳトランジスタのドレイン
と第２のＰＭＯＳトランジスタのゲートの接点が接続さ
れ、ラッチ型正帰還アンプの入力部を構成し、第２のＮ
ＭＯＳトランジスタのドレインと第１のＮＭＯＳトラン
ジスタのゲートの接点と第２のＰＭＯＳトランジスタの
ドレインと第１のＰＭＯＳトランジスタのゲート接点が
接続され、ラッチ形正帰還アンプ出力部を構成し、第１
及び第２のＮＭＯＳトランジスタのソース共通部と最低
電位間に第１のスイッチ手段を有し、第１及び第２のＰ
ＭＯＳトランジスタのソース共通部と最高電位間に第２
のスイッチ手段を具備することを特徴とする。
プがラッチ形正帰還アンプを具備することを特徴とす
る。また、上記ラッチ形正帰還アンプは、第１のＮＭＯ
Ｓトランジスタと第２のＮＭＯＳトランジスタのソース
が共通でそれぞれのゲートが互いに相手側のドレインに
接続され、第１のＰＭＯＳトランジスタと第２のＰＭＯ
Ｓトランジスタのソースが共通で、それぞれのゲートが
互いに相手側のドレインに接続され、第１のＮＭＯＳト
ランジスタのドレインと第２のＮＭＯＳトランジスタの
ゲートの接点と第１のＰＭＯＳトランジスタのドレイン
と第２のＰＭＯＳトランジスタのゲートの接点が接続さ
れ、ラッチ型正帰還アンプの入力部を構成し、第２のＮ
ＭＯＳトランジスタのドレインと第１のＮＭＯＳトラン
ジスタのゲートの接点と第２のＰＭＯＳトランジスタの
ドレインと第１のＰＭＯＳトランジスタのゲート接点が
接続され、ラッチ形正帰還アンプ出力部を構成し、第１
及び第２のＮＭＯＳトランジスタのソース共通部と最低
電位間に第１のスイッチ手段を有し、第１及び第２のＰ
ＭＯＳトランジスタのソース共通部と最高電位間に第２
のスイッチ手段を具備することを特徴とする。
【００１７】また、上記半導体装置において、ラッチ形
正帰還アンプをＯＦＦからＯＮ状態にする場合、入力端
子に入力信号転送後、第１のスイッチ手段をＯＮにし、
少々遅れて第２のスイッチ手段をＯＮすることを特徴と
する。
正帰還アンプをＯＦＦからＯＮ状態にする場合、入力端
子に入力信号転送後、第１のスイッチ手段をＯＮにし、
少々遅れて第２のスイッチ手段をＯＮすることを特徴と
する。
【００１８】さらに、上記半導体装置において、ラッチ
形正帰還アンプの出力と入力を接続するスイッチを設け
ることを特徴とする。
形正帰還アンプの出力と入力を接続するスイッチを設け
ることを特徴とする。
【００１９】また、上記半導体装置において、ラッチ形
正帰還アンプの入力と各容量の共通接続部の間にスイッ
チ手段を有し、正帰還アンプの入力部と出力部及び各容
量の共通接続部のそれぞれに独立してリセット手段を有
することを特徴とする。
正帰還アンプの入力と各容量の共通接続部の間にスイッ
チ手段を有し、正帰還アンプの入力部と出力部及び各容
量の共通接続部のそれぞれに独立してリセット手段を有
することを特徴とする。
【００２０】加えて、上記半導体装置において、センス
アンプに差動アンプを用いたことを特徴とする。
アンプに差動アンプを用いたことを特徴とする。
【００２１】上記の半導体装置において、差動アンプ
が、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタはソース共通の差動ペアを構成し該ソースと最
低電位間に電流源を有し、第１のＮＭＯＳトランジスタ
のゲートは＋入力端子、ドレインは第１のＰＭＯＳトラ
ンジスタのドレインとソースに接続され、第２のＮＭＯ
Ｓトランジスタのゲートは−入力端子、ドレインは第２
のＰＭＯＳトランジスタのドレインに接続され、第１の
ＰＭＯＳトランジスタのゲートとドレイン接点と第２の
ＰＭＯＳトランジスタのゲートと接続され、第１及び第
２のＰＭＯＳトランジスタのソースは最高電位点に接続
されカレントミラー型能動負荷を構成し、第１のＮＭＯ
Ｓトランジスタのゲートである＋入力端子を信号入力
端、第２のＮＭＯＳトランジスタのドレインと第２のＰ
ＭＯＳトランジスタの接点を出力端とし次段へ信号を伝
達することを特徴とする。
が、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタはソース共通の差動ペアを構成し該ソースと最
低電位間に電流源を有し、第１のＮＭＯＳトランジスタ
のゲートは＋入力端子、ドレインは第１のＰＭＯＳトラ
ンジスタのドレインとソースに接続され、第２のＮＭＯ
Ｓトランジスタのゲートは−入力端子、ドレインは第２
のＰＭＯＳトランジスタのドレインに接続され、第１の
ＰＭＯＳトランジスタのゲートとドレイン接点と第２の
ＰＭＯＳトランジスタのゲートと接続され、第１及び第
２のＰＭＯＳトランジスタのソースは最高電位点に接続
されカレントミラー型能動負荷を構成し、第１のＮＭＯ
Ｓトランジスタのゲートである＋入力端子を信号入力
端、第２のＮＭＯＳトランジスタのドレインと第２のＰ
ＭＯＳトランジスタの接点を出力端とし次段へ信号を伝
達することを特徴とする。
【００２２】また、上記半導体装置において、電流源が
ＯＮおよびＯＦＦできることを特徴とする。
ＯＮおよびＯＦＦできることを特徴とする。
【００２３】また、上記半導体装置において、第２のＮ
ＭＯＳトランジスタのゲートに補助容量を設け、第２の
ＮＭＯＳトランジスタのゲートとドレインを接続するス
イッチを設けたことを特徴とする。
ＭＯＳトランジスタのゲートに補助容量を設け、第２の
ＮＭＯＳトランジスタのゲートとドレインを接続するス
イッチを設けたことを特徴とする。
【００２４】加えて、上記半導体装置を複数個有する半
導体回路において、この複数個のうち第１の半導体装置
の出力及び／又は半導体装置出力の反転出力を第二の半
導体装置に入力することを特徴とする。
導体回路において、この複数個のうち第１の半導体装置
の出力及び／又は半導体装置出力の反転出力を第二の半
導体装置に入力することを特徴とする。
【００２５】また、上記半導体装置において、多入力端
子に対応した容量手段のうち最小の容量をＣとしたと
き、共通接続される容量手段の容量の合計容量値が最小
の容量Ｃのほぼ奇数倍であることを特徴とする。
子に対応した容量手段のうち最小の容量をＣとしたと
き、共通接続される容量手段の容量の合計容量値が最小
の容量Ｃのほぼ奇数倍であることを特徴とする。
【００２６】さらに、上記半導体装置又は半導体回路を
使用して相関演算することを特徴とする。
使用して相関演算することを特徴とする。
【００２７】また、上記半導体装置を含むＡ／Ｄ変換器
であって、半導体装置の多入力端子にアナログ信号を入
力し、アナログ信号に応じたデジタル信号を出力するこ
とを特徴とする。
であって、半導体装置の多入力端子にアナログ信号を入
力し、アナログ信号に応じたデジタル信号を出力するこ
とを特徴とする。
【００２８】また、上記半導体装置を含むＤ／Ａ変換器
であって、半導体装置の多入力端子にデジタル信号を入
力し、デジタル信号に応じたアナログ信号を出力するこ
とを特徴とする。
であって、半導体装置の多入力端子にデジタル信号を入
力し、デジタル信号に応じたアナログ信号を出力するこ
とを特徴とする。
【００２９】また、本発明による信号処理システムは、
上記相関演算装置又は上記記Ａ／Ｄ変換器または上記Ｄ
／Ａ変換器のいずれか一つを含むことを特徴とする。
上記相関演算装置又は上記記Ａ／Ｄ変換器または上記Ｄ
／Ａ変換器のいずれか一つを含むことを特徴とする。
【００３０】さらに、上記の信号処理システムにおい
て、画像信号を入力する画像入力装置を含むことを特徴
とし、多入力端子を有する本半導体装置による多数の演
算と多種類・多段階の演算についても、チップサイズを
縮小して、信頼性のある安定な動作を行うことができ
る。
て、画像信号を入力する画像入力装置を含むことを特徴
とし、多入力端子を有する本半導体装置による多数の演
算と多種類・多段階の演算についても、チップサイズを
縮小して、信頼性のある安定な動作を行うことができ
る。
【００３１】また、上記信号処理システムにおいて、情
報を記憶する記憶装置を含むことを特徴とし、多入力端
子を有する本半導体装置による信号処理を回路規模の縮
小、処理スピードの高速化が可能となる。
報を記憶する記憶装置を含むことを特徴とし、多入力端
子を有する本半導体装置による信号処理を回路規模の縮
小、処理スピードの高速化が可能となる。
【００３２】
【実施例】以下、本発明による実施例について、図を参
照しつつ詳細に説明する。
照しつつ詳細に説明する。
【００３３】［第１の実施例］本発明による第１の実施
例について、図１の多入力論理回路ＢＬＯＣＫを示して
説明する。図において、ＩＮ−１、ＩＮ−２、…ＩＮ−
ｎは入力端子で、ｎ個の多入力端子である。２０２−
１、２０２−２、…２０２ーｎはｎ個の入力演算用コン
デンサであり、２０３−１、２０３−２、…２０３−ｎ
は該入力端子ＩＮ−１〜ＩＮーｎと該入力演算コンデン
サ２０２−１〜２０２−ｎの接続の導通／非導通を切り
換えるスイッチ手段、２０５はセンスアンプ、２０６は
センスアンプ２０５内の第１のインバータ、２０４はセ
ンスアンプ２０５内の第２のインバータ、２１１はセン
スアンプ２０５の出力、２０７は該センスアンプの入力
であり、かつ該入力演算コンデンサの共通接続端子であ
るｂ点をリセット電位２１０にリセットする為のリセッ
トスイッチ、２０９は入力演算コンデンサの共通接続端
につく寄生容量及びセンスアンプの入力容量等の該ｂ点
に寄生する寄生容量である。
例について、図１の多入力論理回路ＢＬＯＣＫを示して
説明する。図において、ＩＮ−１、ＩＮ−２、…ＩＮ−
ｎは入力端子で、ｎ個の多入力端子である。２０２−
１、２０２−２、…２０２ーｎはｎ個の入力演算用コン
デンサであり、２０３−１、２０３−２、…２０３−ｎ
は該入力端子ＩＮ−１〜ＩＮーｎと該入力演算コンデン
サ２０２−１〜２０２−ｎの接続の導通／非導通を切り
換えるスイッチ手段、２０５はセンスアンプ、２０６は
センスアンプ２０５内の第１のインバータ、２０４はセ
ンスアンプ２０５内の第２のインバータ、２１１はセン
スアンプ２０５の出力、２０７は該センスアンプの入力
であり、かつ該入力演算コンデンサの共通接続端子であ
るｂ点をリセット電位２１０にリセットする為のリセッ
トスイッチ、２０９は入力演算コンデンサの共通接続端
につく寄生容量及びセンスアンプの入力容量等の該ｂ点
に寄生する寄生容量である。
【００３４】第２図に本実施例の多入力論理回路ＢＬＯ
ＣＫ回路の動作タイミングチャートを示す。該入力端子
ＩＮ−１〜ｎには、時分割で該入力演算コンデンサ２０
２−１〜ｎの入力端をリセットレベルにする為のリセッ
ト電圧ＶR と、入力情報信号±ＶS が入力される。該入
力信号がリセットレベル信号の時、転送パルスφT をＯ
Ｎにして、該入力演算コンデンサ２０２−１〜ｎの入力
端子であるａ点をリセット電圧ＶR にリセットする。該
リセット電圧ＶR は、例えば電源電圧５Ｖ系であった場
合、そのほぼ半分の約２．５Ｖを用いる。該リセット電
圧ＶR はこれに限るものではなく他の電圧でもよい。
ＣＫ回路の動作タイミングチャートを示す。該入力端子
ＩＮ−１〜ｎには、時分割で該入力演算コンデンサ２０
２−１〜ｎの入力端をリセットレベルにする為のリセッ
ト電圧ＶR と、入力情報信号±ＶS が入力される。該入
力信号がリセットレベル信号の時、転送パルスφT をＯ
Ｎにして、該入力演算コンデンサ２０２−１〜ｎの入力
端子であるａ点をリセット電圧ＶR にリセットする。該
リセット電圧ＶR は、例えば電源電圧５Ｖ系であった場
合、そのほぼ半分の約２．５Ｖを用いる。該リセット電
圧ＶR はこれに限るものではなく他の電圧でもよい。
【００３５】この時、ほぼ同時に該センスアンプ２０５
内の該インバータ２０６の入力端子であり、かつ該入力
演算用コンデンサ２０２−１〜ｎの共通接続部であるｂ
点を、リセットパルスφRES により該リセットスイッチ
２０７をＯＮにして、該リセット電源２１０で定まる直
流値にリセットする。このリセット電源２１０は該イン
バータ２０６の出力が反転する論理反転電圧近傍の値に
選ばれる。この様にして該ｂ点はリセットされる。
内の該インバータ２０６の入力端子であり、かつ該入力
演算用コンデンサ２０２−１〜ｎの共通接続部であるｂ
点を、リセットパルスφRES により該リセットスイッチ
２０７をＯＮにして、該リセット電源２１０で定まる直
流値にリセットする。このリセット電源２１０は該イン
バータ２０６の出力が反転する論理反転電圧近傍の値に
選ばれる。この様にして該ｂ点はリセットされる。
【００３６】次に、この状態でリセットパルスφRES 、
転送パルスφT をＯＦＦにする。転送パルスφT は入力
信号が該リセットレベルＶR から、該情報信号ＶS に変
わる前にＯＦＦして、安定に該入力容量２０２−１〜ｎ
の入力端側がリセットされ、リセット電圧ＶR の状態で
フローテングになる。これとほぼ同時または少々ＯＦＦ
になる時間を遅らせて該ｂ点をフローテングする。これ
は該ｂ点の入力電位すなわち該インバータ２０６入力電
位は、転送パルスφT がＯＮからＯＦＦに移行する時の
リセットスイッチの振られがリセットパルスφRES のタ
イミングを少々遅らせることで、該インバータ２０６の
入力は低インピーダンス化が保たれていることから、該
リセット電源２１０で設定された論理反転電圧近傍の値
に安定して定まる。
転送パルスφT をＯＦＦにする。転送パルスφT は入力
信号が該リセットレベルＶR から、該情報信号ＶS に変
わる前にＯＦＦして、安定に該入力容量２０２−１〜ｎ
の入力端側がリセットされ、リセット電圧ＶR の状態で
フローテングになる。これとほぼ同時または少々ＯＦＦ
になる時間を遅らせて該ｂ点をフローテングする。これ
は該ｂ点の入力電位すなわち該インバータ２０６入力電
位は、転送パルスφT がＯＮからＯＦＦに移行する時の
リセットスイッチの振られがリセットパルスφRES のタ
イミングを少々遅らせることで、該インバータ２０６の
入力は低インピーダンス化が保たれていることから、該
リセット電源２１０で設定された論理反転電圧近傍の値
に安定して定まる。
【００３７】こうして、リセットパルスφRES がＯＦＦ
した後に、入力信号はリセット電圧ＶR から情報信号Ｖ
S に変化する。この変化のポイントでは、切り換え等に
よりオーバーシュートやアンダーシュート及び切り換え
ノイズ等がのる為、これらのノイズ領域をさけた所で該
スイッチ手段はＯＮ／ＯＦＦされる。入力信号がリセッ
トレベルＶR から情報信号ＶS に切り換えられ、上記ノ
イズ期間を超えた位置で再度転送パルスφT をＯＮさせ
て、該入力演算コンデンサ２０２−１〜ｎに信号が転送
される。
した後に、入力信号はリセット電圧ＶR から情報信号Ｖ
S に変化する。この変化のポイントでは、切り換え等に
よりオーバーシュートやアンダーシュート及び切り換え
ノイズ等がのる為、これらのノイズ領域をさけた所で該
スイッチ手段はＯＮ／ＯＦＦされる。入力信号がリセッ
トレベルＶR から情報信号ＶS に切り換えられ、上記ノ
イズ期間を超えた位置で再度転送パルスφT をＯＮさせ
て、該入力演算コンデンサ２０２−１〜ｎに信号が転送
される。
【００３８】ここで、入力演算用コンデンサ２０２−１
〜ｎの容量値がｎ個共にＣｉ、寄生容量の容量値Ｃｏと
すると、該共通接続部ｂの一端は１個の入力端子の変化
分に対して、容量分割により該共通接続部ｂすなわち該
インバータ２０６の電位は該リセット電圧より （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］ ……（１） だけ変化する。
〜ｎの容量値がｎ個共にＣｉ、寄生容量の容量値Ｃｏと
すると、該共通接続部ｂの一端は１個の入力端子の変化
分に対して、容量分割により該共通接続部ｂすなわち該
インバータ２０６の電位は該リセット電圧より （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］ ……（１） だけ変化する。
【００３９】ここでＶは入力電圧の電圧変化分であり、
例えば該入力端側ａの電位が２．５Ｖにリセットされて
いたとすると、該リセット電圧からＬｏｗ−ｌｅｖｅｌ
に相当するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当
する５Ｖに変化する。
例えば該入力端側ａの電位が２．５Ｖにリセットされて
いたとすると、該リセット電圧からＬｏｗ−ｌｅｖｅｌ
に相当するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当
する５Ｖに変化する。
【００４０】すなわち、該リセット電圧より±２．５Ｖ
の変化が１入力端子に入力信号として入力されと、該イ
ンバータ２０６の入力端の該リセット電位は、 ±〔（２．５×Ｃｉ）／（Ｃｏ＋ｎＣｉ）〕 ［Ｖ］ ……（２） 分だけ変化する。
の変化が１入力端子に入力信号として入力されと、該イ
ンバータ２０６の入力端の該リセット電位は、 ±〔（２．５×Ｃｉ）／（Ｃｏ＋ｎＣｉ）〕 ［Ｖ］ ……（２） 分だけ変化する。
【００４１】該インバータ２０６の入力電圧が、該リセ
ット電位すなわち論理反転振幅近傍の値から変化する
と、該インバータ２０６の出力電圧はそれに応じて反転
する。Ｎ個の入力にそれぞれ信号が入力されると、該イ
ンバータ２０６の入力端には容量分割出力のＮ個の和が
入力される。結局、それぞれの各容量の入力端子側ａに
入力される電位変化に応じて、センスアンプ２０５の出
力端２１１はＨｉｇｈ−ｌｅｖｅｌか、Ｌｏｗ−ｌｅｖ
ｅｌの信号が現われる。
ット電位すなわち論理反転振幅近傍の値から変化する
と、該インバータ２０６の出力電圧はそれに応じて反転
する。Ｎ個の入力にそれぞれ信号が入力されると、該イ
ンバータ２０６の入力端には容量分割出力のＮ個の和が
入力される。結局、それぞれの各容量の入力端子側ａに
入力される電位変化に応じて、センスアンプ２０５の出
力端２１１はＨｉｇｈ−ｌｅｖｅｌか、Ｌｏｗ−ｌｅｖ
ｅｌの信号が現われる。
【００４２】以上のように構成をすることで、リセット
信号と情報信号を共通にした端子から入力しても、入力
端に設けられたスイッチ手段によって、信号変化時に生
じるノイズをカットし、正確な演算が可能な多入力論理
回路が実現できる。またこの回路において、通常のバイ
ナリィ論理回路に比べて、トランジスタ数が少ない並列
演算が可能となり、チップサイズの減少及び低消費電力
化が実現できる。
信号と情報信号を共通にした端子から入力しても、入力
端に設けられたスイッチ手段によって、信号変化時に生
じるノイズをカットし、正確な演算が可能な多入力論理
回路が実現できる。またこの回路において、通常のバイ
ナリィ論理回路に比べて、トランジスタ数が少ない並列
演算が可能となり、チップサイズの減少及び低消費電力
化が実現できる。
【００４３】［第２の実施例］第３図に、本発明による
第２の実施例を示す。図３は多入力論理回路ブロックの
模式回路図である。同図において、２０１−１〜ｎはｎ
入力に対応した全て同一タイミングでスイッチするリセ
ットスイッチ、２０２−１〜ｎはｎ入力に対応した入力
演算用コンデンサ、２０３−１〜ｎはｎ入力に対応した
全て同一タイミングでスイッチする信号転送スイッチ、
２０５はセンスアンプ、２０６はセンスアンプ内の第１
のインバータ、２０４はセンスアンプ内の第２のインバ
ータ、２０８はリセットスイッチ２０１−１〜ｎを介し
て入力演算用コンデンサ２０２−１〜ｎをリセットする
ためのリセット電源、２１１はセンスアンプ２０５の出
力端子、２０９は入力演算コンデンサ２０２−１〜ｎ及
び該センスアンプ２０５内の該第１のインバータ２０６
の入力容量等を含む寄生容量、２０７は第２のリセット
スイッチ、２１０は第１のインバータ２０６の入力端子
部をリセットする第２のリセット電源である。
第２の実施例を示す。図３は多入力論理回路ブロックの
模式回路図である。同図において、２０１−１〜ｎはｎ
入力に対応した全て同一タイミングでスイッチするリセ
ットスイッチ、２０２−１〜ｎはｎ入力に対応した入力
演算用コンデンサ、２０３−１〜ｎはｎ入力に対応した
全て同一タイミングでスイッチする信号転送スイッチ、
２０５はセンスアンプ、２０６はセンスアンプ内の第１
のインバータ、２０４はセンスアンプ内の第２のインバ
ータ、２０８はリセットスイッチ２０１−１〜ｎを介し
て入力演算用コンデンサ２０２−１〜ｎをリセットする
ためのリセット電源、２１１はセンスアンプ２０５の出
力端子、２０９は入力演算コンデンサ２０２−１〜ｎ及
び該センスアンプ２０５内の該第１のインバータ２０６
の入力容量等を含む寄生容量、２０７は第２のリセット
スイッチ、２１０は第１のインバータ２０６の入力端子
部をリセットする第２のリセット電源である。
【００４４】また、図３において、ＩＮ−１ 、ＩＮ−
２、〜ＩＮ−ｎは入力端子で計ｎ個の多入力端子であ
る。また、該入力演算用コンデンサ２０２−１〜ｎの値
は共通でも各々に異なってもよい。
２、〜ＩＮ−ｎは入力端子で計ｎ個の多入力端子であ
る。また、該入力演算用コンデンサ２０２−１〜ｎの値
は共通でも各々に異なってもよい。
【００４５】図４は、本実施例の回路の動作タイミング
チャートである。同図を用いて本実施例の動作を説明す
る。まずリセットパルスφRES により該入力演算コンデ
ンサ２０２−１〜ｎの入力端ａ側を、リセット電源２０
８で定まる直流電位にリセットする。該リセット電源２
０８は、例えば電源電圧が５Ｖ系であった場合、そのほ
ぼ半分の約２．５Ｖを用いる。なおリセット電圧はこれ
に限るものではなく他の電圧でもよい。
チャートである。同図を用いて本実施例の動作を説明す
る。まずリセットパルスφRES により該入力演算コンデ
ンサ２０２−１〜ｎの入力端ａ側を、リセット電源２０
８で定まる直流電位にリセットする。該リセット電源２
０８は、例えば電源電圧が５Ｖ系であった場合、そのほ
ぼ半分の約２．５Ｖを用いる。なおリセット電圧はこれ
に限るものではなく他の電圧でもよい。
【００４６】この時、ほぼ同時にセンスアンプ２０５内
のインバータ２０６の入力端を第２のリセットスイッチ
２０７を導通させることにより、第２のリセット電源２
１０で定まる電圧値にリセットする。この第２のリセッ
ト電源２１０はインバター２０６の出力が反転する論理
反転電圧近傍の値が選ばれる。このようにして、該入力
演算用コンデンサの共通接続部ｂはリセットされる。こ
の状態で、リセットパルスφREs をＯＦＦするが、この
時、リセットスイッチ２０７をリセットスイッチ２０１
−１〜ｎをＯＦＦするタイミングに対して、同時かまた
は少々ＯＦＦになる時間を遅らせることで、共通接続部
ｂすなわち該インバータ２０６の入力端は、リセットス
イッチによる電圧振られは、わずかな時間低インピーダ
ンス化が保たれる為、該第２のリセット電源２１０によ
って設定された論理反転振幅近傍の値に定まる。
のインバータ２０６の入力端を第２のリセットスイッチ
２０７を導通させることにより、第２のリセット電源２
１０で定まる電圧値にリセットする。この第２のリセッ
ト電源２１０はインバター２０６の出力が反転する論理
反転電圧近傍の値が選ばれる。このようにして、該入力
演算用コンデンサの共通接続部ｂはリセットされる。こ
の状態で、リセットパルスφREs をＯＦＦするが、この
時、リセットスイッチ２０７をリセットスイッチ２０１
−１〜ｎをＯＦＦするタイミングに対して、同時かまた
は少々ＯＦＦになる時間を遅らせることで、共通接続部
ｂすなわち該インバータ２０６の入力端は、リセットス
イッチによる電圧振られは、わずかな時間低インピーダ
ンス化が保たれる為、該第２のリセット電源２１０によ
って設定された論理反転振幅近傍の値に定まる。
【００４７】次に、転送パルスφT のＨｉｇｈにより、
転送スイッチ２０１−１〜ｎが導通して、各入力端子Ｉ
Ｎ−１〜ｎの入力信号が該入力演算用コンデンサ２０２
−１〜ｎに転送される。
転送スイッチ２０１−１〜ｎが導通して、各入力端子Ｉ
Ｎ−１〜ｎの入力信号が該入力演算用コンデンサ２０２
−１〜ｎに転送される。
【００４８】ここで入力演算用コンデンサ２０２−１〜
ｎの容量値がｎ個共にＣｉ、寄生容量の容量値をＣｏと
すると、該共通接続部ｂの一端は１個の入力端子の変化
分に対して容量分割により該共通接続部ｂすなわち該イ
ンバータ２０６の電位は、第２のリセット電圧より （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］ ……（３） だけ変化する。
ｎの容量値がｎ個共にＣｉ、寄生容量の容量値をＣｏと
すると、該共通接続部ｂの一端は１個の入力端子の変化
分に対して容量分割により該共通接続部ｂすなわち該イ
ンバータ２０６の電位は、第２のリセット電圧より （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］ ……（３） だけ変化する。
【００４９】ここでＶは入力の電圧変化分であり、例え
ば入力端側ａの電位が２．５Ｖにリセットされていたと
すると、当該リセット電圧からＬｏｗ−ｌｅｖｅｌに相
当するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当する
５Ｖに変化する。すなわち該リセット電圧より±２．５
Ｖの変化が信号として入力される。そうするとインバー
タ２０６の入力端の第２のリセット電位から ±〔（２．５×Ｃｉ）／（Ｃｏ＋ｎＣｉ）〕 ［Ｖ］……（４） 分だけ変化する。
ば入力端側ａの電位が２．５Ｖにリセットされていたと
すると、当該リセット電圧からＬｏｗ−ｌｅｖｅｌに相
当するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当する
５Ｖに変化する。すなわち該リセット電圧より±２．５
Ｖの変化が信号として入力される。そうするとインバー
タ２０６の入力端の第２のリセット電位から ±〔（２．５×Ｃｉ）／（Ｃｏ＋ｎＣｉ）〕 ［Ｖ］……（４） 分だけ変化する。
【００５０】従って、インバータ２０６の入力電圧が該
第２のリセット電位すなわち論理反転振幅近傍の値から
変化すると、該インバータ２０６の出力電圧はそれに応
じて正転又は反転する。Ｎ個の入力端子ＩＮ−１〜ｎに
それぞれ信号が入力されると、インバータ２０６の入力
端には、容量分割出力のＮ個の和が入力される。結局、
それぞれの各容量の入力端子側ａに入力される電位変化
に応じて、センスアンプ２０５の出力端２１１は、Ｈｉ
ｇｈ−ＬｅｖｅｌかＬｏｗ−ｌｅｖｅｌの信号が現われ
る。
第２のリセット電位すなわち論理反転振幅近傍の値から
変化すると、該インバータ２０６の出力電圧はそれに応
じて正転又は反転する。Ｎ個の入力端子ＩＮ−１〜ｎに
それぞれ信号が入力されると、インバータ２０６の入力
端には、容量分割出力のＮ個の和が入力される。結局、
それぞれの各容量の入力端子側ａに入力される電位変化
に応じて、センスアンプ２０５の出力端２１１は、Ｈｉ
ｇｈ−ＬｅｖｅｌかＬｏｗ−ｌｅｖｅｌの信号が現われ
る。
【００５１】以上のように構成することで、多入力端子
への多入力信号に対して、ノイズのない安定した信頼性
ある高速な並列演算を行なう回路が構成される。また、
この回路において通常のバイナリ論理回路に比べてトラ
ンジスタ数が少なく構成でき、高速化と合せて低消費電
力化にも適している。
への多入力信号に対して、ノイズのない安定した信頼性
ある高速な並列演算を行なう回路が構成される。また、
この回路において通常のバイナリ論理回路に比べてトラ
ンジスタ数が少なく構成でき、高速化と合せて低消費電
力化にも適している。
【００５２】［第３の実施例］第５図に本発明による第
３実施例を示す。同図において、ＩＮ−１からＩＮ−ｎ
は入力端子でｎ個の多入力端子である。２０２−１〜ｎ
はｎ個の入力演算用コンデンサであり、２０１−１〜ｎ
はｎ入力に対応したリセットスイッチ、２０３−１〜ｎ
はｎ入力に対応した信号転送スイッチ、２０５はセンス
アンプ、２０６はセンスアンプ２０５内のインバータ、
２０４はセンスアンプ２０５内の第２のインバータ、２
１２は該インバータ２０６の入出力間を導通／非導通に
するリセットスイッチ、２０８はリセットスイッチ２０
１−１〜ｎの一方の端子に接続されたリセット電源、２
１１は出力端子、２０９は該入力演算コンデンサ、２０
２−１〜ｎ及び該センスアンプ２０５内の該インバータ
入力容量を含む寄生容量である。また、入力演算用コン
デンサ２０２−１〜ｎの値は共通でも各々に異なっても
よい。
３実施例を示す。同図において、ＩＮ−１からＩＮ−ｎ
は入力端子でｎ個の多入力端子である。２０２−１〜ｎ
はｎ個の入力演算用コンデンサであり、２０１−１〜ｎ
はｎ入力に対応したリセットスイッチ、２０３−１〜ｎ
はｎ入力に対応した信号転送スイッチ、２０５はセンス
アンプ、２０６はセンスアンプ２０５内のインバータ、
２０４はセンスアンプ２０５内の第２のインバータ、２
１２は該インバータ２０６の入出力間を導通／非導通に
するリセットスイッチ、２０８はリセットスイッチ２０
１−１〜ｎの一方の端子に接続されたリセット電源、２
１１は出力端子、２０９は該入力演算コンデンサ、２０
２−１〜ｎ及び該センスアンプ２０５内の該インバータ
入力容量を含む寄生容量である。また、入力演算用コン
デンサ２０２−１〜ｎの値は共通でも各々に異なっても
よい。
【００５３】また上述した図４は本実施例の回路の動作
タイミング説明図である。同図を用いて、本実施例の動
作を説明する。まずリセットパルスφRES により、入力
演算コンデンサ２０２−１〜ｎの入力端子ａ側を全て同
時にリセット電源２０８で定まる直流電位にリセットす
る。該リセット電源２０８は、例えば電源電圧が５Ｖ系
であった場合そのほぼ半分の約２．５Ｖを用いる。ただ
しリセット電圧はこれに限るものではなく他の電圧でも
よい。
タイミング説明図である。同図を用いて、本実施例の動
作を説明する。まずリセットパルスφRES により、入力
演算コンデンサ２０２−１〜ｎの入力端子ａ側を全て同
時にリセット電源２０８で定まる直流電位にリセットす
る。該リセット電源２０８は、例えば電源電圧が５Ｖ系
であった場合そのほぼ半分の約２．５Ｖを用いる。ただ
しリセット電圧はこれに限るものではなく他の電圧でも
よい。
【００５４】この時、ほぼ同時にセンスアンプ２０５内
のインバータ２０６の入力と出力を導通させるリセット
スイッチ２１２をリセットパルスφRES に同期してＯＮ
させる。該インバータ２０６の入出力端子が導通する
と、負帰還がかかり最終的に論理反転電圧値に入出力端
子電圧が収束する。すなわち該インバータ２０６の入力
が該論理反転電圧値より大きい時、出力はＬｏｗ−ｌｅ
ｖｅｌへ、該論理振幅より小さい時、出力はＨｉｇｈ−
ｌｅｖｅｌへ向う。
のインバータ２０６の入力と出力を導通させるリセット
スイッチ２１２をリセットパルスφRES に同期してＯＮ
させる。該インバータ２０６の入出力端子が導通する
と、負帰還がかかり最終的に論理反転電圧値に入出力端
子電圧が収束する。すなわち該インバータ２０６の入力
が該論理反転電圧値より大きい時、出力はＬｏｗ−ｌｅ
ｖｅｌへ、該論理振幅より小さい時、出力はＨｉｇｈ−
ｌｅｖｅｌへ向う。
【００５５】また、リセットパルスφRES をＯＦＦする
と該コンデンサ２０２の入力側ａはリセット電圧源２０
８のリセット電圧値に、また該コンデンサ２０２の共通
接続側ｂは該インバータ２０６の該論理反転電圧近傍値
にリセットされる。これによりコンデンサー２０２の両
端はリセットされる。
と該コンデンサ２０２の入力側ａはリセット電圧源２０
８のリセット電圧値に、また該コンデンサ２０２の共通
接続側ｂは該インバータ２０６の該論理反転電圧近傍値
にリセットされる。これによりコンデンサー２０２の両
端はリセットされる。
【００５６】次に、転送パルスφT により転送スイッチ
２０１−１〜ｎが導通して信号が該入力演算用コンデン
サ２０２−１〜ｎに転送される。
２０１−１〜ｎが導通して信号が該入力演算用コンデン
サ２０２−１〜ｎに転送される。
【００５７】ここで、入力演算用コンデンサ２０２−１
〜ｎの容量値が、ｎ個共にＣｉ、寄生容量の容量値Ｃｏ
とすると、該共通接続部ｂの一端は１個の入力端子の変
化分に対して容量分割により該共通接続部ｂすなわちイ
ンバータ２０６の電位は、該第２のリセット電圧より （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］……（５） だけ変化する。
〜ｎの容量値が、ｎ個共にＣｉ、寄生容量の容量値Ｃｏ
とすると、該共通接続部ｂの一端は１個の入力端子の変
化分に対して容量分割により該共通接続部ｂすなわちイ
ンバータ２０６の電位は、該第２のリセット電圧より （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］……（５） だけ変化する。
【００５８】ここでＶは入力の電圧変化分であり、例え
ば該入力端側ａの電位が２．５Ｖにリセットされていた
とすると、該リセット電圧からＬｏｗ−ｌｅｖｅｌに相
当するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当する
５Ｖに変化する。すなわち該リセット電圧より±２．５
Ｖの変化が信号として入力されると、該インバータ２０
６の入力リセット電位より ±〔（２．５×Ｃｉ）／（Ｃｏ＋ｎＣｉ）〕 ［Ｖ］……（６） 分だけ変化する。
ば該入力端側ａの電位が２．５Ｖにリセットされていた
とすると、該リセット電圧からＬｏｗ−ｌｅｖｅｌに相
当するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当する
５Ｖに変化する。すなわち該リセット電圧より±２．５
Ｖの変化が信号として入力されると、該インバータ２０
６の入力リセット電位より ±〔（２．５×Ｃｉ）／（Ｃｏ＋ｎＣｉ）〕 ［Ｖ］……（６） 分だけ変化する。
【００５９】該インバータ２０６の入力電圧が、リセッ
ト電位すなわち論理反転電圧の値から変化すると、該イ
ンバータ２０６の出力電圧はそれに応じて反転する。Ｎ
個の入力にそれぞれ信号が入力されると、該インバータ
２０６の入力端には、容量分割出力のＮ個の和が入力さ
れる。結局、それぞれの各容量の入力端子側ａに入力さ
れる電位変化に応じて、センスアンプ２０５の出力端２
１１は、Ｈｉｇｈ−ｌｅｖｅｌかＬｏｗ−ｌｅｖｅｌの
信号が現われる。
ト電位すなわち論理反転電圧の値から変化すると、該イ
ンバータ２０６の出力電圧はそれに応じて反転する。Ｎ
個の入力にそれぞれ信号が入力されると、該インバータ
２０６の入力端には、容量分割出力のＮ個の和が入力さ
れる。結局、それぞれの各容量の入力端子側ａに入力さ
れる電位変化に応じて、センスアンプ２０５の出力端２
１１は、Ｈｉｇｈ−ｌｅｖｅｌかＬｏｗ−ｌｅｖｅｌの
信号が現われる。
【００６０】以上のような構成をすることで、インバー
タ２０６の入出力負帰還作用によりインバータ２０６の
入力端は、正確に論理反転電位値に収束し、製造バラツ
キにより論理反転電圧値がバラツイても、自動的にイン
バータの入力端を論理反転電圧に収束してくれる為、高
精度な演算が実現可能な多入力論理回路できる。また多
入力信号において、高速に並列で演算を行う為、通常の
バイナリ論理回路に比べてトランジスタ数が少ない構成
で、高速化と合せて低消費電力化を実現する。
タ２０６の入出力負帰還作用によりインバータ２０６の
入力端は、正確に論理反転電位値に収束し、製造バラツ
キにより論理反転電圧値がバラツイても、自動的にイン
バータの入力端を論理反転電圧に収束してくれる為、高
精度な演算が実現可能な多入力論理回路できる。また多
入力信号において、高速に並列で演算を行う為、通常の
バイナリ論理回路に比べてトランジスタ数が少ない構成
で、高速化と合せて低消費電力化を実現する。
【００６１】［第４の実施例］次に、第４の実施例とし
て、第３の実施例による図５について、より具体的な回
路図を第６図に示す。同図において、４００はリセット
スイッチ用Ｎ−ＭＯＳトランジスタで、そのゲートがリ
セット制御信号ΦRES ４０６に接続され、ソース端がリ
セット電圧４１３に接続され、ドレイン端は入力演算用
コンデンサ４１０−１に接続されている。電源シンボル
４０４は該リセット電位４１３と同一の電位と定めて、
以後使用する。またＮ−ＭＯＳトランジスタ４０１及び
ＰＭＯＳトランジスタ４０２は対をなし、トランスミッ
ションゲートを構成し、信号転送用スイッチとして使用
される。該ＭＯＳトランジスタ４０１及び４０２は、そ
れぞれのドレイン及びソース端子は、他方のそれと接続
されており該ＮーＭＯＳトランジスタ４０１のゲートは
転送制御信号ΦT ４１４に接続されており、該ＰーＭＯ
Ｓトランジスタ４０２のゲートは、インバータ４０３を
介して該転送制御信号ΦT ４１４に接続されている。４
０５は１入力に対する入力スイッチユニットを表わし、
該リセット用スイッチ４００と信号転送用の該トランス
ファゲート４０１及び４０２を有している。
て、第３の実施例による図５について、より具体的な回
路図を第６図に示す。同図において、４００はリセット
スイッチ用Ｎ−ＭＯＳトランジスタで、そのゲートがリ
セット制御信号ΦRES ４０６に接続され、ソース端がリ
セット電圧４１３に接続され、ドレイン端は入力演算用
コンデンサ４１０−１に接続されている。電源シンボル
４０４は該リセット電位４１３と同一の電位と定めて、
以後使用する。またＮ−ＭＯＳトランジスタ４０１及び
ＰＭＯＳトランジスタ４０２は対をなし、トランスミッ
ションゲートを構成し、信号転送用スイッチとして使用
される。該ＭＯＳトランジスタ４０１及び４０２は、そ
れぞれのドレイン及びソース端子は、他方のそれと接続
されており該ＮーＭＯＳトランジスタ４０１のゲートは
転送制御信号ΦT ４１４に接続されており、該ＰーＭＯ
Ｓトランジスタ４０２のゲートは、インバータ４０３を
介して該転送制御信号ΦT ４１４に接続されている。４
０５は１入力に対する入力スイッチユニットを表わし、
該リセット用スイッチ４００と信号転送用の該トランス
ファゲート４０１及び４０２を有している。
【００６２】また、入力端子が４０７のＩＮー１、４０
８のＩＮー２、４０９のＩＮ−Ｎとｎ個ある場合、入力
スイッチユニット４０５もＮ個あり、それぞれに対応す
る。４１０−１〜ｎは入力演算用コンデンサであり、ｎ
入力の場合ｎ個あり、一端は該入力スイッチユニット４
０５の出力すなわち該リセット用ＮＭＯＳ４００のドレ
イン端と該トランスミッションゲートを構成する該ＮＭ
ＯＳトランジスタ４０１と該ＰＭＯＳトランジスタの共
通ドレイン端の接点に接続され、リセット電圧又は信号
情報を受ける。４５０は該入力演算用コンデンサ４１０
−１〜ｎの共通端とセンスアンプ２５０の入力端の接点
等に存在する寄生容量である。
８のＩＮー２、４０９のＩＮ−Ｎとｎ個ある場合、入力
スイッチユニット４０５もＮ個あり、それぞれに対応す
る。４１０−１〜ｎは入力演算用コンデンサであり、ｎ
入力の場合ｎ個あり、一端は該入力スイッチユニット４
０５の出力すなわち該リセット用ＮＭＯＳ４００のドレ
イン端と該トランスミッションゲートを構成する該ＮＭ
ＯＳトランジスタ４０１と該ＰＭＯＳトランジスタの共
通ドレイン端の接点に接続され、リセット電圧又は信号
情報を受ける。４５０は該入力演算用コンデンサ４１０
−１〜ｎの共通端とセンスアンプ２５０の入力端の接点
等に存在する寄生容量である。
【００６３】次に、該センスアンプ２５０の内部回路を
説明する。４２１はＮＭＯＳトランジスタ、４２０はＰ
ＭＯＳトランジスタであり、対になって第１のインバー
タを形成している。該Ｎ−ＭＯＳトランジスタ４２１の
ソースはＧＮＤへ、ドレインは該Ｐ−ＭＯＳトランジス
タ４２０のドレインに接続され、該ＰＭＯＳトランジス
タ４２０のソースは電源電圧４２２に接続される。また
該ＮＭＯＳトランジスタ４２１と該ＰＭＯＳトランジス
タ４２０のゲートはつながっており、その接点は該入力
演算コンデンサ４１０−１〜ｎの共通接続端とＮＭＯＳ
トランジスタ４２３で構成された第２のリセットスイッ
チの一端（ドレイン又はソース）に接続されている。
説明する。４２１はＮＭＯＳトランジスタ、４２０はＰ
ＭＯＳトランジスタであり、対になって第１のインバー
タを形成している。該Ｎ−ＭＯＳトランジスタ４２１の
ソースはＧＮＤへ、ドレインは該Ｐ−ＭＯＳトランジス
タ４２０のドレインに接続され、該ＰＭＯＳトランジス
タ４２０のソースは電源電圧４２２に接続される。また
該ＮＭＯＳトランジスタ４２１と該ＰＭＯＳトランジス
タ４２０のゲートはつながっており、その接点は該入力
演算コンデンサ４１０−１〜ｎの共通接続端とＮＭＯＳ
トランジスタ４２３で構成された第２のリセットスイッ
チの一端（ドレイン又はソース）に接続されている。
【００６４】また、該第１のインバータの出力すなわち
該Ｐ−ＭＯＳ４２０のドレインと該Ｎ−ＭＯＳ４２１の
ドレインの接点は、該ＮＭＯＳ４２３の他端とＮＭＯＳ
４２５とＰＭＯＳ４２４で構成されるトランスミッショ
ンゲートの入力に接続されている。該ＮＭＯＳ４２５と
該ＰＭＯＳ４２４のドレインとドレイン、ソースとソー
スは接続されており、該ＮＭＯＳ４２４のゲートは制御
信号４２７のΦTTに直接つながり、該ＰＭＯＳ４２５の
ゲートは、インバータ４２６を介して該制御信号ΦTTに
つながっている。該トランスミッションゲートの出力端
には、ＮＭＯＳ４２９はＰＭＯＳ４２８で構成される第
２のインバータに接続され、該第２のインバーターの出
力、すなわち該ＰＭＯＳ４２８のドレインと該ＮＭＯＳ
４２９のドレインの接点が論理出力となり外部へ出力さ
れる。
該Ｐ−ＭＯＳ４２０のドレインと該Ｎ−ＭＯＳ４２１の
ドレインの接点は、該ＮＭＯＳ４２３の他端とＮＭＯＳ
４２５とＰＭＯＳ４２４で構成されるトランスミッショ
ンゲートの入力に接続されている。該ＮＭＯＳ４２５と
該ＰＭＯＳ４２４のドレインとドレイン、ソースとソー
スは接続されており、該ＮＭＯＳ４２４のゲートは制御
信号４２７のΦTTに直接つながり、該ＰＭＯＳ４２５の
ゲートは、インバータ４２６を介して該制御信号ΦTTに
つながっている。該トランスミッションゲートの出力端
には、ＮＭＯＳ４２９はＰＭＯＳ４２８で構成される第
２のインバータに接続され、該第２のインバーターの出
力、すなわち該ＰＭＯＳ４２８のドレインと該ＮＭＯＳ
４２９のドレインの接点が論理出力となり外部へ出力さ
れる。
【００６５】図４は上述と同様に本回路の回路動作を示
すタイミングチャートであり、第６図は前記第３の実施
例をトランジスタ素子で書いたものであるので、その動
作原理は同じである。
すタイミングチャートであり、第６図は前記第３の実施
例をトランジスタ素子で書いたものであるので、その動
作原理は同じである。
【００６６】まず、リセット制御信号ΦRES により該入
力演算コンデンサ４１０ー１〜ｎの入力端ａ側を、該リ
セットスイッチＮＭＯＳ４００で、リセット電源４１３
で定まる直流電位にリセットする。該リセット電源４１
３は、例えば電源電圧から５Ｖ系であった場合、そのほ
ぼ半分の約２．５Ｖを用いる。リセット電圧はこれに限
るものではなく他の電圧でもよい。
力演算コンデンサ４１０ー１〜ｎの入力端ａ側を、該リ
セットスイッチＮＭＯＳ４００で、リセット電源４１３
で定まる直流電位にリセットする。該リセット電源４１
３は、例えば電源電圧から５Ｖ系であった場合、そのほ
ぼ半分の約２．５Ｖを用いる。リセット電圧はこれに限
るものではなく他の電圧でもよい。
【００６７】この時、ほぼ同時に該センスアンプ内該Ｎ
ＭＯＳ４２１と該ＰＭＯＳ４２０で構成されたインバー
タの入力と出力を導通させる該リセットスイッチＮＭＯ
Ｓ４２３をリセット制御信号ΦRES に同期してＯＮさせ
る。インバータの該ＮＭＯＳ４２１と該ＰＭＯＳ４２０
で構成された入出力端が導通すると、出力から入力に逆
相で負帰還がかかり、最終的に論理反転電圧値に入出力
端子が収束する。すなわち該ＮＭＯＳ４２１と該ＰＭＯ
Ｓ４２０で構成されたインバータの入力が該論理反転電
圧値より大きい時、出力はＬｏｗ−ｌｅｖｅｌへ、該論
理振幅より小さい時、出力はＨｉｇｈ−ｌｅｖｅｌへ向
って、該論理反転電圧値に収束する。
ＭＯＳ４２１と該ＰＭＯＳ４２０で構成されたインバー
タの入力と出力を導通させる該リセットスイッチＮＭＯ
Ｓ４２３をリセット制御信号ΦRES に同期してＯＮさせ
る。インバータの該ＮＭＯＳ４２１と該ＰＭＯＳ４２０
で構成された入出力端が導通すると、出力から入力に逆
相で負帰還がかかり、最終的に論理反転電圧値に入出力
端子が収束する。すなわち該ＮＭＯＳ４２１と該ＰＭＯ
Ｓ４２０で構成されたインバータの入力が該論理反転電
圧値より大きい時、出力はＬｏｗ−ｌｅｖｅｌへ、該論
理振幅より小さい時、出力はＨｉｇｈ−ｌｅｖｅｌへ向
って、該論理反転電圧値に収束する。
【００６８】そうして、リセットパルスΦRES をＯＦＦ
すると、該入力演算コンデンサー４１０−１〜ｎの入力
側ａは、リセット電圧源４１３のリセット電圧値に、ま
た該入力演算コンデンサ４１０−１〜ｎの共通接続側ｂ
は、該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で構成された
インバータの該論理反転電圧値にリセットされる。これ
により入力演算コンデンサー４１０−１〜ｎの両端はリ
セットされる。
すると、該入力演算コンデンサー４１０−１〜ｎの入力
側ａは、リセット電圧源４１３のリセット電圧値に、ま
た該入力演算コンデンサ４１０−１〜ｎの共通接続側ｂ
は、該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で構成された
インバータの該論理反転電圧値にリセットされる。これ
により入力演算コンデンサー４１０−１〜ｎの両端はリ
セットされる。
【００６９】次に、転送パルスΦT により転送スイッチ
ＮＭＯＳ４０１とＰＭＯＳ４０２が導通して、入力信号
が該入力演算用コンデンサ４１０−１〜ｎに転送され
る。
ＮＭＯＳ４０１とＰＭＯＳ４０２が導通して、入力信号
が該入力演算用コンデンサ４１０−１〜ｎに転送され
る。
【００７０】ここで、入力演算用コンデンサ４１０−１
〜ｎの容量値がｎ個共にＣｉ、寄生容量の容量値はＣｏ
とすると、該共通接続部ｂの一端は１個の入力端子の変
化分に対して容量分割により変化し、該共通接続部ｂす
なわち該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で構成され
たインバータの電位は、 （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］……（７） だけ変化する。
〜ｎの容量値がｎ個共にＣｉ、寄生容量の容量値はＣｏ
とすると、該共通接続部ｂの一端は１個の入力端子の変
化分に対して容量分割により変化し、該共通接続部ｂす
なわち該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で構成され
たインバータの電位は、 （Ｃｉ×Ｖ）／（Ｃｏ＋ｎＣｉ） ［Ｖ］……（７） だけ変化する。
【００７１】ここでＶは入力の電圧変化であり、例えば
該入力端側ａの電位が２．５Ｖにリセットされていたと
すると、該リセット電圧からＬｏｗ−ｌｅｖｅｌに相当
するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当する５
Ｖに変化する。すなわち該リセット電圧より±２．５Ｖ
の変化が信号として入力される。そうすれば、共通接続
部ｂの電位は、該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で
構成されたインバータの入力リセット電圧より ±２．５×Ｃｉ／（Ｃｏ＋ｎＣｉ） ［Ｖ］ ……（８） 分だけ変化する。
該入力端側ａの電位が２．５Ｖにリセットされていたと
すると、該リセット電圧からＬｏｗ−ｌｅｖｅｌに相当
するＯＶ、もしくはＨｉｇｈ−ｌｅｖｅｌに相当する５
Ｖに変化する。すなわち該リセット電圧より±２．５Ｖ
の変化が信号として入力される。そうすれば、共通接続
部ｂの電位は、該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で
構成されたインバータの入力リセット電圧より ±２．５×Ｃｉ／（Ｃｏ＋ｎＣｉ） ［Ｖ］ ……（８） 分だけ変化する。
【００７２】該ＮＭＯＳ４２１とＰＭＯＳ４２０で構成
されたインバータの入力電圧が、リセット電位すなわち
論理反転電圧の値から変化すると、該ＮＭＯＳ４２１と
該ＰＭＯＳ４２０で構成されたインバータの出力電圧は
それに応じて正転又は反転する。
されたインバータの入力電圧が、リセット電位すなわち
論理反転電圧の値から変化すると、該ＮＭＯＳ４２１と
該ＰＭＯＳ４２０で構成されたインバータの出力電圧は
それに応じて正転又は反転する。
【００７３】即ち、Ｎ個の入力にそれぞれ信号が入力さ
れると、該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で構成さ
れたインバータの入力端には、容量分割出力のＮ個の和
が入力される。結局、それぞれの各容量の入力端子側ａ
に入力される電位変化に応じて、該ＮＭＯＳ４２１と該
ＰＭＯＳ４２０で構成されたインバータの出力がリセッ
ト電位より変化し、その変化がある程度安定した所で、
該制御信号４２７のΦ TTをアクティブにして、該ＮＭＯ
Ｓ４２４と該ＰＭＯＳ４２５で構成されたトランスミッ
ションゲートをＯＮして、該ＮＭＯＳ４２９と該ＰＭＯ
Ｓ４２８で構成される第２のインバータの入力ゲートに
信号を伝送し、この該第２のインバーターの出力４３１
からセンスアンプ２０５の出力になって、論理的Ｈｉｇ
ｈ−ｌｅｖｅｌかＬｏｗ−ｌｅｖｅｌを確定して出力す
る。
れると、該ＮＭＯＳ４２１と該ＰＭＯＳ４２０で構成さ
れたインバータの入力端には、容量分割出力のＮ個の和
が入力される。結局、それぞれの各容量の入力端子側ａ
に入力される電位変化に応じて、該ＮＭＯＳ４２１と該
ＰＭＯＳ４２０で構成されたインバータの出力がリセッ
ト電位より変化し、その変化がある程度安定した所で、
該制御信号４２７のΦ TTをアクティブにして、該ＮＭＯ
Ｓ４２４と該ＰＭＯＳ４２５で構成されたトランスミッ
ションゲートをＯＮして、該ＮＭＯＳ４２９と該ＰＭＯ
Ｓ４２８で構成される第２のインバータの入力ゲートに
信号を伝送し、この該第２のインバーターの出力４３１
からセンスアンプ２０５の出力になって、論理的Ｈｉｇ
ｈ−ｌｅｖｅｌかＬｏｗ−ｌｅｖｅｌを確定して出力す
る。
【００７４】以上のような構成をすることで、インバー
タの入出力負帰還作用により、リセット時に、インバー
タの入力端は正確に論理反転電圧値に収束し、製造バラ
ツキにより論理反転電圧値がバラツイても、自動的にイ
ンバータの入力端を論理反転電圧に収束してくれる為、
高精度な演算が実現可能な多入力論理回路を達成でき
る。また、多入力信号において高速に並列で演算を行う
為、通常のバイナリ論理回路に比べて、トランジスタ数
が少ない構成で、高速化と合せて低消費電力化を実現す
る。
タの入出力負帰還作用により、リセット時に、インバー
タの入力端は正確に論理反転電圧値に収束し、製造バラ
ツキにより論理反転電圧値がバラツイても、自動的にイ
ンバータの入力端を論理反転電圧に収束してくれる為、
高精度な演算が実現可能な多入力論理回路を達成でき
る。また、多入力信号において高速に並列で演算を行う
為、通常のバイナリ論理回路に比べて、トランジスタ数
が少ない構成で、高速化と合せて低消費電力化を実現す
る。
【００７５】［第５の実施例］次に、センスアンプ部の
別構成の回路を、第５の実施例として第７図を用いて説
明する。なお、図６と同様な機能を有するものは同一符
号で示し、詳細な説明は省略する。
別構成の回路を、第５の実施例として第７図を用いて説
明する。なお、図６と同様な機能を有するものは同一符
号で示し、詳細な説明は省略する。
【００７６】本実施例の構成が、第４の実施例の構成と
異なるのは、該センスアンプ２５０内の第１の該ＮＭＯ
Ｓ４２１と該ＰＭＯＳ４２０で構成されたインバータ
を、未使用時に、電源ライン４２２及びＧＮＤから切り
離し、不必要なインバータの貫通電流をなくし、低パワ
ー化を実現するものである。
異なるのは、該センスアンプ２５０内の第１の該ＮＭＯ
Ｓ４２１と該ＰＭＯＳ４２０で構成されたインバータ
を、未使用時に、電源ライン４２２及びＧＮＤから切り
離し、不必要なインバータの貫通電流をなくし、低パワ
ー化を実現するものである。
【００７７】具体的な構成を説明すると、該ＮＭＯＳ４
２１のソースはＧＮＤではなく、スイッチとして使用さ
れるＮＭＯＳ４３５のドレインに、またＰＭＯＳ４２０
のソースは電源ライン４２２ではなく、スイッチとして
使用されているＰＭＯＳ４３４のドレインに接続されて
いる。該スイッチＮＭＯＳ４３５のソースはＧＮＤに、
ゲートは制御信号ΦS1を入力する制御端子４３３に接続
されている。また該スイッチＰＭＯＳ４３４のソース
は、電源ライン４２２に接続され、ゲートは制御信号Φ
S2を入力する制御端子４３２に接続されている。
２１のソースはＧＮＤではなく、スイッチとして使用さ
れるＮＭＯＳ４３５のドレインに、またＰＭＯＳ４２０
のソースは電源ライン４２２ではなく、スイッチとして
使用されているＰＭＯＳ４３４のドレインに接続されて
いる。該スイッチＮＭＯＳ４３５のソースはＧＮＤに、
ゲートは制御信号ΦS1を入力する制御端子４３３に接続
されている。また該スイッチＰＭＯＳ４３４のソース
は、電源ライン４２２に接続され、ゲートは制御信号Φ
S2を入力する制御端子４３２に接続されている。
【００７８】基本動作として、入力信号の転送が終り、
初段のインバータの出力が変化した時点で、トランスフ
ァゲートを開けて後段のインバーターへ信号伝送後に、
制御信号ΦS1を該スイッチＮＭＯＳ４３５がＯＦＦする
Ｌｏｗ−ｌｅｖｅｌに、制御信号Φs2を該スイッチＰＭ
ＯＳ４３４がＯＦＦするＨｉｇｈ−ｌｅｖｅｌにセット
し、初段の該ＮＭＯＳ４２１と該ＰＭＯＳ４２０からな
るインバータをＯＦＦさせる。これによりセンスアンプ
２５０に使用されるチョッパ形インバータ、すなわち該
ＮＭＯＳ４２１とＰＭＯＳ４２０から構成されるインバ
ータの未使用時の、無駄な貫通電流をなくし低消費電力
化を実現する。なお、本実施例の動作は上記実施例４と
ほぼ同様なので説明を省略する。
初段のインバータの出力が変化した時点で、トランスフ
ァゲートを開けて後段のインバーターへ信号伝送後に、
制御信号ΦS1を該スイッチＮＭＯＳ４３５がＯＦＦする
Ｌｏｗ−ｌｅｖｅｌに、制御信号Φs2を該スイッチＰＭ
ＯＳ４３４がＯＦＦするＨｉｇｈ−ｌｅｖｅｌにセット
し、初段の該ＮＭＯＳ４２１と該ＰＭＯＳ４２０からな
るインバータをＯＦＦさせる。これによりセンスアンプ
２５０に使用されるチョッパ形インバータ、すなわち該
ＮＭＯＳ４２１とＰＭＯＳ４２０から構成されるインバ
ータの未使用時の、無駄な貫通電流をなくし低消費電力
化を実現する。なお、本実施例の動作は上記実施例４と
ほぼ同様なので説明を省略する。
【００７９】［第６の実施例］次に、センスアンプ部の
別構成の回路例を第６の実施例として第８図を用いて説
明する。なお、図６及び図７と同様な機能を有するもの
は同一符号で示し、詳細な説明は省略する。
別構成の回路例を第６の実施例として第８図を用いて説
明する。なお、図６及び図７と同様な機能を有するもの
は同一符号で示し、詳細な説明は省略する。
【００８０】本実施例の構成が、第４又は第５の実施例
の構成と異なるのは、該センスアンプ２０５にチョッパ
形インバータを使用していたのに対し、本実施例におい
てはラッチアンプ回路を利用した正帰還アンプを用いた
点である。
の構成と異なるのは、該センスアンプ２０５にチョッパ
形インバータを使用していたのに対し、本実施例におい
てはラッチアンプ回路を利用した正帰還アンプを用いた
点である。
【００８１】図８において、ＮＭＯＳトランジスタ５０
８と５０９は、ソース端が共通で、ゲートが互いに相手
側のドレインに接続され、ＰＭＯＳトランジスタ５１０
と５１１は、ソース端が共通で、ゲートが互いに相手側
のドレインに接続され、該ＮＭＯＳ５０８のドレインと
該ＮＭＯＳ５０９のゲートの接点が該ＰＭＯＳ５１０の
ドレインと該ＰＭＯＳ５１１のゲートの接点が共通接続
され、ラッチアンプの入力端ｃとなり、該ＮＭＯＳ５０
９のドレインと該５０８のゲートの接点と該ＰＭＯＳ５
１１のドレインと該ＰＭＯＳのゲートの接点が共通接続
され出力端ｂとなり、ラッチ形のセンスアンプを構成し
ている。
８と５０９は、ソース端が共通で、ゲートが互いに相手
側のドレインに接続され、ＰＭＯＳトランジスタ５１０
と５１１は、ソース端が共通で、ゲートが互いに相手側
のドレインに接続され、該ＮＭＯＳ５０８のドレインと
該ＮＭＯＳ５０９のゲートの接点が該ＰＭＯＳ５１０の
ドレインと該ＰＭＯＳ５１１のゲートの接点が共通接続
され、ラッチアンプの入力端ｃとなり、該ＮＭＯＳ５０
９のドレインと該５０８のゲートの接点と該ＰＭＯＳ５
１１のドレインと該ＰＭＯＳのゲートの接点が共通接続
され出力端ｂとなり、ラッチ形のセンスアンプを構成し
ている。
【００８２】第９図は本実施例の動作タイミングの説明
図である。同図を用いて本第６の実施例の動作を説明す
る。多入力側の制御転送パルス信号ΦT 及びリセットパ
ルス信号ΦRES は第３の実施例で説明した通り、リセッ
ト制御信号ΦRES で入力演算コンデンサ４１０−１〜ｎ
の入力端側ａをリセットし、該制御信号ΦT により入力
信号を転送する。該制御信号ΦRES で該入力演算コンデ
ンサ４１０−１〜ｎをリセットすると同時に、該入力演
算コンデンサ４１０−１〜ｎの共通接続側ｂを、制御端
子５１６の制御信号Ｒをアクティブにして、ＮＭＯＳト
ランジスタ５００でリセット電位４０４にリセットされ
る。またこれとほぼ同時に、該ラッチ形センスアンプの
入力ｃ点と出力ｄ点を、制御信号ＰＲをアクティブにし
て、ＮＭＯＳトランジスタ５０４と５１２で、該リセッ
ト電位４０４にリセットする。この時、第２の信号転送
スイッチＮＭＯＳ５０３はＯＦＦ状態とし、該入力演算
コンデンサ４１０−１〜ｎの共通接続部ｂ点と該ラッチ
形センスアンプの入力ｃ点を電気的に切り離し、各点を
リセットする。
図である。同図を用いて本第６の実施例の動作を説明す
る。多入力側の制御転送パルス信号ΦT 及びリセットパ
ルス信号ΦRES は第３の実施例で説明した通り、リセッ
ト制御信号ΦRES で入力演算コンデンサ４１０−１〜ｎ
の入力端側ａをリセットし、該制御信号ΦT により入力
信号を転送する。該制御信号ΦRES で該入力演算コンデ
ンサ４１０−１〜ｎをリセットすると同時に、該入力演
算コンデンサ４１０−１〜ｎの共通接続側ｂを、制御端
子５１６の制御信号Ｒをアクティブにして、ＮＭＯＳト
ランジスタ５００でリセット電位４０４にリセットされ
る。またこれとほぼ同時に、該ラッチ形センスアンプの
入力ｃ点と出力ｄ点を、制御信号ＰＲをアクティブにし
て、ＮＭＯＳトランジスタ５０４と５１２で、該リセッ
ト電位４０４にリセットする。この時、第２の信号転送
スイッチＮＭＯＳ５０３はＯＦＦ状態とし、該入力演算
コンデンサ４１０−１〜ｎの共通接続部ｂ点と該ラッチ
形センスアンプの入力ｃ点を電気的に切り離し、各点を
リセットする。
【００８３】これにより、該ラッチ形センスアンプ２０
５の入力端と出力端は同一の負荷寄生容量が付加された
のと同じ状態になり、正確なリセット動作が行なわれ
る。ちなみにＮＭＯＳトランジスタ５０１とＰＭＯＳト
ランジスタ５０２は、ドレイン及びソースがそれぞれ共
通で、ソースが該リセット電源に、ドレインがラッチ形
センスアンプの入力端ｃ点に接続されており、かつ該Ｎ
ＭＯＳ５０１のゲートはＧＮＤに、ＰＭＯＳ５０２のゲ
ートは電源４２２に接続され、共にＯＦＦ状態になって
いる。これは第４の実施例で説明したＮＭＯＳ４２５と
ＰＭＯＳ４２４で構成される出力用トランスファゲート
がｄ点に接続される為、この該出力用トランスファゲー
トの寄生容量と等価な容量を、入力端ｃ点につける為の
ものである。またＮＭＯＳ５１３も同様に、該第２の信
号転送スイッチＮＭＯＳ５０３によって等価な寄生容量
を出力端ｄ点につける為のものであり、かつ該第２の信
号転送ＮＭＯＳ５０３がＯＮする時に発生するノイズ
と、等価なノイズを発生させる為、センスアンプの該動
作を防止している。
５の入力端と出力端は同一の負荷寄生容量が付加された
のと同じ状態になり、正確なリセット動作が行なわれ
る。ちなみにＮＭＯＳトランジスタ５０１とＰＭＯＳト
ランジスタ５０２は、ドレイン及びソースがそれぞれ共
通で、ソースが該リセット電源に、ドレインがラッチ形
センスアンプの入力端ｃ点に接続されており、かつ該Ｎ
ＭＯＳ５０１のゲートはＧＮＤに、ＰＭＯＳ５０２のゲ
ートは電源４２２に接続され、共にＯＦＦ状態になって
いる。これは第４の実施例で説明したＮＭＯＳ４２５と
ＰＭＯＳ４２４で構成される出力用トランスファゲート
がｄ点に接続される為、この該出力用トランスファゲー
トの寄生容量と等価な容量を、入力端ｃ点につける為の
ものである。またＮＭＯＳ５１３も同様に、該第２の信
号転送スイッチＮＭＯＳ５０３によって等価な寄生容量
を出力端ｄ点につける為のものであり、かつ該第２の信
号転送ＮＭＯＳ５０３がＯＮする時に発生するノイズ
と、等価なノイズを発生させる為、センスアンプの該動
作を防止している。
【００８４】先述の説明にもどり、初期リセットでａ
点、ｂ点、ｃ点、ｄ点がリセット動作をしている時は、
該ラッチ形センスアンプ２０５は、ＮＭＯＳ５０７とＰ
ＭＯＳ５０６によりＯＦＦ状態になっている。該ＮＭＯ
Ｓ５０７のソースはＧＮＤに、ドレインは該ラッチ形セ
ンスアンプのＮＭＯＳ５０８と５０９の共通ソースに、
ゲートは制御端子５１９の制御信号ＥＶにつながってい
る。該ＰＭＯＳ５０６のソースは該電源４２２に、ドレ
インは該ラッチ形センスアンプのＰＭＯＳ５１０と５１
１の共通ソースに、ゲートは制御端子５１４の制御信号
ＬＴに接続されている。各点のリセット時には、該制御
信号ＥＶはＬｏｗ−ｌｅｖｅｌ、該制御信号ＬＴはＨｉ
ｇｈ−ｌｅｖｅｌになっており、該ＮＭＯＳスイッチ５
０７及び該ＰＭＯＳスイッチ５０６はＯＦＦしている。
またｄ点及びｃ点のリセット電位への収束を早める為
に、入出力間を導通状態にするイコライザスイッチＮＭ
ＯＳ５０５を設けている。該イコライザスイッチＮＭＯ
Ｓ５０５はソース（又はドレイン）はｃ点に、ドレイン
（又はソース）はｄ点に、ゲートは制御端子５１５の制
御信号ＥＱに接続されている。
点、ｂ点、ｃ点、ｄ点がリセット動作をしている時は、
該ラッチ形センスアンプ２０５は、ＮＭＯＳ５０７とＰ
ＭＯＳ５０６によりＯＦＦ状態になっている。該ＮＭＯ
Ｓ５０７のソースはＧＮＤに、ドレインは該ラッチ形セ
ンスアンプのＮＭＯＳ５０８と５０９の共通ソースに、
ゲートは制御端子５１９の制御信号ＥＶにつながってい
る。該ＰＭＯＳ５０６のソースは該電源４２２に、ドレ
インは該ラッチ形センスアンプのＰＭＯＳ５１０と５１
１の共通ソースに、ゲートは制御端子５１４の制御信号
ＬＴに接続されている。各点のリセット時には、該制御
信号ＥＶはＬｏｗ−ｌｅｖｅｌ、該制御信号ＬＴはＨｉ
ｇｈ−ｌｅｖｅｌになっており、該ＮＭＯＳスイッチ５
０７及び該ＰＭＯＳスイッチ５０６はＯＦＦしている。
またｄ点及びｃ点のリセット電位への収束を早める為
に、入出力間を導通状態にするイコライザスイッチＮＭ
ＯＳ５０５を設けている。該イコライザスイッチＮＭＯ
Ｓ５０５はソース（又はドレイン）はｃ点に、ドレイン
（又はソース）はｄ点に、ゲートは制御端子５１５の制
御信号ＥＱに接続されている。
【００８５】該イコライザ用スイッチＮＭＯＳ５０５は
制御信号ＥＱにより初期リセットと共にＯＮされ、リセ
ット動作が移る前にＯＦＦさせる。これにより該ラッチ
形アンプの入出力点ｃ点、ｄ点は高速にリセットされ
る。
制御信号ＥＱにより初期リセットと共にＯＮされ、リセ
ット動作が移る前にＯＦＦさせる。これにより該ラッチ
形アンプの入出力点ｃ点、ｄ点は高速にリセットされ
る。
【００８６】そうして、制御信号ΦRES をＯＦＦさせ、
該入力演算用コンデンサ４１０−１〜ｎの入力端ａ点の
リセットを終えると同時、または少々遅らせて、該制御
信号ＲとＲＰをＯＦＦし、リセット動作を終了する。こ
の状態で転送制御信号ΦT をＯＮし、該入力演算コンデ
ンサ４１０−１〜ｎに多入力の入力信号が入力される
と、共通接続側ｂ点はＮ個の入力信号に対応した容量分
割出力の和が変動分として変化する。この変化を同時ま
たは少々遅らせて、該制御信号ＣＮをアクティブにし、
第２の信号転送ＮＭＯＳ５０３を導通させ、該ラッチ形
アンプの入力ｃ点に信号を伝送する。
該入力演算用コンデンサ４１０−１〜ｎの入力端ａ点の
リセットを終えると同時、または少々遅らせて、該制御
信号ＲとＲＰをＯＦＦし、リセット動作を終了する。こ
の状態で転送制御信号ΦT をＯＮし、該入力演算コンデ
ンサ４１０−１〜ｎに多入力の入力信号が入力される
と、共通接続側ｂ点はＮ個の入力信号に対応した容量分
割出力の和が変動分として変化する。この変化を同時ま
たは少々遅らせて、該制御信号ＣＮをアクティブにし、
第２の信号転送ＮＭＯＳ５０３を導通させ、該ラッチ形
アンプの入力ｃ点に信号を伝送する。
【００８７】この第２の信号転送ＮＭＯＳ５０３がＯＮ
している間に、該制御信号ＥＶをアクティブにし、該ス
イッチＮＭＯＳ５０７をＯＮさせてから、該制御信号Ｃ
ＮをＯＦＦさせる。次に、制御信号ＬＴをＬｏｗ−ｌｅ
ｖｅｌにさせ、該ラッチ形アンプを完全にＯＮさせる。
この時の入力点変化が、リセット電位に対して高電位方
向に動けば、ｃ点はＨｉｇｈ−ｌｅｖｅｌに、ｄ点はＬ
ｏｗ−ｌｅｖｅｌに正帰還がかかり、高速に収束する。
また、この時の変化がリセット電位に対して低電位方向
に動けば、ｃ点はＬｏｗ−ｌｅｖｅｌに、ｄ点はＨｉｇ
ｈ−ｌｅｖｅｌに正帰還がかかり高速に収束する。
している間に、該制御信号ＥＶをアクティブにし、該ス
イッチＮＭＯＳ５０７をＯＮさせてから、該制御信号Ｃ
ＮをＯＦＦさせる。次に、制御信号ＬＴをＬｏｗ−ｌｅ
ｖｅｌにさせ、該ラッチ形アンプを完全にＯＮさせる。
この時の入力点変化が、リセット電位に対して高電位方
向に動けば、ｃ点はＨｉｇｈ−ｌｅｖｅｌに、ｄ点はＬ
ｏｗ−ｌｅｖｅｌに正帰還がかかり、高速に収束する。
また、この時の変化がリセット電位に対して低電位方向
に動けば、ｃ点はＬｏｗ−ｌｅｖｅｌに、ｄ点はＨｉｇ
ｈ−ｌｅｖｅｌに正帰還がかかり高速に収束する。
【００８８】該ラッチ形センスアンプは、リセット時と
信号変化時に、わずかに電流が流れる程度であり、正帰
還である為、ゲインも高く、高ゲインで低消費電力、高
速応答が実現出来る。
信号変化時に、わずかに電流が流れる程度であり、正帰
還である為、ゲインも高く、高ゲインで低消費電力、高
速応答が実現出来る。
【００８９】さらに、このラッチ形センスアンプを入力
の微小信号にまで対応するためには、リセット制御パル
ス信号ΦRES 信号と逆相パルスのΦRES (ber) を、ある
等価回路を介して、センスアンプの入力端子に入力す
る。この等価回路を接続することにより、リセット制御
パルス信号ΦRES がＮＭＯＳトランジスタをオフすると
きに生じるトランジスタのゲートとドレインの重なり容
量による電圧変化を打ち消すことが可能となり、所望電
位に、より正確に端子をリセットすることができる。こ
の等価回路として、例えば単なる容量でもよいし、ＰＭ
ＯＳトランジスタやＮＭＯＳトランジスタのドレインと
ソースを共通端子としたものでもよい。このような等価
回路を接続して、より正確に入力端子をリセットするこ
とができるため、センスアンプ入力端子電位を正確に設
定することができ、容量を介して変化する微小信号にま
で対応できる。
の微小信号にまで対応するためには、リセット制御パル
ス信号ΦRES 信号と逆相パルスのΦRES (ber) を、ある
等価回路を介して、センスアンプの入力端子に入力す
る。この等価回路を接続することにより、リセット制御
パルス信号ΦRES がＮＭＯＳトランジスタをオフすると
きに生じるトランジスタのゲートとドレインの重なり容
量による電圧変化を打ち消すことが可能となり、所望電
位に、より正確に端子をリセットすることができる。こ
の等価回路として、例えば単なる容量でもよいし、ＰＭ
ＯＳトランジスタやＮＭＯＳトランジスタのドレインと
ソースを共通端子としたものでもよい。このような等価
回路を接続して、より正確に入力端子をリセットするこ
とができるため、センスアンプ入力端子電位を正確に設
定することができ、容量を介して変化する微小信号にま
で対応できる。
【００９０】同様に、制御信号Ｒ、ＣＮ、ＰＲを供給さ
れる各ＮＭＯＳスイッチも、上記手法を用いることでさ
らに微少信号まで対応できる。
れる各ＮＭＯＳスイッチも、上記手法を用いることでさ
らに微少信号まで対応できる。
【００９１】［第７の実施例］次に、センスアンプ部の
別構成の回路例を第７の実施例として第１０図を用いて
説明する。なお、図６、図７及び図８と同様な機能を有
するものは同一符号で示し、詳細な説明は省略する。
別構成の回路例を第７の実施例として第１０図を用いて
説明する。なお、図６、図７及び図８と同様な機能を有
するものは同一符号で示し、詳細な説明は省略する。
【００９２】本第７の実施例の構成が、第５の実施例と
異なる所は該センスアンプにチョッパ形インバーターを
使用していたのに対して、本実施例では差動増幅器を利
用した点である。
異なる所は該センスアンプにチョッパ形インバーターを
使用していたのに対して、本実施例では差動増幅器を利
用した点である。
【００９３】図１０において、ＮＭＯＳトランジスタ６
００と６０１はソース共通の差動ペアで、それぞれのド
レインに負荷としてＰＭＯＳアクティブロード６０２、
６０３を有し、カレントミラー形差動増幅回路を構成し
ている。該ＰＭＯＳ６０２のドレイン／ゲートはショー
トされ、次段の差動アンプへ、該ＮＭＯＳ６０１と該Ｐ
ＭＯＳ６０３の接点が出力として次段の差動アンプに接
続される。ＮＭＯＳ６０４のドレインは該差動ペアＮＭ
ＯＳ６００と６０１のソース共通部に接続され、定電流
源として働く。これは制御端子６１７の制御電位ＤONが
閾値電位Ｖth以下の時ＯＦＦとなり、また任意の電圧を
与えることで所定の電流値に設定される。制御電位ＤON
をＯＮし、該第１及び第２の差動アンプをアクティブに
してから、制御端子６１４の制御信号Ｒをアクティブに
してリセット用ＮＭＯＳ６０５と６０７をＯＮする。こ
れにより、該第１の差動段のゲート電位をリセット電位
４０４にリセットする。
００と６０１はソース共通の差動ペアで、それぞれのド
レインに負荷としてＰＭＯＳアクティブロード６０２、
６０３を有し、カレントミラー形差動増幅回路を構成し
ている。該ＰＭＯＳ６０２のドレイン／ゲートはショー
トされ、次段の差動アンプへ、該ＮＭＯＳ６０１と該Ｐ
ＭＯＳ６０３の接点が出力として次段の差動アンプに接
続される。ＮＭＯＳ６０４のドレインは該差動ペアＮＭ
ＯＳ６００と６０１のソース共通部に接続され、定電流
源として働く。これは制御端子６１７の制御電位ＤONが
閾値電位Ｖth以下の時ＯＦＦとなり、また任意の電圧を
与えることで所定の電流値に設定される。制御電位ＤON
をＯＮし、該第１及び第２の差動アンプをアクティブに
してから、制御端子６１４の制御信号Ｒをアクティブに
してリセット用ＮＭＯＳ６０５と６０７をＯＮする。こ
れにより、該第１の差動段のゲート電位をリセット電位
４０４にリセットする。
【００９４】次に、制御信号ＲをＯＦＦして、該第１の
差動増幅段のゲートをフローテングにし、制御端子ＯＣ
によりＮＭＯＳ６０６をＯＮさせて、該ＮＭＯＳ６０１
のドレインとソースをショートする。該ＮＭＯＳ６０１
のゲートにはコンデンサ６０８が接続されており、該Ｐ
ＭＯＳ６０３のドレイン電流と該ＮＭＯＳ６０１のドレ
イン電流の差が、該コンデンサ６０８にチャージまたは
デスチャージされる。
差動増幅段のゲートをフローテングにし、制御端子ＯＣ
によりＮＭＯＳ６０６をＯＮさせて、該ＮＭＯＳ６０１
のドレインとソースをショートする。該ＮＭＯＳ６０１
のゲートにはコンデンサ６０８が接続されており、該Ｐ
ＭＯＳ６０３のドレイン電流と該ＮＭＯＳ６０１のドレ
イン電流の差が、該コンデンサ６０８にチャージまたは
デスチャージされる。
【００９５】そうすると、負帰還効果により、該動作ペ
アＮＭＯＳ６００、６０１の間に、該ＮＭＯＳの閾値電
位Ｖthのオフセットがあっても、それを補正する形で差
動増幅系全体が動作し、該ＰＭＯＳ６０３のドレイン電
流と該ＮＭＯＳ６０１のドレイン電流の差がゼロになる
ように、該ＮＭＯＳ６０１のゲート電圧が定まる。この
状態で、該第１の差動ペアの出力オフセットが０になる
ように制御され、結果的に、入力オフセットはキャンセ
ルされる。
アＮＭＯＳ６００、６０１の間に、該ＮＭＯＳの閾値電
位Ｖthのオフセットがあっても、それを補正する形で差
動増幅系全体が動作し、該ＰＭＯＳ６０３のドレイン電
流と該ＮＭＯＳ６０１のドレイン電流の差がゼロになる
ように、該ＮＭＯＳ６０１のゲート電圧が定まる。この
状態で、該第１の差動ペアの出力オフセットが０になる
ように制御され、結果的に、入力オフセットはキャンセ
ルされる。
【００９６】ここで、転送制御パルスΦT をＯＮし、該
入力演算コンデンサ４１０−１〜ｎに信号が入力される
と、共通接続側ｂすなわち該ＮＭＯＳ６００のゲート
は、Ｎ個の入力信号に対応した容量分割出力の和が変動
分として変化する。この変化は該第１の差動ペアＮＭＯ
Ｓ６００及び６０１で増幅され、次段の差動ペアＮＭＯ
Ｓ６０９、６１０に差動信号として入力される。該ＮＭ
ＯＳ６０９、６１０はソース共通で、それぞれのドレイ
ンにＰＭＯＳアクティブロード６１１、６１２を有し、
カレントミラー形を構成している。また、ソース共通部
には該制御信号Ｄ ONで制御される定電流源用ＮＭＯＳ６
１３のドレインが接続され、該第２の差動ペア６０９、
６１０をアクティブにしている。
入力演算コンデンサ４１０−１〜ｎに信号が入力される
と、共通接続側ｂすなわち該ＮＭＯＳ６００のゲート
は、Ｎ個の入力信号に対応した容量分割出力の和が変動
分として変化する。この変化は該第１の差動ペアＮＭＯ
Ｓ６００及び６０１で増幅され、次段の差動ペアＮＭＯ
Ｓ６０９、６１０に差動信号として入力される。該ＮＭ
ＯＳ６０９、６１０はソース共通で、それぞれのドレイ
ンにＰＭＯＳアクティブロード６１１、６１２を有し、
カレントミラー形を構成している。また、ソース共通部
には該制御信号Ｄ ONで制御される定電流源用ＮＭＯＳ６
１３のドレインが接続され、該第２の差動ペア６０９、
６１０をアクティブにしている。
【００９７】そこで、第１の差動ペアから出力された出
力差信号は、該第２の差動ペアＮＭＯＳ６０９、６１０
のゲートに入力され、再度差動増幅され、該ＰＭＯＳア
クティブロート６１２のドレインと該ＮＭＯＳ６１０の
ドレインの接点に入力信号に応じた論理レベルでのＨｉ
ｇｈ−ｌｅｖｅｌ、又はＬｏｗ−ｌｅｖｅｌを出力す
る。
力差信号は、該第２の差動ペアＮＭＯＳ６０９、６１０
のゲートに入力され、再度差動増幅され、該ＰＭＯＳア
クティブロート６１２のドレインと該ＮＭＯＳ６１０の
ドレインの接点に入力信号に応じた論理レベルでのＨｉ
ｇｈ−ｌｅｖｅｌ、又はＬｏｗ−ｌｅｖｅｌを出力す
る。
【００９８】このように、センスアンプ２０５を差動増
幅の構成にして、差動ペアのオフセットキャンセル機能
を付けることにより、差動増幅の高ゲインから微少信号
の判定まで可能となり、多入力端子数の増加があっても
その増加に応じて差動ゲインを確保できるので、正確な
応答判断を実現でき、結果的に、トランジスタ数を削減
出き高速化、低消費電力化が実現出来る。
幅の構成にして、差動ペアのオフセットキャンセル機能
を付けることにより、差動増幅の高ゲインから微少信号
の判定まで可能となり、多入力端子数の増加があっても
その増加に応じて差動ゲインを確保できるので、正確な
応答判断を実現でき、結果的に、トランジスタ数を削減
出き高速化、低消費電力化が実現出来る。
【００９９】［第８の実施例］つぎに、上記半導体装置
を用いて、相関演算回路に適用した例を第８の実施例と
して、図１１を参照しつつ説明する。図１１において、
７つの入力端子を有する２１−Ａ、２１ーＢ、２１ーＣ
は多数決演算回路ブロック、２２はインバータ、２３は
比較器である。２４、２５は入力端子群であり、多数決
演算回路ブロック２１−Ａに入力される７つの入力信号
と同様な信号が入力される。２６、２７、２８は前段の
多数決演算回路ブロックからの出力信号を入力する入力
端子、２９、３０、３１は通常の入力端子に接続された
容量をＣとするとき、入力端子２６、２７、２８に対応
して接続される容量値４Ｃ、２Ｃ、４Ｃを示す。
を用いて、相関演算回路に適用した例を第８の実施例と
して、図１１を参照しつつ説明する。図１１において、
７つの入力端子を有する２１−Ａ、２１ーＢ、２１ーＣ
は多数決演算回路ブロック、２２はインバータ、２３は
比較器である。２４、２５は入力端子群であり、多数決
演算回路ブロック２１−Ａに入力される７つの入力信号
と同様な信号が入力される。２６、２７、２８は前段の
多数決演算回路ブロックからの出力信号を入力する入力
端子、２９、３０、３１は通常の入力端子に接続された
容量をＣとするとき、入力端子２６、２７、２８に対応
して接続される容量値４Ｃ、２Ｃ、４Ｃを示す。
【０１００】同図において、入力信号はそれぞれまず比
較器２３にそれぞれの相関係数３３とともに入力され
る。比較器２３はそれぞれの入力信号と相関係数３３が
一致すればHIGH LEVELを、不一致であればLOW LEVEL を
出力する。比較器２３の出力は多数決演算回路ブロック
２１−Ａ〜Ｃに入力される。たとえば７入力の多数決演
算回路ブロック２１−Ａに比較器２３の出力が入力され
ると、HIGH LEVELの数が過半数の場合、つまり７入力中
４入力以上がHIGH LEVELであった場合、多数決演算回路
ブロック２１−ＡからHIGH LEVELが出力される。この出
力状態を図１２の図表のＳ３に示す。
較器２３にそれぞれの相関係数３３とともに入力され
る。比較器２３はそれぞれの入力信号と相関係数３３が
一致すればHIGH LEVELを、不一致であればLOW LEVEL を
出力する。比較器２３の出力は多数決演算回路ブロック
２１−Ａ〜Ｃに入力される。たとえば７入力の多数決演
算回路ブロック２１−Ａに比較器２３の出力が入力され
ると、HIGH LEVELの数が過半数の場合、つまり７入力中
４入力以上がHIGH LEVELであった場合、多数決演算回路
ブロック２１−ＡからHIGH LEVELが出力される。この出
力状態を図１２の図表のＳ３に示す。
【０１０１】同様に、たとえば７入力と入力端子２６の
４入力と等価な４Ｃによる、１１入力の多数決演算回路
ブロック２１−Ｂでは、６入力以上がHIGH LEVELであっ
た場合にHIGH LEVELが出力される。この出力状態を図１
２の図表のＳ２に示す。また、７入力と入力端子２８の
４入力と等価な４Ｃ、入力端子２７の２入力と等価な２
Ｃによる、計１３入力の多数決演算回路ブロック２１−
Ｃでは、７入力以上がHIGH LEVELであった場合にHIGH L
EVELが出力される。この出力状態を図１２の図表のＳ１
に示す。
４入力と等価な４Ｃによる、１１入力の多数決演算回路
ブロック２１−Ｂでは、６入力以上がHIGH LEVELであっ
た場合にHIGH LEVELが出力される。この出力状態を図１
２の図表のＳ２に示す。また、７入力と入力端子２８の
４入力と等価な４Ｃ、入力端子２７の２入力と等価な２
Ｃによる、計１３入力の多数決演算回路ブロック２１−
Ｃでは、７入力以上がHIGH LEVELであった場合にHIGH L
EVELが出力される。この出力状態を図１２の図表のＳ１
に示す。
【０１０２】より具体的に説明すれば、７入力の多数決
演算回路ブロックの出力値を入力のHIGH LEVELの数ごと
に示すと、図１２のＳ３のようになる。次に、図１１に
示すように、７入力の多数決演算回路ブロック２１−Ａ
の出力をインバータ２２で極性反転して、多数決演算回
路ブロック２１−Ｂの重みづけ入力端子２６に印加す
る。多数決演算回路ブロック２１−Ｂの回路構成を図１
５に示す。図１５において、２９はほかの入力端子経路
に接続するキャパシタＣのおよそ４倍の容量値を持った
キャパシタである。図１５の回路は、入力端子経路に接
続するキャパシタ値を仮にＣとすると、１１個のＣが共
通接続され、そのうち４つのＣに重み付け入力端子から
の信号が印加され、他の７つの端子には多数決演算回路
ブロック２１−Ａに入力されたものと同じ信号が印加さ
れる構成の１１入力多数決演算回路である。例えば７入
力中４入力以上がHIGH LEVELであった場合、先に述べた
ように重み付け入力端子にはLOW LEVEL が印加される。
さらに重み付け入力端子以外の入力端子に加えられる信
号のうち７入力中６入力以上がHIGH LEVELであった場
合、トータルとして１１入力多数決演算回路は過半数で
あるとの判定を下しHIGHLEVELを出力する。７入力中４
入力以上５入力以下の場合は過半数に至らずLOWLEVEL
を出力する。一方、７入力中３入力以下がHIGH LEVELで
あった場合には重み付け入力端子にはHIGH LEVELが印加
される。７入力中２入力以上３入力以下がHIGH LEVELで
あった場合は４＋２または４＋３は６以上で過半数と判
定されHIGHLEVELが出力される。また、１入力以下がHIG
H LEVELであった場合、４＋０または４＋１は６以下でL
OW LEVEL が出力される。 多数決演算回路ブロック２
１ーＢの出力値を入力のHIGH LEVELの数ごとに示すと図
１２の図表１のＳ２のようになる。
演算回路ブロックの出力値を入力のHIGH LEVELの数ごと
に示すと、図１２のＳ３のようになる。次に、図１１に
示すように、７入力の多数決演算回路ブロック２１−Ａ
の出力をインバータ２２で極性反転して、多数決演算回
路ブロック２１−Ｂの重みづけ入力端子２６に印加す
る。多数決演算回路ブロック２１−Ｂの回路構成を図１
５に示す。図１５において、２９はほかの入力端子経路
に接続するキャパシタＣのおよそ４倍の容量値を持った
キャパシタである。図１５の回路は、入力端子経路に接
続するキャパシタ値を仮にＣとすると、１１個のＣが共
通接続され、そのうち４つのＣに重み付け入力端子から
の信号が印加され、他の７つの端子には多数決演算回路
ブロック２１−Ａに入力されたものと同じ信号が印加さ
れる構成の１１入力多数決演算回路である。例えば７入
力中４入力以上がHIGH LEVELであった場合、先に述べた
ように重み付け入力端子にはLOW LEVEL が印加される。
さらに重み付け入力端子以外の入力端子に加えられる信
号のうち７入力中６入力以上がHIGH LEVELであった場
合、トータルとして１１入力多数決演算回路は過半数で
あるとの判定を下しHIGHLEVELを出力する。７入力中４
入力以上５入力以下の場合は過半数に至らずLOWLEVEL
を出力する。一方、７入力中３入力以下がHIGH LEVELで
あった場合には重み付け入力端子にはHIGH LEVELが印加
される。７入力中２入力以上３入力以下がHIGH LEVELで
あった場合は４＋２または４＋３は６以上で過半数と判
定されHIGHLEVELが出力される。また、１入力以下がHIG
H LEVELであった場合、４＋０または４＋１は６以下でL
OW LEVEL が出力される。 多数決演算回路ブロック２
１ーＢの出力値を入力のHIGH LEVELの数ごとに示すと図
１２の図表１のＳ２のようになる。
【０１０３】また、多数決演算回路ブロック２１ーＣに
ついても、入力端子２８の４倍の容量値４Ｃ、入力端子
２７の２倍の容量値２Ｃを有する二つの重み付け端子
に、多数決演算回路２１−Ａ、多数決演算回路２１ーＢ
の出力の反転信号を印加して動作させることにより、図
１２の図表１のＳ１に示したような出力が得られる。本
回路構成により、図１２に示したように、複数入力のう
ち信号と相関係数が一致している入力の数を３桁の２進
数に変換して出力することができる。
ついても、入力端子２８の４倍の容量値４Ｃ、入力端子
２７の２倍の容量値２Ｃを有する二つの重み付け端子
に、多数決演算回路２１−Ａ、多数決演算回路２１ーＢ
の出力の反転信号を印加して動作させることにより、図
１２の図表１のＳ１に示したような出力が得られる。本
回路構成により、図１２に示したように、複数入力のう
ち信号と相関係数が一致している入力の数を３桁の２進
数に変換して出力することができる。
【０１０４】また、図１３に多数決演算回路ブロックの
模式回路図を示す。模式的回路としては図３に示したも
のと同様で、図１３において４１はリセットスイッチ、
４２はキャパシタ、４３は信号転送スイッチ、２０５は
センスアンプ、４６はセンスアンプ２０５内の第１のイ
ンバータ、４４はセンスアンプ２０５内の第二のインバ
ータ、４７はインバータ４６の入力端をリセットするた
めの第二のリセットスイッチ、４８はリセット電源、５
０は第二のリセット電源、５１は出力端子、４９はキャ
パシタ４２の共通接続された一端につく寄生容量を模式
的に表わしたものであるがこれに限るものではない。
模式回路図を示す。模式的回路としては図３に示したも
のと同様で、図１３において４１はリセットスイッチ、
４２はキャパシタ、４３は信号転送スイッチ、２０５は
センスアンプ、４６はセンスアンプ２０５内の第１のイ
ンバータ、４４はセンスアンプ２０５内の第二のインバ
ータ、４７はインバータ４６の入力端をリセットするた
めの第二のリセットスイッチ、４８はリセット電源、５
０は第二のリセット電源、５１は出力端子、４９はキャ
パシタ４２の共通接続された一端につく寄生容量を模式
的に表わしたものであるがこれに限るものではない。
【０１０５】図１４は図１３に示す多数決演算回路の動
作タイミング説明図である。同図を用いてその動作を説
明すると、まずリセットパルスφRES によりキャパシタ
４２の一端をリセットする。リセット電圧は例えば電源
電圧が５Ｖ系であった場合、そのほぼ半分の２．５Ｖを
用いる。リセット電圧はこれに限るものではなく他の電
圧でも良い。この時、ほぼ同時にセンスアンプ２０５内
のインバータ４６の入力端をリセットスイッチ４７を導
通させることによりリセットする。この時リセット電圧
はインバータ４６の出力が反転する論理反転電圧近傍の
値が選ばれる。つぎに、リセットパルスφRES をOFF す
るとキャパシタ４２の両端はそれぞれのリセット電位に
保持される。次に転送パルスφT により転送スイッチ４
３が導通すると、入力信号がキャパシタ４２の一端に転
送され、キャパシタ４２の一端の電位は例えば２．５Ｖ
のリセット電圧からLOW LEVEL に相当する０Ｖ、もしく
はHIGH LEVELに相当する５Ｖに変化する。ここでキャパ
シタ４２の容量をＣｉ、寄生容量の容量値をＣOとし、
キャパシタ４２がＮ個並列に接続されていると仮定する
と、キャパシタ４２の共通接続された一端は、一個の入
力に対して容量分割によりインバータ４６の論理反転電
圧近傍から （Ｃｉ×Ｖ）／（Ｃｏ＋ＮＣｉ） ［Ｖ］ ……（９） だけ変化する。
作タイミング説明図である。同図を用いてその動作を説
明すると、まずリセットパルスφRES によりキャパシタ
４２の一端をリセットする。リセット電圧は例えば電源
電圧が５Ｖ系であった場合、そのほぼ半分の２．５Ｖを
用いる。リセット電圧はこれに限るものではなく他の電
圧でも良い。この時、ほぼ同時にセンスアンプ２０５内
のインバータ４６の入力端をリセットスイッチ４７を導
通させることによりリセットする。この時リセット電圧
はインバータ４６の出力が反転する論理反転電圧近傍の
値が選ばれる。つぎに、リセットパルスφRES をOFF す
るとキャパシタ４２の両端はそれぞれのリセット電位に
保持される。次に転送パルスφT により転送スイッチ４
３が導通すると、入力信号がキャパシタ４２の一端に転
送され、キャパシタ４２の一端の電位は例えば２．５Ｖ
のリセット電圧からLOW LEVEL に相当する０Ｖ、もしく
はHIGH LEVELに相当する５Ｖに変化する。ここでキャパ
シタ４２の容量をＣｉ、寄生容量の容量値をＣOとし、
キャパシタ４２がＮ個並列に接続されていると仮定する
と、キャパシタ４２の共通接続された一端は、一個の入
力に対して容量分割によりインバータ４６の論理反転電
圧近傍から （Ｃｉ×Ｖ）／（Ｃｏ＋ＮＣｉ） ［Ｖ］ ……（９） だけ変化する。
【０１０６】インバータ４６の入力端電圧が論理反転電
圧から変化すると、インバータ４６の出力端電圧はそれ
に応じて反転する。Ｎ個の入力にそれぞれ信号が入力さ
れると、インバータ４６の入力端には容量分割出力のＮ
個の和が入力される。結局、Ｎ個の入力のうちHIGH LEV
ELの信号数が過半数であればインバータ４６の入力端は
論理反転電圧より高電位にシフトして、センスアンプ２
０５の出力端５１にはHIGH LEVELが、LOW LEVEL の信号
数が過半数であればLOW LEVEL が出力される。以上のよ
うに構成することで、図１３の回路は複数入力のうち過
半数を占める論理値を出力する多数決演算回路として機
能する。すなわち、上述の第２の実施例にて説明した図
３に示す模式的回路も、多数決演算回路として機能す
る。
圧から変化すると、インバータ４６の出力端電圧はそれ
に応じて反転する。Ｎ個の入力にそれぞれ信号が入力さ
れると、インバータ４６の入力端には容量分割出力のＮ
個の和が入力される。結局、Ｎ個の入力のうちHIGH LEV
ELの信号数が過半数であればインバータ４６の入力端は
論理反転電圧より高電位にシフトして、センスアンプ２
０５の出力端５１にはHIGH LEVELが、LOW LEVEL の信号
数が過半数であればLOW LEVEL が出力される。以上のよ
うに構成することで、図１３の回路は複数入力のうち過
半数を占める論理値を出力する多数決演算回路として機
能する。すなわち、上述の第２の実施例にて説明した図
３に示す模式的回路も、多数決演算回路として機能す
る。
【０１０７】［第９の実施例］第９の実施例について、
図１６、図１７を参照しつつ説明する。本実施例は本発
明を用いた３ビット精度アナログ・デジタル変換器（以
下、ＡＤ変換器と称する。）である。図１６において、
１２１−Ａ、−Ｂ、−Ｃはそれぞれ１入力、２入力、３
入力の演算回路ブロック、１２２はインバータである。
１２３、１２４、１２５は前段の演算回路ブロックから
の出力信号を入力する入力端子、１２６、１２７、１２
８は通常の入力端子に接続された容量をＣとするとき、
１２３、１２４、１２５に対応して接続される容量値Ｃ
／２、Ｃ／２、Ｃ／４を示す。１２９はアナログ入力端
子であり、１３０はセット入力端子であり、１３１、１
３２はそれぞれに対応して接続される容量値Ｃ／４、Ｃ
／８を示す。また、Ｓ１、Ｓ２、Ｓ３はデジタル出力信
号端子である。
図１６、図１７を参照しつつ説明する。本実施例は本発
明を用いた３ビット精度アナログ・デジタル変換器（以
下、ＡＤ変換器と称する。）である。図１６において、
１２１−Ａ、−Ｂ、−Ｃはそれぞれ１入力、２入力、３
入力の演算回路ブロック、１２２はインバータである。
１２３、１２４、１２５は前段の演算回路ブロックから
の出力信号を入力する入力端子、１２６、１２７、１２
８は通常の入力端子に接続された容量をＣとするとき、
１２３、１２４、１２５に対応して接続される容量値Ｃ
／２、Ｃ／２、Ｃ／４を示す。１２９はアナログ入力端
子であり、１３０はセット入力端子であり、１３１、１
３２はそれぞれに対応して接続される容量値Ｃ／４、Ｃ
／８を示す。また、Ｓ１、Ｓ２、Ｓ３はデジタル出力信
号端子である。
【０１０８】ここで、本実施例において、５Ｖ系電源を
用いた場合について説明する。図１６において、まず演
算回路ブロック１２１−Ａ〜Ｃ内のセンスアンプ入力を
演算回路ブロック１２１−Ａは０Ｖに、演算回路ブロッ
ク１２１−Ｂ、Ｃはおよそ２．５Ｖにリセットする。ま
た、信号入力端子１２３、１２４、１２５及びセット入
力端子１３０の入力演算用コンデンサ２０２の入力側は
５Ｖにリセットする。この時、信号入力端子１２９は０
Ｖである。次に、セット入力端子１３０を０Ｖにセット
し、入力端子１２９の入力電圧を０Ｖからアナログ信号
電圧まで変化させると、演算回路ブロック１２１−Ａに
おいてはアナログ入力信号がおよそ２．５Ｖ以上になる
と、演算回路ブロック１２１−Ａ内のセンスアンプ入力
電圧が論理反転電圧（ここでは２．５Ｖを仮定）を越
え、HIGH LEVELが出力される。その結果を図１７の図表
のＳ３に示す。
用いた場合について説明する。図１６において、まず演
算回路ブロック１２１−Ａ〜Ｃ内のセンスアンプ入力を
演算回路ブロック１２１−Ａは０Ｖに、演算回路ブロッ
ク１２１−Ｂ、Ｃはおよそ２．５Ｖにリセットする。ま
た、信号入力端子１２３、１２４、１２５及びセット入
力端子１３０の入力演算用コンデンサ２０２の入力側は
５Ｖにリセットする。この時、信号入力端子１２９は０
Ｖである。次に、セット入力端子１３０を０Ｖにセット
し、入力端子１２９の入力電圧を０Ｖからアナログ信号
電圧まで変化させると、演算回路ブロック１２１−Ａに
おいてはアナログ入力信号がおよそ２．５Ｖ以上になる
と、演算回路ブロック１２１−Ａ内のセンスアンプ入力
電圧が論理反転電圧（ここでは２．５Ｖを仮定）を越
え、HIGH LEVELが出力される。その結果を図１７の図表
のＳ３に示す。
【０１０９】アナログ入力信号が２．５Ｖ以上のとき入
力端子１２３はリセット電位の５Ｖから０Ｖに変化す
る。このとき演算回路ブロック１２１ーＢ内のセンスア
ンプ入力端子での電位変化は、アナログ入力信号電圧を
ＶＡとすると、下の式のようになる。 ｛Ｃ×ＶＡー（Ｃ／２）×５ー（Ｃ／４）×５｝／（Ｃ＋Ｃ／２＋Ｃ／４） ［Ｖ］………（１０） この式から、演算回路ブロック１２１ーＢは、アナログ
信号電圧ＶＡが３．７５Ｖ以上のときHIGH LEVELを出力
し、２．５Ｖ以上３．７５Ｖ未満のときLOW LEVELを出
力することがわかる。その結果を図１７のＳ２に示す。
力端子１２３はリセット電位の５Ｖから０Ｖに変化す
る。このとき演算回路ブロック１２１ーＢ内のセンスア
ンプ入力端子での電位変化は、アナログ入力信号電圧を
ＶＡとすると、下の式のようになる。 ｛Ｃ×ＶＡー（Ｃ／２）×５ー（Ｃ／４）×５｝／（Ｃ＋Ｃ／２＋Ｃ／４） ［Ｖ］………（１０） この式から、演算回路ブロック１２１ーＢは、アナログ
信号電圧ＶＡが３．７５Ｖ以上のときHIGH LEVELを出力
し、２．５Ｖ以上３．７５Ｖ未満のときLOW LEVELを出
力することがわかる。その結果を図１７のＳ２に示す。
【０１１０】同様に、演算回路ブロック１２１ーＣの出
力は、図１７のＳ１のようになる。
力は、図１７のＳ１のようになる。
【０１１１】本実施例により、図１７の図表に示したよ
うに、アナログ信号電圧を３ビットのデジタル信号に変
換して出力するＡＤ変換器を極めて小規模な構成で、演
算速度も高速で消費電圧も低減して実現することができ
る。
うに、アナログ信号電圧を３ビットのデジタル信号に変
換して出力するＡＤ変換器を極めて小規模な構成で、演
算速度も高速で消費電圧も低減して実現することができ
る。
【０１１２】本実施例では、３ビットのＡＤ変換器につ
いて説明したが、もちろんこれに限るものではなく、さ
らに多ビットに容易に拡張できるものである。
いて説明したが、もちろんこれに限るものではなく、さ
らに多ビットに容易に拡張できるものである。
【０１１３】本実施例では、容量を用いたフラッシュ型
ＡＤ変換器の例について述べたが、本発明はこの方式に
限るものではなく、たとえば抵抗列に入力した信号と基
準信号とをコンパレータで比較し、その結果をエンコー
ダでエンコードすることでＡＤ変換器のエンコーダ回路
部などに本発明を応用しても、先に説明したのと同よう
な効果が得られることはいうまでもない。
ＡＤ変換器の例について述べたが、本発明はこの方式に
限るものではなく、たとえば抵抗列に入力した信号と基
準信号とをコンパレータで比較し、その結果をエンコー
ダでエンコードすることでＡＤ変換器のエンコーダ回路
部などに本発明を応用しても、先に説明したのと同よう
な効果が得られることはいうまでもない。
【０１１４】以上説明したように、多入力端子の各々に
対応した容量手段の一方の端子を共通接続し、センスア
ンプへ入力する回路ブロックでは、上記多入力端子に接
続した容量の内、最小の容量をＣとしたとき、上記容量
手段の合計はほぼＣの奇数倍となっている。
対応した容量手段の一方の端子を共通接続し、センスア
ンプへ入力する回路ブロックでは、上記多入力端子に接
続した容量の内、最小の容量をＣとしたとき、上記容量
手段の合計はほぼＣの奇数倍となっている。
【０１１５】相関回路の場合、制御入力端子を有しない
場合は、全て最小値から構成されており、また制御入力
端子を有する場合も、例えば図１１に示した第８の実施
例で説明したように、制御入力端子に接続する容量は２
Ｃ、４Ｃと偶数であり、奇数の入力信号端子との合計は
Ｃのほぼ奇数倍となっている。このような構成により、
所望の基準値からの大小の区別が明確となり、演算精度
が向上する効果を有する。
場合は、全て最小値から構成されており、また制御入力
端子を有する場合も、例えば図１１に示した第８の実施
例で説明したように、制御入力端子に接続する容量は２
Ｃ、４Ｃと偶数であり、奇数の入力信号端子との合計は
Ｃのほぼ奇数倍となっている。このような構成により、
所望の基準値からの大小の区別が明確となり、演算精度
が向上する効果を有する。
【０１１６】上記説明は、相関回路について述べたが、
２進数ＤＡ変換器は最小ビットＬＳＢ信号入力容量をＣ
とすると、次のビットが２Ｃ、さらに次のビットが４Ｃ
と、倍々となり、多入力端子の容量の合計はＣのほぼ奇
数倍となり、高精度のＤＡ変換を実現できる。
２進数ＤＡ変換器は最小ビットＬＳＢ信号入力容量をＣ
とすると、次のビットが２Ｃ、さらに次のビットが４Ｃ
と、倍々となり、多入力端子の容量の合計はＣのほぼ奇
数倍となり、高精度のＤＡ変換を実現できる。
【０１１７】また、ＡＤ変換器についても、図１６に示
した第９の実施例で説明したように、アナログ信号レベ
ルを、フルレンジの１／２を越えるか、１／２未満かを
明確に判断する分割数は、１２１−Ａでは１Ｃの１つ、
１２１−Ｂでは１／４と、２／４、３／４かの分割数は
３の奇数となりその合計はＣ／４を最小値として１＋２
＋４＝７倍の奇数倍となり、１２１−ＣではＣ／８を最
小値として倍々のＣ／４、Ｃ／２、Ｃで、１＋２＋４＋
８＝１５倍の奇数倍に設定してある。
した第９の実施例で説明したように、アナログ信号レベ
ルを、フルレンジの１／２を越えるか、１／２未満かを
明確に判断する分割数は、１２１−Ａでは１Ｃの１つ、
１２１−Ｂでは１／４と、２／４、３／４かの分割数は
３の奇数となりその合計はＣ／４を最小値として１＋２
＋４＝７倍の奇数倍となり、１２１−ＣではＣ／８を最
小値として倍々のＣ／４、Ｃ／２、Ｃで、１＋２＋４＋
８＝１５倍の奇数倍に設定してある。
【０１１８】これらの構成により、高精度の演算ができ
るため、不要に大きな容量を設けることなく演算が実行
できることにより、低消費電力、高速演算が実現した。
るため、不要に大きな容量を設けることなく演算が実行
できることにより、低消費電力、高速演算が実現した。
【０１１９】また、上記では相関演算器、ＡＤ変換器を
例にとって説明したが、本発明はこれに限るものではな
く、デジタル・アナログ変換回路、加算回路、減算回路
などよう々な論理回路に応用しても、同ような効果が得
られることはいうまでもない。
例にとって説明したが、本発明はこれに限るものではな
く、デジタル・アナログ変換回路、加算回路、減算回路
などよう々な論理回路に応用しても、同ような効果が得
られることはいうまでもない。
【０１２０】特に、ＤＡ変換器を構成する場合、ＬＳＢ
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のデジタルーアナログ変換が実現できる。この
場合、共通接続された容量の端子をＭＯＳ型ソースフォ
ロアアンプで受ける構成にすればよい。
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のデジタルーアナログ変換が実現できる。この
場合、共通接続された容量の端子をＭＯＳ型ソースフォ
ロアアンプで受ける構成にすればよい。
【０１２１】［第１０の実施例］本発明による第１０の
実施例を図１８に示す。第１０の実施例は、本発明の技
術を従来回路技術と融合し、動画像等の動き検出チップ
を実現したものである。図１８において、１６１、１６
２は、それぞれ基準データ、参照データが格納されてい
るメモリ部、１６３は相関演算部、１６４はチップ全体
を制御するコントロール部、１６５は相関演算部１６３
の相関結果の加算演算部、１６６は加算演算部１６５の
加算結果の最小値を格納しているレジスタ部、１６７は
比較器とおよび最小値とのアドレスの格納を行なう比較
記憶部、１６８は出力バッファー及び出力結果格納部で
ある。入力バス１６９には基準データ列が入力され、一
方、入力バス１７０には基準データ列と比較すべき参照
データ列が入力される。メモリ部１６１、１６２は、Ｓ
ＲＡＭからなり、通常のＣＭＯＳ回路で構成される。
実施例を図１８に示す。第１０の実施例は、本発明の技
術を従来回路技術と融合し、動画像等の動き検出チップ
を実現したものである。図１８において、１６１、１６
２は、それぞれ基準データ、参照データが格納されてい
るメモリ部、１６３は相関演算部、１６４はチップ全体
を制御するコントロール部、１６５は相関演算部１６３
の相関結果の加算演算部、１６６は加算演算部１６５の
加算結果の最小値を格納しているレジスタ部、１６７は
比較器とおよび最小値とのアドレスの格納を行なう比較
記憶部、１６８は出力バッファー及び出力結果格納部で
ある。入力バス１６９には基準データ列が入力され、一
方、入力バス１７０には基準データ列と比較すべき参照
データ列が入力される。メモリ部１６１、１６２は、Ｓ
ＲＡＭからなり、通常のＣＭＯＳ回路で構成される。
【０１２２】参照データメモリ部１６２と基準データメ
モリ部１６１から入力された相関演算部１６３の相関演
算に送られたデータは、本発明による相関演算回路によ
り相関演算されるため、高速並列処理であり、極めて高
速化が達成されるばかりでなく、少ない素子数で構成さ
れ、チップサイズが小さくなり、低コスト化が実現でき
た。相関演算結果は加算演算部１６５で相関演算のスコ
ア（評価）を行ない、上記相関演算以前までの最大相関
結果（加算値が最小値となる）が格納されているレジス
タ部１６６との比較を比較記憶部１６７で行なう。仮に
今回の演算結果が前回までの最小値よりもさらに小さい
場合は、その結果が、新たにレジスタ部１６６に格納さ
れ、前回までの結果が小さい場合は、その結果が維持さ
れる。このような動作を行なうことにより、最大相関結
果が常にレジスタ部１６６に格納され、すべてのデータ
列の演算終了後、その結果が出力バス１７１より例えば
１６ビット信号として出力される。
モリ部１６１から入力された相関演算部１６３の相関演
算に送られたデータは、本発明による相関演算回路によ
り相関演算されるため、高速並列処理であり、極めて高
速化が達成されるばかりでなく、少ない素子数で構成さ
れ、チップサイズが小さくなり、低コスト化が実現でき
た。相関演算結果は加算演算部１６５で相関演算のスコ
ア（評価）を行ない、上記相関演算以前までの最大相関
結果（加算値が最小値となる）が格納されているレジス
タ部１６６との比較を比較記憶部１６７で行なう。仮に
今回の演算結果が前回までの最小値よりもさらに小さい
場合は、その結果が、新たにレジスタ部１６６に格納さ
れ、前回までの結果が小さい場合は、その結果が維持さ
れる。このような動作を行なうことにより、最大相関結
果が常にレジスタ部１６６に格納され、すべてのデータ
列の演算終了後、その結果が出力バス１７１より例えば
１６ビット信号として出力される。
【０１２３】なお、コントロール部１６４、加算演算部
１６５、レジスタ部１６６、比較記憶部１６７、出力結
果格納部１６８は、今回通常のＣＭＯＳ回路により構成
したが、特に加算演算部１６５等は、本発明のリセット
手段を含む回路構成を用いることにより、センスアンプ
の正確な動作を実現し、高速処理が実現される。以上述
べたように、高速性、低コスト性のみならず、ラッチ回
路を経て、容量をベースに演算を実行するため、消費電
流が少なく低パワー化が実現でき、８ｍｍＶＴＲカメラ
等の携帯機器等にも好適である。
１６５、レジスタ部１６６、比較記憶部１６７、出力結
果格納部１６８は、今回通常のＣＭＯＳ回路により構成
したが、特に加算演算部１６５等は、本発明のリセット
手段を含む回路構成を用いることにより、センスアンプ
の正確な動作を実現し、高速処理が実現される。以上述
べたように、高速性、低コスト性のみならず、ラッチ回
路を経て、容量をベースに演算を実行するため、消費電
流が少なく低パワー化が実現でき、８ｍｍＶＴＲカメラ
等の携帯機器等にも好適である。
【０１２４】［第１１の実施例］本発明による第１１の
実施例について図１９を参照しつつ説明する。第１１の
実施例は、本発明の技術を光センサ（固体撮像素子）と
融合し、画像データを読出す前に高速画像処理を行なう
チップ構成を示したものである。
実施例について図１９を参照しつつ説明する。第１１の
実施例は、本発明の技術を光センサ（固体撮像素子）と
融合し、画像データを読出す前に高速画像処理を行なう
チップ構成を示したものである。
【０１２５】図１９（ａ）は本発明のチップの全体構成
を示すブロック図であり、図１９（ｂ）は本発明のチッ
プの画素部の構成を示す回路図であり、図１９（ｃ）は
本発明のチップの演算内容を説明する概念図である。
を示すブロック図であり、図１９（ｂ）は本発明のチッ
プの画素部の構成を示す回路図であり、図１９（ｃ）は
本発明のチップの演算内容を説明する概念図である。
【０１２６】図において、１４１は光電変換素子を含む
受光部、１４３、１４５、１４７、１４９はラインメモ
リ部、１４４、１４８は相関演算部、１５０は演算出力
部である。また、図１９（ｂ）に示す受光部１４１の
内、１５１、１５２は、光信号出力端子１４２、１４６
に示す出力バスラインとを接続する結合容量手段、１５
３はバイポーラトランジスタ、１５４はバイポーラトラ
ンジスタ１５３のベース領域に接続された容量手段、１
５５はスイッチＭＯＳトランジスタである。画像データ
センシング部１６０に入射した画像データは、バイポー
ラトランジスタ１５３のベース領域で光電変換される。
受光部、１４３、１４５、１４７、１４９はラインメモ
リ部、１４４、１４８は相関演算部、１５０は演算出力
部である。また、図１９（ｂ）に示す受光部１４１の
内、１５１、１５２は、光信号出力端子１４２、１４６
に示す出力バスラインとを接続する結合容量手段、１５
３はバイポーラトランジスタ、１５４はバイポーラトラ
ンジスタ１５３のベース領域に接続された容量手段、１
５５はスイッチＭＯＳトランジスタである。画像データ
センシング部１６０に入射した画像データは、バイポー
ラトランジスタ１５３のベース領域で光電変換される。
【０１２７】光電変換された光キャリアに応じた出力
が、バイポーラトランジスタ１５３のエミッタに読み出
され、結合容量手段１５１、１５２を介して、出力バス
ライン１４２、１４６の電位を入力蓄積電荷信号に応じ
て押し上げる。以上の動作により、縦方向の画素の加算
結果はラインメモリ１４７に読み出され、一方、横方向
の画素の加算結果はラインメモリ１４３に読出される。
これは画素部の容量１５４を介して、バイポーラトラン
ジスタ１５３のベース電位を上昇させる領域をデコーダ
（図１９には示していない）等により選択すれば、セン
シング部１６０の任意の領域のＸ方向、Ｙ方向の加算結
果が出力可能となる。
が、バイポーラトランジスタ１５３のエミッタに読み出
され、結合容量手段１５１、１５２を介して、出力バス
ライン１４２、１４６の電位を入力蓄積電荷信号に応じ
て押し上げる。以上の動作により、縦方向の画素の加算
結果はラインメモリ１４７に読み出され、一方、横方向
の画素の加算結果はラインメモリ１４３に読出される。
これは画素部の容量１５４を介して、バイポーラトラン
ジスタ１５３のベース電位を上昇させる領域をデコーダ
（図１９には示していない）等により選択すれば、セン
シング部１６０の任意の領域のＸ方向、Ｙ方向の加算結
果が出力可能となる。
【０１２８】例えば、図１９（ｃ）に示す如く、ｔ1 時
刻に１５６に示す如き画像が、ｔ2時刻に１５７に示す
如く画像が入力されるとすると、それぞれＹ方向に加算
した出力結果は、１５８、１５９に示す如く、図示の車
の移動状態の画像信号となり、このデータがそれぞれ図
１９（ａ）のラインメモリ１４７、１４９に格納され
る。また、横方向の場合も同様にラインメモリ１４３、
１４５に格納される。
刻に１５６に示す如き画像が、ｔ2時刻に１５７に示す
如く画像が入力されるとすると、それぞれＹ方向に加算
した出力結果は、１５８、１５９に示す如く、図示の車
の移動状態の画像信号となり、このデータがそれぞれ図
１９（ａ）のラインメモリ１４７、１４９に格納され
る。また、横方向の場合も同様にラインメモリ１４３、
１４５に格納される。
【０１２９】図１９（ｃ）の画像信号のデータ列出力１
５８、１５９からわかるように両者のデータは、画像の
動きに対応してシフトしており、相関演算部１４８でそ
のシフト量を算出し、同様に相関演算部１４４で横方向
のデータを演算すれば、２次元平面での物体の動きを非
常に簡単な手法により検出できる。
５８、１５９からわかるように両者のデータは、画像の
動きに対応してシフトしており、相関演算部１４８でそ
のシフト量を算出し、同様に相関演算部１４４で横方向
のデータを演算すれば、２次元平面での物体の動きを非
常に簡単な手法により検出できる。
【０１３０】本発明による相関演算回路は図１９の相関
演算部１４４、１４８に適用することができ、素子数が
従来回路より少なく特にセンサ画素ピッチに配置でき
た。本構成は、センサのアナログ信号ベースの演算であ
ったが、ラインメモリ部と出力バスラインとの間に本発
明によるＡＤ変換器を設けることにより、デジタル相関
演算にも対応できることは言うまでもない。
演算部１４４、１４８に適用することができ、素子数が
従来回路より少なく特にセンサ画素ピッチに配置でき
た。本構成は、センサのアナログ信号ベースの演算であ
ったが、ラインメモリ部と出力バスラインとの間に本発
明によるＡＤ変換器を設けることにより、デジタル相関
演算にも対応できることは言うまでもない。
【０１３１】又、本発明のセンサ素子として、バイポー
ラ型を用いて説明したが、ＭＯＳ型でも、又増幅用トラ
ンジスタを設けずフォトダイオードのみの構成でも有効
であることはいうまでもない。
ラ型を用いて説明したが、ＭＯＳ型でも、又増幅用トラ
ンジスタを設けずフォトダイオードのみの構成でも有効
であることはいうまでもない。
【０１３２】さらに、本実施例では、異なる時刻のデー
タ列間の相関演算を行ったが、一方のメモリ部に認識し
たい複数のパターンデータのＸ、Ｙ射影結果を格納して
おけば、パターン認識も実現できる。
タ列間の相関演算を行ったが、一方のメモリ部に認識し
たい複数のパターンデータのＸ、Ｙ射影結果を格納して
おけば、パターン認識も実現できる。
【０１３３】以上説明したように、画素入力部と本発明
による相関演算回路等とを融合することにより、以下の
効果を奏せられる。 （１）従来のセンサからシリアルに読出した後処理する
のではなく、並列にかつ一括読み出したデータを並列処
理するため、高速に動き検出、パターン認識処理が実現
できる。 （２）センサを含む１チップの半導体装置を構成でき、
周辺回路を増大させることなく、画像処理が実現できる
ため、低コストで、以下の高機能製品を実現できる。
による相関演算回路等とを融合することにより、以下の
効果を奏せられる。 （１）従来のセンサからシリアルに読出した後処理する
のではなく、並列にかつ一括読み出したデータを並列処
理するため、高速に動き検出、パターン認識処理が実現
できる。 （２）センサを含む１チップの半導体装置を構成でき、
周辺回路を増大させることなく、画像処理が実現できる
ため、低コストで、以下の高機能製品を実現できる。
【０１３４】（ａ）ＴＶ画面をユーザー方向に向ける制
御機器 （ｂ）エアコンの風向きをユーザー方向に向ける制御機
器 （ｃ）８ｍｍＶＴＲカメラの追尾制御機器 （ｄ）工場でのラベル認識機器 （ｅ）人物自動認識受け付けロボット （ｆ）車の車間距離制御装置 以上、画像入力部との融合について説明したが、画像デ
ータだけでなく、音声認識等の処理に有効であることは
言うまでもない。
御機器 （ｂ）エアコンの風向きをユーザー方向に向ける制御機
器 （ｃ）８ｍｍＶＴＲカメラの追尾制御機器 （ｄ）工場でのラベル認識機器 （ｅ）人物自動認識受け付けロボット （ｆ）車の車間距離制御装置 以上、画像入力部との融合について説明したが、画像デ
ータだけでなく、音声認識等の処理に有効であることは
言うまでもない。
【０１３５】
【発明の効果】以上説明したように、本発明によれば、
多入力端子への多変数信号に対してそれぞれ容量が接続
され、該各容量の共通接続されて、センスアンプに入力
される半導体装置にリセット手段を設けたことにより、
リセット電圧を適宜な値に設定できるので、装置の信頼
性を高めると共に、信号のノイズ成分を除去できて、装
置を正確に動作できる。
多入力端子への多変数信号に対してそれぞれ容量が接続
され、該各容量の共通接続されて、センスアンプに入力
される半導体装置にリセット手段を設けたことにより、
リセット電圧を適宜な値に設定できるので、装置の信頼
性を高めると共に、信号のノイズ成分を除去できて、装
置を正確に動作できる。
【０１３６】さらに、本半導体装置により並列演算を行
なう回路が、通常のＣＭ０Ｓタイプの論理回路と比べ
て、トランジスタの数が少なく構成でき、微小信号に対
する高感度化がはかれる。
なう回路が、通常のＣＭ０Ｓタイプの論理回路と比べ
て、トランジスタの数が少なく構成でき、微小信号に対
する高感度化がはかれる。
【０１３７】また、本半導体装置を用いた相関演算回路
等の信号処理システムにおいて、回路規模の縮小と演算
速度の向上さらに消費電力の減少、加えて製造コストの
削減や製造歩留まりの向上を達成できる。
等の信号処理システムにおいて、回路規模の縮小と演算
速度の向上さらに消費電力の減少、加えて製造コストの
削減や製造歩留まりの向上を達成できる。
【図１】本発明の一実施例を説明する模式回路図であ
る。
る。
【図２】本発明の一実施例を説明するタイミング図であ
る。
る。
【図３】本発明の一実施例を説明する模式回路図であ
る。
る。
【図４】本発明の一実施例を説明するタイミング図であ
る。
る。
【図５】本発明の一実施例を説明する模式回路図であ
る。
る。
【図６】本発明の一実施例を説明する回路図である。
【図７】本発明の一実施例を説明する回路図である。
【図８】本発明の一実施例を説明する回路図である。
【図９】本発明の一実施例を説明するタイミング図であ
る。
る。
【図１０】本発明の一実施例を説明する回路図である。
【図１１】本発明の一実施例を説明する模式回路図であ
る。
る。
【図１２】本発明の一実施例を説明する図表である。
【図１３】本発明の一実施例を説明する模式回路図であ
る。
る。
【図１４】本発明の一実施例を説明するタイミング図で
ある。
ある。
【図１５】本発明の一実施例を説明する模式回路図であ
る。
る。
【図１６】本発明の一実施例を説明する模式回路図であ
る。
る。
【図１７】本発明の一実施例を説明する図表である。
【図１８】本発明の一実施例を説明する模式回路図であ
る。
る。
【図１９】本発明の一実施例を説明する模式回路図であ
る。
る。
【図２０】従来の撮像系の構成を示した概念図である。
２１−Ａ、２１ーＢ、２１ーＣ 多数決演算回路ブロッ
ク、 ２２ インバータ、 ２３ 比較器 ２４、２５ 入力端子 ２６、２７、２８ 入力端子 ４１ リセットスイッチ ４２ キャパシタ ４３ 信号転送スイッチ ４４、４６ インバータ ４７ リセットスイッチ、 ４８、５０ リセット電源 １２１−Ａ、１２１−Ｂ、１２１−Ｃ 演算回路ブロッ
ク １２２ インバータ １２３、１２４、１２５ 入力端子 １２６、１２７、１２８ 容量値 １２９ アナログ入力端子 １３０ セット入力端子 １４１ 受光部 １４３、１４５、１４７、１４９ ラインメモリ部 １４４、１４８ 相関演算部 １５０ 演算出力部 １５１、１５２ 容量手段 １５３ バイポーラトランジスタ １５５ ＭＯＳトランジスタ １６０ 画像データセンシング部 １６１、１６２ メモリ部 １６３ 相関演算部 １６４ コントロール部 １６５ 加算演算部 １６６ レジスタ部 １６７ 記憶部 １６８ 格納部 ２０２−１〜ｎ ｎ個の入力演算用コンデンサー ２０３−１〜ｎ ｎ個のスイッチ手段 ２０４ センスアンプ内第２のインバータ ２０５ センスアンプ ２０６ センスアンプ内第１のインバータ ２０７ リセットスイッチ ２０９ 寄生容量 ２１０ リセツト電位 ΦT 、φT 入力スイッチ制御信号 ΦRES 、φRES リセットスイッチ制御信号 ＩＮ１〜ｎ ｎ個の入力端子
ク、 ２２ インバータ、 ２３ 比較器 ２４、２５ 入力端子 ２６、２７、２８ 入力端子 ４１ リセットスイッチ ４２ キャパシタ ４３ 信号転送スイッチ ４４、４６ インバータ ４７ リセットスイッチ、 ４８、５０ リセット電源 １２１−Ａ、１２１−Ｂ、１２１−Ｃ 演算回路ブロッ
ク １２２ インバータ １２３、１２４、１２５ 入力端子 １２６、１２７、１２８ 容量値 １２９ アナログ入力端子 １３０ セット入力端子 １４１ 受光部 １４３、１４５、１４７、１４９ ラインメモリ部 １４４、１４８ 相関演算部 １５０ 演算出力部 １５１、１５２ 容量手段 １５３ バイポーラトランジスタ １５５ ＭＯＳトランジスタ １６０ 画像データセンシング部 １６１、１６２ メモリ部 １６３ 相関演算部 １６４ コントロール部 １６５ 加算演算部 １６６ レジスタ部 １６７ 記憶部 １６８ 格納部 ２０２−１〜ｎ ｎ個の入力演算用コンデンサー ２０３−１〜ｎ ｎ個のスイッチ手段 ２０４ センスアンプ内第２のインバータ ２０５ センスアンプ ２０６ センスアンプ内第１のインバータ ２０７ リセットスイッチ ２０９ 寄生容量 ２１０ リセツト電位 ΦT 、φT 入力スイッチ制御信号 ΦRES 、φRES リセットスイッチ制御信号 ＩＮ１〜ｎ ｎ個の入力端子
Claims (23)
- 【請求項１】 多入力端子にスイッチ手段を介して容量
が接続され、該各容量の一方の端子が共通接続され、セ
ンスアンプに入力される半導体装置において、前記各容
量の共通接続端子と前記センスアンプの入力の接点であ
るフローテングポイントにリセット手段を備えたことを
特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記各容量の両端にリセット手段を有することを特徴と
する半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、
前記センスアンプがインバータから構成されることを特
徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、
前記インバータの構成が第１のＮＭＯＳトランジスタの
ソースがＧＮＤ、ドレインが第１のＰＭＯＳトランジス
タのドレインと接続され、前記第１のＰＭＯＳトランジ
スタのソースが最高電位に接続され、前記第１のＮＭＯ
Ｓトランジスタのゲートが前記第１のＰＭＯＳトランジ
スタのゲートに接続されて前記インバータの入力とな
り、前記第１のＮＭＯＳトランジスタと前記第１のＰＭ
ＯＳトランジスタのドレイン接点が前記インバータの出
力となることを特徴とする半導体装置。 - 【請求項５】 請求項３に記載の半導体装置において、
前記インバータがスイッチド型インバータであり、前記
スイッチド型インバータの後段に第２のインバータを設
け、前記スイッチド型インバータの出力信号を前記第２
のインバータに転送後、前記スイッチド型インバータを
ＯＦＦすることを特徴とする半導体装置。 - 【請求項６】 請求項３に記載の半導体装置において、
前記インバータの出力と入力とを接続するスイッチを設
けたことを特徴とする半導体装置。 - 【請求項７】 請求項１に記載の半導体装置において、
前記センスアンプがラッチ形正帰還アンプを具備するこ
とを特徴とする半導体装置。 - 【請求項８】 請求項７に記載の半導体装置において、
上記ラッチ形正帰還アンプは、第１のＮＭＯＳトランジ
スタと第２のＮＭＯＳトランジスタのソースが共通でそ
れぞれのゲートが互いに相手側のドレインに接続され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジ
スタのソースが共通で、それぞれのゲートが互いに相手
側のドレインに接続され、前記第１のＮＭＯＳトランジ
スタのドレインと前記第２のＮＭＯＳトランジスタのゲ
ートの接点と前記第１のＰＭＯＳトランジスタのドレイ
ンと前記第２のＰＭＯＳトランジスタのゲートの接点が
接続され前記ラッチ型正帰還アンプの入力部を構成し、
前記第２のＮＭＯＳトランジスタのドレインと前記第１
のＮＭＯＳトランジスタのゲートの接点と前記第２のＰ
ＭＯＳトランジスタのドレインと前記第１のＰＭＯＳト
ランジスタのゲート接点が接続され前記ラッチ形正帰還
アンプ出力部を構成し、前記第１及び第２のＮＭＯＳト
ランジスタのソース共通部と最低電位間に第１のスイッ
チ手段を有し、前記第１及び第２のＰＭＯＳトランジス
タのソース共通部と最高電位間に第２のスイッチ手段を
具備することを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、
前記ラッチ形正帰還アンプをＯＦＦからＯＮ状態にする
場合、前記入力端子に入力信号を転送後、前記第１のス
イッチ手段をＯＮにし、少々遅れて前記第２のスイッチ
手段をＯＮすることを特徴とする半導体装置。 - 【請求項１０】 請求項７に記載の半導体装置におい
て、前記ラッチ形正帰還アンプの出力と入力を接続する
スイッチを設けることを特徴とする半導体装置。 - 【請求項１１】 請求項７に記載の半導体装置におい
て、前記ラッチ形正帰還アンプの入力と前記各容量の共
通接続部の間にスイッチ手段を有し、前記正帰還アンプ
の入力部と出力部及び前記各容量の共通接続部のそれぞ
れに独立してリセット手段を有することを特徴とする半
導体装置。 - 【請求項１２】 請求項１に記載の半導体装置におい
て、前記センスアンプに差動アンプを用いたことを特徴
とする半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置におい
て、前記差動アンプが、第１のＮＭＯＳトランジスタと
第２のＮＭＯＳトランジスタはソース共通の差動ペアを
構成し該ソースと最低電位間に電流源を有し、前記第１
のＮＭＯＳトランジスタのゲートは＋入力端子、そのド
レインは第１のＰＭＯＳトランジスタのドレインとソー
スに接続され、前記第２のＮＭＯＳトランジスタのゲー
トは−入力端子、そのドレインは第２のＰＭＯＳトラン
ジスタのドレインに接続され、前記第１のＰＭＯＳトラ
ンジスタのゲートとドレインの接点と前記第２のＰＭＯ
Ｓトランジスタのゲートと接続され、前記第１及び第２
のＰＭＯＳトランジスタのソースは最高電位点に接続さ
れてカレントミラー型能動負荷を構成し、前記第１のＮ
ＭＯＳトランジスタのゲートである前記＋入力端子を信
号入力端、前記第２のＮＭＯＳトランジスタのドレイン
と前記第２のＰＭＯＳトランジスタの接点を出力端とし
次段へ信号を伝達することを特徴とする半導体装置。 - 【請求項１４】 請求項１３に記載の半導体装置におい
て、前記電流源がＯＮおよびＯＦＦできることを特徴と
する半導体装置。 - 【請求項１５】 請求項１３に記載の半導体装置におい
て、前記第２のＮＭＯＳトランジスタのゲートに補助容
量を設け、前記第２のＮＭＯＳトランジスタのゲートと
ドレインを接続するスイッチを設けたことを特徴とする
半導体装置。 - 【請求項１６】 請求項１に記載の半導体装置を複数個
有し、前記複数個のうち第１の前記半導体装置の出力及
び／又は前記半導体装置出力の反転出力を第二の前記半
導体装置に入力することを特徴とする半導体回路。 - 【請求項１７】 請求項１に記載の半導体装置におい
て、前記多入力端子に対応した容量手段のうち最小の容
量をＣとしたとき、前記共通接続される容量手段の容量
の合計容量値が前記最小の容量Ｃのほぼ奇数倍であるこ
とを特徴とする半導体装置。 - 【請求項１８】 請求項１に記載の半導体装置又は請求
項１７に記載の半導体回路を使用して相関演算すること
を特徴とする相関演算装置。 - 【請求項１９】 請求項１に記載の半導体装置を含むＡ
／Ｄ変換器であって、前記半導体装置の多入力端子にア
ナログ信号を入力し、前記アナログ信号に応じたデジタ
ル信号を出力することを特徴とするＡ／Ｄ変換器。 - 【請求項２０】 請求項１に記載の半導体装置を含むＤ
／Ａ変換器であって、前記半導体装置の多入力端子にデ
ジタル信号を入力し、前記デジタル信号に応じたアナロ
グ信号を出力することを特徴とするＤ／Ａ変換器。 - 【請求項２１】 請求項１８に記載の相関演算装置又は
請求項１９に記載のＡ／Ｄ変換器または請求項２０に記
載のＤ／Ａ変換器のいずれか一つを含むことを特徴とす
る信号処理システム。 - 【請求項２２】 請求項２１に記載の信号処理システム
において、画像信号を入力する画像入力装置を含むこと
を特徴とする信号処理システム。 - 【請求項２３】 請求項２１に記載の信号処理システム
において、情報を記憶する記憶装置を含むことを特徴と
する信号処理システム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265042A JPH08125136A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び演算処理システム |
| US08/548,607 US5835045A (en) | 1994-10-28 | 1995-10-26 | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device. |
| DE69529388T DE69529388T2 (de) | 1994-10-28 | 1995-10-27 | Halbleiterschaltung und ihre Anwendung in einer Operationsschaltung, einem Signalwandler und einem Signalverarbeitungssystem |
| CN95120308A CN1132371A (zh) | 1994-10-28 | 1995-10-27 | 半导体器件和运算器件、信号转换器和信号处理系统 |
| EP95117011A EP0709794B1 (en) | 1994-10-28 | 1995-10-27 | Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device |
| KR1019950037886A KR100485301B1 (ko) | 1994-10-28 | 1995-10-28 | 반도체장치, 및 그 반도체장치를 이용한 연산장치, 신호변환기 및 신호처리시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265042A JPH08125136A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び演算処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125136A true JPH08125136A (ja) | 1996-05-17 |
Family
ID=17411779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265042A Pending JPH08125136A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び演算処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011234119A (ja) * | 2010-04-27 | 2011-11-17 | Fujitsu Ltd | 信号処理回路及び信号処理方法 |
| CN113744682A (zh) * | 2021-09-06 | 2021-12-03 | 维沃移动通信有限公司 | 显示芯片及电子设备 |
-
1994
- 1994-10-28 JP JP6265042A patent/JPH08125136A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011234119A (ja) * | 2010-04-27 | 2011-11-17 | Fujitsu Ltd | 信号処理回路及び信号処理方法 |
| CN113744682A (zh) * | 2021-09-06 | 2021-12-03 | 维沃移动通信有限公司 | 显示芯片及电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050124 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050520 |