JPH09130250A

JPH09130250A - 半導体装置、及びそれを用いた半導体回路、相関演算装置、信号処理システム

Info

Publication number: JPH09130250A
Application number: JP28165595A
Authority: JP
Inventors: Tetsunobu Kouchi; 哲伸光地
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-10-30
Filing date: 1995-10-30
Publication date: 1997-05-16

Abstract

(57)【要約】【課題】少なくとも半導体装置において、演算精度を
向上し、且つ回路規模の縮小、演算速度の向上及び消費
電力の低減を図ることを課題とする。【解決手段】多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、前
記多入力端子に対応した容量手段のうち、最小の容量を
Ｃとしたとき、前記各入力端子に接続される前記容量手
段のうち少なくとも一つ以上が、容量値Ｃである容量手
段を複数個並列接続して形成されることを特徴とする。
また、入力信号の少なくとも一つはＭ進数で表現された
多ビット長のデータであり、該入力信号の１ビット目の
信号が入力される前記入力端子に接続された前記容量手
段の容量値をＣとした時、Ｎビット目の信号が入力され
る前記入力端子に接続された前記容量手段の容量値がほ
ぼ、Ｍ^N-1・Ｃであることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は並列信号処理を行う
半導体装置に関し、特に並列入力端子に接続される容量
の所定容量値による重み付けを正確に行うことのできる
半導体装置、及びそれを用いた半導体回路、相関演算装
置、信号処理システムに関するものである。

【０００２】

【従来の技術】従来、並列演算処理を行う半導体装置に
おいては、並列演算する信号数が増大するにつれて、回
路規模が級数的に増大し、製造コストが増加し、歩留ま
りが低下する。この回路規模の増大に伴って、配線等の
遅延増大や、回路内の演算数の増加により、演算速度が
低下する。さらに、消費電力が著しく増加するといった
問題点があった。

【０００３】例えば、図１５に示す固体撮像装置の場
合、縦横軸に沿って撮像素子４１を配置してエリアセン
サとしてのセンシング部６０から、走査回路を通して画
像信号の時系列アナログ信号を読取り、Ａ／Ｄ変換器４
０でデジタル信号に変換し一旦フレームメモリ３９に格
納する。これらの信号を演算回路３８により処理し、演
算出力回路５０から出力する。具体的には異なる時刻の
データ間の相関演算により物体の動き量（ΔＸ、ΔＹ）
などを出力することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行おうとする場合は、上記演算処
理の処理数が極めて多く、よりリアルな画像を得るため
には回路規模が級数的に増大し、そのため処理スピード
が遅くなってしまうという問題点があった。例えば、動
画像の圧縮・伸長の方式として提案されているＭＰＥＧ
２方式を現実に処理できる装置は未だ開発中である。し
たがって、上述した並列演算処理の問題として、回路規
模の増大にともなう演算速度の低下、消費電力の増加と
いう問題点があった。また、そのために製造コストの増
加や製造歩留まりの低下という問題点もあった。

【０００５】さらに、上記演算処理回路に有用な多数決
演算回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３.１１.
５.１３２Ｐ〜１４４Ｐに記載されている。しかし、こ
れはデジタル信号処理の一つとして多数決論理回路が開
示され、しかもＣＭＯＳによって形成されたものでこの
場合もＣＭＯＳによる素子数が増大し、また演算処理の
段数が増加するのでやはり回路規模の増大と消費電力の
増加に加え、演算速度の低下という同様な問題点を有し
ていた。

【０００６】係る問題点を解決すべく、本発明者等は例
えば特願平７−１４０９４号や特願平７−１４０９８号
等において、多入力端子にスイッチ手段を介して容量手
段が接続され、該各容量手段の一方の端子が共通接続さ
れセンスアンプに入力される半導体装置を提案してい
る。この提案で、回路規模の縮小、演算速度の向上及び
消費電力の低減を図ることができる半導体装置、及びそ
れを用いた半導体回路、相関演算装置、信号処理システ
ムを達成し得るものである。

【０００７】本発明は、更にこれら半導体装置に改良を
加えたもので、特に並列入力端子に接続される容量の所
定容量値による重み付けを正確に行うことを課題とし、
多数決回路や相関演算回路等の機能を確実に達成できる
ことを課題とする。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明は多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、多
入力端子に対応した容量手段のうち最小の容量をＣとし
たとき、上記各入力端子に接続される容量手段のうち少
なくとも一つ以上を、容量値Ｃである容量手段を複数個
並列接続して形成したことを特徴とする。

【０００９】上記構成により、入力段にスイッチ手段と
容量手段とを複数備え、その出力を共通接続としてセン
スアンプに入力したことにより、多数決回路や比較回路
等の従来複雑であった演算回路を簡易に構成できるの
で、回路規模の縮小、演算速度の向上、演算精度の向
上、消費電力の低減といった効果が得られるものであ
り、さらに、容量手段に最小の容量の容量値Ｃに対して
重み付けを要求される入力端子に接続される容量手段
に、容量値Ｃの容量手段を複数並列接続とすることによ
り、フリンジ容量等の影響のない正確な重み付けや高度
の演算精度を得るものである。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、各実施例と共に図面を参照しつつ詳細に説明する。

【００１１】［第１の実施例］図１は本発明による第１
の実施例を表す模式説明図である。同図において、１は
リセットスイッチ、２はキャパシタ、３は信号転送スイ
ッチ、５はセンスアンプ、６はセンスアンプ内のインバ
ータ、４はセンスアンプ内の第二のインバータ、７はイ
ンバータ６の入力端をリセットするための第二のリセ
ットスイッチ、８はリセット電源、１０は第二のリセッ
ト電源、１１は出力端子、９はキャパシタ２の共通接続
された一端につく寄生容量Ｃｏを模式的に表わしたもの
であるがこれに限るものではない。１２は他の入力端子
に接続するキャパシタ２の容量値を仮にＣとした時、そ
のＡ倍（Ａは正の整数）の容量値をもったキャパシタで
あり、Ｃの容量値のキャパシタをＡ個並列接続して形成
されている。

【００１２】図２は本実施例の回路の動作タイミング説
明図である。同図を用いて本実施例の動作を説明する
と、まずリセットパルスφＲＥＳによりキャパシタ２、
及び１２の入力側の一端をリセットする。リセット電圧
は例えば電源電圧が５Ｖ系であった場合その半分のほぼ
２.５Ｖを用いる。リセット電圧はこれに限るものでは
なく他の電圧でも良い。また複数の電圧を使用してもよ
い。この時ほぼ同時にセンスアンプ５内のインバータ６
の入力端をリセットスイッチ７を導通させることにより
リセットする。この時リセット電圧はインバータ５の出
力が反転する論理反転電圧近傍の値が選ばれる。リセッ
トパルスφＲＥＳをＯＦＦするとキャパシタ２、および
１２の両端はそれぞれのリセット電位に保持される。次
に転送パルスφＴにより転送スイッチ３が導通すると信
号がキャパシタ２、および１２の一端に各入力信号が
転送される。たとえばキャパシタの一端の電位が例えば
２.５Ｖのリセット電圧からＶXに変化する。ここで一例
として、寄生容量の容量値をＣｏとし、キャパシタ２が
Ｎ個、キャパシタ１２が一個並列に接続されている場
合、キャパシタ２の共通接続された一端は一個のキャパ
シタ２への入力に対して容量分割によりインバータ６の
リセット電位から、｜Ｃ×（２.５−ＶX）／（Ａ・Ｃ＋Ｎ・Ｃ＋Ｃｏ）｜ …（１）だけ変化する。

【００１３】また、キャパシタ１２への入力に対して
は、｜Ａ・Ｃ×（２.５−ＶX）／（Ａ・Ｃ＋Ｎ・Ｃ＋Ｃｏ）｜ …（２）だけ変化する。

【００１４】インバータ６の入力端電圧が論理反転電圧
近傍から変化するとインバータ６の出力端電圧はそれに
応じて反転する。Ｎ＋１個の入力にそれぞれ信号が入力
されるとインバータ６の入力端には容量分割出力のＮ＋
１個の和が入力される。結局、このＮ＋１個の入力の和
が正であれば、インバータ６の入力端は論理反転電圧よ
り高電位にシフトしてセンスアンプ５の出力端１１には
HIGH LEVELが、負であれば低電位にシフトしてLOW LEVE
Lが出力される。本実施例の回路は入力される信号の振
幅及び信号が入力されるキャパシタ２、および１２の大
きさにより個々の信号に、行いたい処理に応じて所望の
重み付け（例えば、容量１２によりＡの重み付け）がな
され、それらが一括でセンスアンプ５で並列演算される
ものである。

【００１５】一般に、半導体装置で容量素子を構成する
とき、例えばシリコン基板上に絶縁膜を介して多結晶シ
リコン膜を形成するなど、二つの導電性膜の平行平板容
量ををもちいる。本構成においても、理想的には重み付
け端子にＣのＡ倍の面積の平行平板容量を用いればよい
が、実際には電極は有限の厚みをもっていることから平
行平板容量に加えてフリンジ容量が重畳してしまう。ま
た、半導体装置の製造工程において、容量素子の面積は
前記導電性膜をエッチングした形状により決まるもので
ある。製造工程の条件変動があるため、正確にＡ倍の面
積を形成することは困難であった。

【００１６】以上の理由により、従来は正確にＡ倍の容
量を形成することは困難であり、正確な重み付けを設定
することができずに演算精度が低下するという問題点が
あった。また、上記のフリンジ容量や製造工程の条件変
動の影響を少なくするため各容量素子の容量値を大きく
すると、電荷の充放電に時間がかかり、演算速度が著し
く低下するという問題点があった。

【００１７】本回路は、（１）式で示したように各容量
の絶対値より相対比が重要であるので、本発明のごと
く、Ａ倍の容量を最小の容量Ｃを複数個（Ａ個）並列接
続して形成することで、小さな面積の容量で構成しても
個々の容量のフリンジ容量や製造工程の条件変動によ
り、容量間の比のずれが最小限に抑えられる。この並列
接続について、より具体的には、最小の容量Ｃを複数個
並べてコンタクトホールを介してＡｌ配線するとか、当
該複数個をＷＳｉ膜、ＴｉＳｉ膜等で導通する手段等が
採用される。

【００１８】結果として高速、高精度な並列演算を低消
費電力で行えるものである。また入力数の増大に対し
て、回路規模は高々それに比例して増加する程度であ
り、従来の並列演算回路に対し大幅な回路規模の縮小
と、併せて製造歩留まりの向上がはかれるものである。
加えて回路規模の縮小、演算速度の向上に伴いさらに消
費電力を低減することは言うまでもない。

【００１９】［第２の実施例］図３に、本発明を多階調
の複数データの大きさを判定する回路に応用した実施例
の模式説明図を示す。一例として二階調の二つの２進数
データの和が、和の最大値の二分の一以上を占めたとき
に、HIGH LEVELを出力する多数決演算回路について示
す。なお、図１と同一符号のものは同様な動作・機能を
有するものとする。本回路において、二階調の二つの入
力は、それぞれ上位ビット（ＭＳＢ）は２Ｃの重み付け
をした入力端子２０１Ａに、下位ビット（ＬＳＢ）は１
Ｃの重み付けの入力端子２０１Ｂに入力される。加えて
共通接続されているもう一つの１Ｃの重み付けの入力端
子２０１ＣにはLOW LEVELの信号が常時印加されてい
る。入力端子２０１Ｃを追加したのは、容量Ｃの奇数倍
として多数決を判断するためである。

【００２０】本回路構成は結局７Ｃの容量が共通接続さ
れた構成になっているので、そのうちの４Ｃ以上の容量
にHIGH LEVELが印加されたときインバータ６の入力端は
論理反転電圧より高電位にシフトしてセンスアンプ５の
出力端１１にはHIGH LEVELが出力される。

【００２１】本実施例による演算結果である多数決判定
結果を図４に示す。同図からわかるように、二階調の二
つのデータの和が、和の最大値の二分の一以上を占めた
ときにHIGH LEVELを出力される。本実施例により、図４
のような複雑な演算を非常に簡単な回路構成で行うこと
ができるものであり、回路規模が小さいことから低コス
ト、低消費電力、入力信号を一括並列演算することから
演算速度の向上といった効果が得られるものである。

【００２２】また、本実施例では二階調、二入力の例に
ついて説明したが、勿論これに限るものではなく、さら
に多階調、多入力の信号処理に応用できることはいうま
でもない。例えば、３階調、２入力の２進数データの場
合には、２つの入力端子に４Ｃの重み付けを、２つの入
力端子に２Ｃの重み付けを、２つの入力端子にＣの重み
付けを、というように、２^N-1・Ｃ（Ｎ＝１，２，３，
…）の重み付けを設けた回路構成で、多数決判定の演算
処理を行うことができる。

【００２３】また、本実施例では二階調の二つのデータ
の和が、和の最大値の二分の一以上を占めたときに、HI
GH LEVELを出力するよう構成したが、これに限るもので
はなく、任意の論理を実現できることはいうまでもな
い。そのときに任意の論理を実現する方法として、キャ
パシタ２の容量値を変えてもよいし、入力する信号の極
性を変えてもよいし、入力する信号の振幅を多値レベル
で変えてもよい。またそれらを併用することでより複雑
な論理を簡単に実現することができる。

【００２４】［第３の実施例］第３の実施例について、
図５に示す模式図を参照しつつ説明する。第１、第２の
実施例で説明した並列演算回路を複数接続することによ
り、より高度な並列演算を実現したものである。

【００２５】同図において、５０１Ａ〜Ｃは図１に一例
を示したように、それぞれ多入力端子を有し、転送スイ
ッチ３、キャパシタ２、１２、センスアンプ５等から構
成された並列演算ブロックである。５０２は入力端子、
５０３はセンスアンプ５からの出力端子であり、図１の
出力端子１１に相当する。並列演算回路ブロック５０１
Ａ、５０１Ｃの出力端子５０３は並列演算回路ブロック
５０１Ｂに接続しており、出力端子５０３から出力され
た出力信号は、並列演算回路ブロック５０１Ｂのそれぞ
れ一つの入力信号となり、他の入力端子にも同様な並列
演算回路ブロックの出力が接続されている。このよう
に、本発明によりなる並列演算回路ブロックを複数個直
列にもしくは並列に、もしくは両方組み合わせて接続す
ることにより高度な並列演算処理を実現することができ
る。

【００２６】本実施例では三つの並列演算回路ブロック
の接続を例にとって説明したが、もちろんこれに限るも
のではなく、所望の演算処理を実現するために自由に組
み合わせられるものである。また、本発明よりなる並列
演算回路ブロックと従来の半導体論理回路ブロックを組
み合わせてもよいことはいうまでもない。

【００２７】また、本実施例では信号を順次伝搬してい
く場合の接続を例にとって説明したが、もちろんこれに
限るものではなく、後段の出力を前段の入力信号として
もよい。

【００２８】［第４の実施例］図６に第１、第２の実施
例によって説明した半導体装置を相関演算回路に応用し
た実施例の模式説明図を示す。本回路は複数のデータと
基準データとを各々比較し、各々の相関度の和を相関ス
コアとして二進数で出力するものである。

【００２９】一例として二階調データの５入力の相関演
算回路を示している。図６において、６０１Ａ〜６０１
Ｄは、図１に一例を示したように、各々多入力端子を有
しリセットスイッチ１、キャパシタ２、信号転送スイッ
チ３、センスアンプ５等から構成された半導体装置より
なる多数決演算回路ブロックである。６０２は比較器、
６０３はインバータである。図７が多数決演算回路ブロ
ック６０１Ａに、図８が多数決演算回路ブロック６０１
Ｂに、図９が多数決演算回路ブロック６０１Ｃに、図１
０が多数決演算回路ブロック６０１Ｄに各々対応する。

【００３０】同図において、各入力信号はそれぞれまず
比較器６０２に入力され、他方の入力の相関係数と比較
される。比較器６０２はそれぞれの入力信号と相関係数
との相関度を二進数で出力する。比較器６０２のそれぞ
れの出力は多数決演算回路ブロック６０１Ａに入力され
る。たとえば二階調データの５入力の多数決演算回路ブ
ロック６０１Ａに比較器６０２の出力が入力されると、
本回路構成は結局１５Ｃの容量が共通接続された構成に
なっているので、そのうちの８Ｃ以上の容量にHIGH LEV
ELが印加されたときインバータ６の入力端は論理反転
電圧より高電位にシフトしてセンスアンプの出力端１
１にはHIGH LEVELが出力される。多数決演算回路ブロッ
ク６０１Ａの出力値を入力のHIGH LEVELの数ごとに示す
と、図１１のＳ４に示す値となる。但し、「１」はHIGH
LEVELを、「０」はLOW LEVELを示す。

【００３１】次に図６に示すように、多数決演算回路ブ
ロック６０１Ａの出力をインバータ６０３で極性反転し
て、多数決演算回路ブロック６０１Ｂの重みづけ入力端
子に印加する。図８において、８０１はほかの入力端子
経路に接続するキャパシタ２の最小値をＣとすると、そ
のおよそ８倍の容量値を持ったキャパシタであり、キャ
パシタ２を８個並列接続する。同回路はセンスアンプ５
の入力に２３Ｃの容量が共通接続され、そのうち８Ｃに
重み付けされた入力端子からの信号が印加され、他の１
５Ｃには多数決演算回路ブロック６０１Ａに入力された
ものと同じ信号が印加される構成の多数決演算回路であ
る。したがって、全容量のうち１２Ｃ以上にHIGH LEVEL
が印加された場合、トータルとして多数決演算回路６０
１Ｂは過半数であるとの判定を下し、HIGH LEVELを出力
する。

【００３２】例えば前段の多数決演算回路ブロック６０
１Ａの出力がHIGH LEVELであった場合（８Ｃ以上にHIGH
LEVELが印加）、先に述べたように重み付け入力端子に
はLOW LEVELが印加される。さらに重み付け入力端子以
外の入力端子に加えられる信号のうち１２Ｃ以上の容量
にHIGH LEVELが印加された場合、トータルとして多数決
演算回路６０１Ｂは過半数であるとの判定を下し、HIGH
LEVELを出力する。８Ｃ以上１１Ｃ以下の場合は過半数
に至らずLOW LEVELを出力する。

【００３３】一方、前段の多数決演算回路ブロック６０
１Ａの出力がLOW LEVELであった場合には、重み付け入
力端子にはHIGH LEVELが印加される。入力により４Ｃ以
上７Ｃ以下がHIGH LEVELであった場合は、８Ｃ+４Ｃ(８
Ｃは重み付け分）〜８Ｃ+７Ｃ(８Ｃは重み付け分）は１
２Ｃ以上で、過半数と判定され、HIGH LEVELが出力され
る。また、３Ｃ以下がHIGH LEVELであった場合、８Ｃ+
０または８Ｃ+Ｃは１２Ｃ以下でLOW LEVELが出力され
る。多数決演算回路ブロック６０１Ｂの出力値を入力の
HIGH LEVELの数ごとに示すと図１１のＳ３のようにな
る。

【００３４】また、多数決演算回路ブロック６０１Ｃに
ついても、図９に示すように８倍の容量値９０１、４倍
の容量値９０２を有する二つの重み付け端子を備えてい
る。そうして図９に示すように８Ｃの重み付け端子の入
力には多数決演算回路ブロック６０１Ａの、４Ｃの重み
付け端子の入力には多数決演算回路ブロック６０１Ｂの
出力の反転信号を印加して、他の入力端子には６０１Ａ
に入力されたものと同じ信号が印加される。こうして、
計２７Ｃ（＝１５Ｃ＋４Ｃ＋８Ｃ）のキャパシタを共通
接続した多数決演算回路ブロックとして動作させること
により図１１のＳ２に示したような出力が得られる。

【００３５】同様に、多数決演算回路ブロック６０１Ｄ
についても、図１０に示したように、計２９Ｃ（＝１５
Ｃ＋２Ｃ＋４Ｃ＋８Ｃ）のキャパシタを共通接続した多
数決演算回路ブロックとして動作させることにより図１
１のＳ１に示したような出力が得られるものである。

【００３６】本回路構成により、図１１に示したように
二階調の相関度の五入力の和を相関スコアとして４桁の
２進数に変換して出力することができる。

【００３７】より一般化すれば、入力信号の少なくとも
一つがＭ進数で表現された多ビット長のデータであり、
入力信号の１ビット目の信号が入力される入力端子に接
続された容量手段の容量値をＣとした時、Ｎビット目の
信号が入力される入力端子に接続された容量手段の容量
値は、ほぼＭ^N-1・Ｃであれば、当該相関演算の結果を
得ることができる。

【００３８】本発明よりなる回路構成を用いることによ
り、従来に比べ回路規模を縮小してかつ高速な演算が可
能で消費電力も少ない相関演算回路を実現することがで
きた。

【００３９】以上説明したように、多入力端子の各々に
対応した容量手段の一方を共通接続し、センスアンプへ
入力する回路ブロックでは、上記多入力端子に接続した
容量のうち、最小の容量をＣとしたとき、上記容量手段
の合計はほぼＣの奇数倍となっている。しかも、その奇
数倍のうち、重み付けを有する入力端子に接続される容
量はそれぞれ最小容量値Ｃを並列に接続したものである
ので、最小容量値Ｃの奇数倍の値が正確となり、精度の
高い相関演算の結果を得ることができる。

【００４０】［第５の実施例］本発明の第５実施例を図
１２に示している。第５実施例は、本発明の半導体装置
を従来回路技術と融合し、動き検出チップを実現したも
のである。同図において、３００１、３００２は各々基
準データ、参照データが格納されているメモリ部、３０
０３は相関演算部、３００４はチップ全体を制御するコ
ントロール部、３００５は相関結果の加算演算部、３０
０６は３００５の加算結果の最小値を格納しているレジ
スタ部、３００７は比較器および最小値のアドレス格納
を行う部分、３００８は出力バッファおよび出力結果格
納部である。端子３００９には基準データ列が入力さ
れ、一方、基準データ列と比較すべき参照データ列が端
子３０１０から入力される。

【００４１】メモリ部３００１、３００２は、ＳＲＡＭ
からなり通常のＣＭＯＳ回路で構成される。相関演算部
３００３に送られたデータは、本発明の相関器により構
成されるため、並列処理であり、極めて高速化が達成さ
れるばかりでなく、少ない素子数で構成でき、またチッ
プサイズが小さくなり、低コスト化を実現することがで
きるものである。相関演算結果は３００５の加算演算部
で相関演算のスコア（評価）を行ない、上記相関演算以
前までの最大相関結果（加算値が最小となる）が格納さ
れているレジスタ部３００６との比較を出力バッファお
よび出力結果格納部３００８で行なう。仮に、今回の演
算結果が前日までの最小値よりもさらに小さい場合は、
その結果が新たにレジスタ部３００６に格納され、前回
までの結果が小さい場合は、その結果が維持される。

【００４２】このような動作を行なうことにより、最大
相関結果が常にレジスタ部３００６に格納され、すべて
のデータ列の演算終了後、その結果が端子３０１１より
出力される。コントロール部３００４、加算演算部３０
０５、レジスタ部３００６、および３００７、３００８
は、今回通常ＣＭＯＳ回路により構成したが、特に加算
演算部３００５などは本発明の回路構成を用いることに
より、並列加算を実現でき、高速処理を実現することが
できる。以上述べたように、高速性、低コスト性のみな
らず、容量をベースに演算を実行するため、消費電流が
少なく、低パワー化が実現でき、８mmＶＴＲカメラ等の
携帯機器等にも好適である。

【００４３】［第６の実施例］本発明の第６の実施例を
図１３に示している。第６の実施例は本発明の半導体装
置を光センサ（固体撮像素子）と融合し、画像データを
読み出す前に高速画像処理を行なうチップ（高速画像処
理装置）を示したものである。図１３（Ａ）は全体構成
を示した図、図１３（Ｂ）は画素部構成を示した図、図
１３（Ｃ）は演算内容を示した図である。

【００４４】同図において、４００１は受光部、４００
２、４００５、４００７、４００８はメモリ部、４００
４、４００８は相関演算部、４０１０は演算出力部、４
０１１、４０１２は光信号出力端子と４００２、４００
６に示す出力バスラインとを接続する容量手段、４０１
３はバイポーラトランジスタ、４０１４はバイポーラト
ランジスタのベース領域に接続された容量手段、４０１
５はスイッチトランジスタである。画像データセンシン
グ部４０２０に入射した画像データは、４０１３のバイ
ポーラトランジスタのベース領域で光電変換される。

【００４５】光電変換された光キャリアに応じた出力が
４０１３のバイポーラトランジスタのエミッタに読み出
され、容量手段４０１１、４０１２を介して出力バスラ
イン電位に応じて押し上げる。以上の動作により、縦方
向の画素の加算結果は４００７のメモリに読み出され、
一方、横方向の画素の加算結果は４００３のメモリに読
み出される。これは画素部の容量４０１４を介してバイ
ポーラのベース電位を上昇させる領域のＸ方向、Ｙ方向
の加算結果が出力可能となる。

【００４６】たとえば、図１３（Ｃ）に示す如く、ｔ１
時刻に４０１６に示す如き画像が、ｔ２時刻に４０１７
に示す如き画像が入力されたとすると、それぞれＹ報告
に加算された出力結果は、４０１８、４０１９の如くな
り、このデータがそれぞれ図１３（Ａ）のメモリ４００
７、４００９に格納される。また、図１３（Ｃ）の４０
１８、４０１９からわかるように両者のデータは、画像
の動きに対応してシフトしており、４００８の相関演算
部でそのシフト量を算出すれば、２次元平面での物体の
動きを非常に簡単な手法により検出できる。

【００４７】本発明の相関演算回路は、図１３の４００
４、４００８に設けることができ、素子数が従来回路よ
り少なく、特にセンサ画像ピッチに配置することができ
る。また、以上の構成は、センサのアナログ信号ベース
の演算であったが、メモリ部とバスラインとの間にＡＤ
変換回路を設けることにより、デジタル相関にも対応で
きることはいうまでもない。また、本発明のセンサとし
て、バイポーラ型を用いたが、ＭＯＳ型でも又増幅用ト
ランジスタを設けずフォトダイオードのみの構成でも有
効であることはいうまでもない。

【００４８】更に、本構成は、異なる時刻のデータ列間
の相関演算を行ったが、一方のメモリ部に認識したい複
数のパターンデータのＸ、Ｙ方向の射影結果を格納して
おけば、パターン認識も実現できる。

【００４９】以上説明したように、画素入力部と本発明
を融合することにより、（１）従来のセンサからシリアルに読み出した後処理す
るのではなく、並列にかつ一括読み出したデータを並列
処理するため、高速に動き検出、パターン認識処理が実
現できる。（２）センサ１チップで、周辺回路を増大させることな
く、画像処理が実現できるため、低コストで、以下の高
機能製品を実現できる。即ち、ＴＶ画面をユーザー方向
に向ける制御、エアコンの風向きをユーザー方向に向け
る制御、８mmＶＴＲカメラの追尾制御、更には、工場で
のラベル認識、人物自動認識受け付けロボット、車の車
間距離制御装置などの高機能製品に応用することができ
る。

【００５０】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音声でも認識の処理に有
効であることはいうまでもない。

【００５１】［第７の実施例］本発明の第７の実施例を
図１４に示している。第７の実施例は本発明の相関演算
回路部をスプレッドスペクトラム通信（ＳＳ通信）の受
信回路に応用したものである。同図において、１４０１
は受信アンテナ、１４０６は信号復調部、１４０２は信
号増幅部１１４０３は相関演算回路部、１４０４はＡＤ
変換回路部、１４０５は判定器である。

【００５２】ＳＳ通信では信号をＰＮコードと呼ばれる
多ビットの符号に変換してそのＰＮコードを送信する。
受信側ではあらかじめ有している同様のＰＮコードと、
受信した信号とを比較し、最も相関の高い状態を検出し
て送られてきた信号を復調している。

【００５３】図１４において、アンテナ部１４０１で受
信された信号は、いったん復調部１４０６で一次復調さ
れた後にひとつは相関演算回路ブロック１４０３Ａに、
もう一方は相関演算ブロック１４０３ＢにＡＤ変換回路
１４０２でデジタル信号に変換された後入力される。入
力された信号は、受信側であらかじめ保持しているＰＮ
コードと比較され、二つの信号の相関度から、相関演算
回路ブロック１４０３Ａでは同期信号が形成され、その
同期信号で同期をとって、相関演算ブロック１４０３Ｂ
で相関スコアを演算する。相関演算ブロック１４０３Ｂ
から出力された相関スコアを元に、判定器１４０５で信
号が復調される。

【００５４】ＳＳ通信は信号を多ビットのコードに変換
して送信することから、秘話性が高く、ノイズに対して
強いといった優れた特徴を有しているが、送信する情報
量が増大するため、信号処理の負荷が膨大になるといっ
た問題点があったが、本発明よりなる相関演算回路ブロ
ック１４０３Ａ，Ｂを用いることにより、簡単な回路構
成で同様な処理を高速にこなすことができる。本発明に
より、ＳＳ通信技術を携帯情報機器の無線通信に応用で
きるようになるものである。

【００５５】［第８の実施例］第８の実施例について、
図１６、図１７を参照にしつつ説明する。本実施例は本
発明による３ビット精度アナログ・デジタル変換器（以
下ＡＤ変換器と称する。）の模式説明図である。図１６
において１６０１Ａ、１６０１Ｂ、１６０１Ｃはそれぞ
れ１入力、２入力、３入力の演算回路ブロック、１６０
２はインバータである。１６０３、１６０４、１６０５
は前段の多数決演算回路ブロックからの出力信号を入力
する端子、１６０６、１６０７、１６０８は通常の入力
端子に接続された容量をＣとするとき、入力端子１６０
３、１６０４、１６０５に対応して接続される容量値Ｃ
/２、Ｃ/４を示す。１６０９はアナログ信号入力端子で
ある。また、１６１０はセット入力端子で、１６１１、
１６１２はそれぞれのセット入力端子に対応して接続さ
れる容量値Ｃ/４、Ｃ/８を示す。又、Ｓ１、Ｓ２、Ｓ３
はデジタル出力信号端子である。本実施例で示す容量
は、上述と同様であり、最小値の容量Ｃ／８を基準とし
て、その２倍、４倍、８倍の容量を容量Ｃ／８を並列接
続して構成する。

【００５６】ここで、本実施例において５Ｖ電源を用い
た場合の例をとって説明する。図１６において、まず演
算回路ブロック内のセンスアンプ入力を１６０１Ａは０
V、１６０１Ｂ、１３０１Ｃはおよそ２.５Vにリセット
する。また信号入力端１６０３、１６０４、１６０５お
よびセット入力端子１６１０の入力キャパシタ２は５V
にリセットする。この時、信号入力端子１６０９は０V
である。次にセット入力端子１６１０を０Vにセット
し、入力を０Ｖから５Ｖのアナログ信号電圧まで変化さ
せると、演算回路ブロック１６０１Ａにおいてはアナロ
グ入力信号がおよそ２.５V以上になると、演算回路ブロ
ック１６０１Ａ内のセンスアンプ入力電圧が論理しきい
値電圧（ここでは２.５Ｖを仮定）を越え、HIGH LEVEL
が出力される。その結果を図１６のＳ３に示す。

【００５７】アナログ入力信号が２.５V以上のとき、入
力端子１６０３はリセット電位の５Ｖから０Ｖに変化す
る。このとき演算回路ブロック１６０１Ｂ内のセンスア
ンプ入力端での電位変化はアナログ入力信号電圧をＶA
とすると下の式のようになる。｛Ｃ×ＶA−（Ｃ／２）×５−（Ｃ／４）×５｝／（Ｃ＋Ｃ／２＋Ｃ／４）…（２）この式から演算回路ブロック１６０１Ｂはアナログ信号
電圧ＶＡが３.７５Ｖ以上の時HIGH LEVELを出力し、２.
５Ｖ以上３.７５Ｖ未満の時LOW LEVELを出力することが
わかる。その結果を図１７のＳ２に示す。

【００５８】同様に演算回路ブロック１３０１Ｃの出力
は図１７のＳ１のようになる。

【００５９】本実施例により、図１７に示したようにア
ナログ信号電圧を３ビットのデジタル信号に変換して出
力するＡＤ変換器を、極めて小規模な構成で演算速度も
高速で消費電力も低減して実現することができる。

【００６０】本実施例では３ビットのＡＤ変換器につい
て説明したが、もちろんこれに限るものではなく、さら
に多ビットにおいても容易に拡張できるものである。

【００６１】本実施例では容量を用いたフラッシュ型Ａ
Ｄ変換器の例について述べたが、本発明はこの方式に限
るものではなく、たとえば抵抗列に入力した信号と基準
信号とをコンパレータで比較し、その結果をエンコーダ
でエンコードする事でＡＤ変換を行う方式のＡＤ変換器
のエンコーダ回路部などに本発明を応用しても、先に説
明したのと同様の効果が得られることはいうまでもな
い。

【００６２】また、上記では相関演算器、ＡＤ変換器を
例にとって説明してきたが、本発明はこれに限るもので
はなく、デジタル・アナログ変換回路、加算回路、減算
回路など様々な論理回路に応用しても同様の効果が得ら
れることはいうまでもない。

【００６３】特に、ＤＡ変換器を構成する場合、ＬＳＢ
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のデジタルーアナログ変換が実現できる。この
場合、共通接続された容量の端子をＭＯＳ型ソースフォ
ロワアンプで受ける構成にすればよい。

【００６４】これらの構成により、高精度の演算ができ
るため、不要に大きな容量を設けることなく演算が実行
できることにより、低消費電力、高速演算、高精度演算
が実現した。

【００６５】

【発明の効果】以上発明したように、本発明によれば多
入力端子にスイッチ手段を介して容量手段が接続され、
該各容量手段の一方の端子が共通接続されセンスアンプ
に入力される半導体装置において、多入力端子に対応し
た容量手段のうち、最小の容量をＣとしたとき、前記各
入力端子に接続される前記容量手段のうち少なくとも一
つ以上を、容量値Ｃである容量手段を複数個並列接続す
ることで形成することにより、並列演算処理を行う回路
及びシステムを構成する上で、回路規模の縮小、演算速
度の向上、演算精度の向上、消費電力の低減といった効
果が得られるものである。

【図面の簡単な説明】

【図１】本発明による第１実施例の模式説明図である。

【図２】本発明による第１実施例の動作タイミング図で
ある。

【図３】本発明による第２実施例の模式説明図である。

【図４】本発明による第２実施例の演算結果である。

【図５】本発明による第３実施例の模式説明図である。

【図６】本発明による第４実施例の模式説明図である。

【図７】本発明による第４実施例の模式説明図である。

【図８】本発明による第４実施例の模式説明図である。

【図９】本発明による第４実施例の模式説明図である。

【図１０】本発明による第４実施例の模式説明図であ
る。

【図１１】本発明による第４実施例の演算結果である。

【図１２】本発明による第５実施例の模式説明図であ
る。

【図１３】本発明による第６実施例の模式説明図であ
る。

【図１４】本発明による第７実施例の模式説明図であ
る。

【図１５】従来例の模式説明図である。

【図１６】本発明による第８実施例の模式説明図であ
る。

【図１７】本発明による第８実施例の演算結果である。

【符号の説明】

１リセットスイッチ２キャパシタ３信号転送スイッチ４第二インバータ５センスアンプ６インバータ７インバータ８リセット電源９キャパシタ１０第二リセット電源１１出力端子１２キャパシタ２０１Ａ，Ｂ，Ｃ入力端子６０２比較器３００１，３００２ラインメモリ部３００３相関演算部

Claims

【特許請求の範囲】

【請求項１】多入力端子にスイッチ手段を介して容量
手段が接続され、該各容量手段の一方の端子が共通接続
されセンスアンプに入力される半導体装置において、前記多入力端子に対応した容量手段のうち、最小の容量
を容量値Ｃとしたとき、前記各入力端子に接続される前
記容量手段のうち少なくとも一つ以上が、前記容量値Ｃ
である前記容量手段を複数個並列接続して形成されるこ
とを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、入力信号の少なくとも一つはＭ進数で表現された多ビッ
ト長のデータであり、該入力信号の１ビット目の信号が
入力される前記入力端子に接続された前記容量手段の容
量値をＣとした時、Ｎビット目の信号が入力される前記
入力端子に接続された前記容量手段の容量値がほぼＭ
^N-1・Ｃであることを特徴とする半導体装置。
【請求項３】請求項１に記載の半導体装置を複数個有
し、該複数個のうち第一の前記半導体装置の出力及び／
又は該半導体装置出力の反転出力を第二の前記半導体装
置に入力することを特徴とする半導体回路。
【請求項４】請求項１に記載の半導体装置において、
前記多入力端子に対応した容量手段のうち、最小の容量
を容量値Ｃとしたとき、共通接続される容量手段の容量
の合計の容量値が前記容量値Ｃのほぼ奇数倍となってい
ることを特徴とする半導体装置。
【請求項５】請求項３記載の半導体回路を使用して相
関演算することを特徴とする相関演算装置。
【請求項６】請求項５に記載の相関演算装置を含むこ
とを特徴とする信号処理システム。
【請求項７】請求項６に記載の信号処理システムにお
いて、画像信号を入力する画像信号入力装置を含むこと
を特徴とする信号処理システム。
【請求項８】請求項５に記載の信号処理システムにお
いて、情報を記憶する記憶装置を含むことを特徴とする
信号処理システム。