JPH08125151A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH08125151A JPH08125151A JP26409094A JP26409094A JPH08125151A JP H08125151 A JPH08125151 A JP H08125151A JP 26409094 A JP26409094 A JP 26409094A JP 26409094 A JP26409094 A JP 26409094A JP H08125151 A JPH08125151 A JP H08125151A
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Abstract
(57)【要約】
【目的】 絶縁体基板上に半導体素子を形成する方法に
おいて、素子を構成する半導体材料への重金属不純物の
拡散および製造中における絶縁体基板と半導体材料との
剥離を防止できるようにする。 【構成】 内部に別の材料の層（２）が設けられた半導
体基板（１、２、３）上に一以上のエピタキシャル層
（４）を形成し、このエピタキシャル層（４）の表面を
絶縁体基板に張り合わせ、前記別の材料の層（２）を停
止層として半導体基板の外側（１）を選択的に除去し、
さらにその停止層（２）を取り除いて残ったエピタキシ
ャル層（４）に素子構造を形成する。
おいて、素子を構成する半導体材料への重金属不純物の
拡散および製造中における絶縁体基板と半導体材料との
剥離を防止できるようにする。 【構成】 内部に別の材料の層（２）が設けられた半導
体基板（１、２、３）上に一以上のエピタキシャル層
（４）を形成し、このエピタキシャル層（４）の表面を
絶縁体基板に張り合わせ、前記別の材料の層（２）を停
止層として半導体基板の外側（１）を選択的に除去し、
さらにその停止層（２）を取り除いて残ったエピタキシ
ャル層（４）に素子構造を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の製造に
利用する。特に、絶縁体基板上に半導体素子を形成する
方法に関する。
利用する。特に、絶縁体基板上に半導体素子を形成する
方法に関する。
【０００２】
【従来の技術】素子の動作速度を高速化するうえで問題
となる基板との間の寄生容量を低減できる素子として、
従来から、サファイアや窒化アルミニウムなどの絶縁体
基板にシリコン半導体素子を形成した素子構造（ＳＯ
Ｉ：Silicon On Insulator）が知られている。また、そ
のような素子構造を形成するための基板として、絶縁体
基板上にあらかじめＳｉ層を設けたＳＯＩ基板も市販さ
れている。ＳＯＩ基板上に素子を製造するには、その基
板上に、所望の素子構造を得るためのＳｉエピタキシャ
ル層を結晶成長させる必要がある。結晶成長は、例えば
分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）
により行われる。
となる基板との間の寄生容量を低減できる素子として、
従来から、サファイアや窒化アルミニウムなどの絶縁体
基板にシリコン半導体素子を形成した素子構造（ＳＯ
Ｉ：Silicon On Insulator）が知られている。また、そ
のような素子構造を形成するための基板として、絶縁体
基板上にあらかじめＳｉ層を設けたＳＯＩ基板も市販さ
れている。ＳＯＩ基板上に素子を製造するには、その基
板上に、所望の素子構造を得るためのＳｉエピタキシャ
ル層を結晶成長させる必要がある。結晶成長は、例えば
分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）
により行われる。
【０００３】
【発明が解決しようとする課題】しかし、良質な結晶を
成長させるためには、基板を約１０００℃に加熱する必
要がある。このため、絶縁体基板材料中に不純物として
含まれるＦｅなどの重金属がＳｉ側へ拡散してしまい、
素子特性が劣化してしまう問題があった。また、基板が
高温となるため、Ｓｉと絶縁体基板材料との熱張係数の
違いにより、接合面の剥離が発生することがあった。さ
らに、絶縁体基板上のＳｉには多数の転位が発生する問
題があった。例えば、絶縁体基板材料としてサファイア
を用いたＳＯＳ（Silicon On Sapphire ）の場合、絶縁
体基板上のＳｉには一般に１０8 〜１０10ｃｍ-2の転位
が発生する。このような転位はその上に成長させるエピ
タキシャル層にも影響し、素子特性の劣化を引き起こ
す。
成長させるためには、基板を約１０００℃に加熱する必
要がある。このため、絶縁体基板材料中に不純物として
含まれるＦｅなどの重金属がＳｉ側へ拡散してしまい、
素子特性が劣化してしまう問題があった。また、基板が
高温となるため、Ｓｉと絶縁体基板材料との熱張係数の
違いにより、接合面の剥離が発生することがあった。さ
らに、絶縁体基板上のＳｉには多数の転位が発生する問
題があった。例えば、絶縁体基板材料としてサファイア
を用いたＳＯＳ（Silicon On Sapphire ）の場合、絶縁
体基板上のＳｉには一般に１０8 〜１０10ｃｍ-2の転位
が発生する。このような転位はその上に成長させるエピ
タキシャル層にも影響し、素子特性の劣化を引き起こ
す。
【０００４】本発明は、このような課題を解決し、特性
の優れた素子を高い歩留りで製造することのできる半導
体素子の製造方法を提供することを目的とする。
の優れた素子を高い歩留りで製造することのできる半導
体素子の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体素子の製
造方法は、絶縁体基板上に半導体材料からなる層構造を
形成する第一の工程と、この層構造を加工して素子構造
を形成する第二の工程とを含む半導体素子の製造方法に
おいて、第一の工程は、絶縁体基板とは別に用意した半
導体基板上に一以上のエピタキシャル層を成長させる工
程と、この一以上のエピタキシャル層の最も上の層の表
面を絶縁体基板に貼り合わせる工程と、半導体基板の少
なくとも一部を取り除く工程とを含み、半導体基板には
エピタキシャル層が成長する層とは別の材料の層が内部
に設けられ、取り除く工程は、前記別の材料の層を停止
層として、半導体基板の貼り合わせにより外側となった
部分を選択的に取り除く工程を含むことを特徴とする。
造方法は、絶縁体基板上に半導体材料からなる層構造を
形成する第一の工程と、この層構造を加工して素子構造
を形成する第二の工程とを含む半導体素子の製造方法に
おいて、第一の工程は、絶縁体基板とは別に用意した半
導体基板上に一以上のエピタキシャル層を成長させる工
程と、この一以上のエピタキシャル層の最も上の層の表
面を絶縁体基板に貼り合わせる工程と、半導体基板の少
なくとも一部を取り除く工程とを含み、半導体基板には
エピタキシャル層が成長する層とは別の材料の層が内部
に設けられ、取り除く工程は、前記別の材料の層を停止
層として、半導体基板の貼り合わせにより外側となった
部分を選択的に取り除く工程を含むことを特徴とする。
【０００６】特にＳｉ素子を製造する場合には、半導体
基板として、二つのＳｉ層の間に別の材料の層としてＳ
ｉＯ2 層が設けられた基板を用いる。具体的には、Ｓｉ
基板に酸素イオンを注入することによりＳｉＯ2 層が形
成されたＳＩＭＯＸ（Si IMplanted OXide）基板を用い
ることがよい。
基板として、二つのＳｉ層の間に別の材料の層としてＳ
ｉＯ2 層が設けられた基板を用いる。具体的には、Ｓｉ
基板に酸素イオンを注入することによりＳｉＯ2 層が形
成されたＳＩＭＯＸ（Si IMplanted OXide）基板を用い
ることがよい。
【０００７】絶縁体基板とエピタキシャル層との貼り合
わせは、ファンデルワールス力、水素結合その他の結合
力を利用した公知の方法や、絶縁体基板の種類によって
は陽極接合技術を利用することができる。
わせは、ファンデルワールス力、水素結合その他の結合
力を利用した公知の方法や、絶縁体基板の種類によって
は陽極接合技術を利用することができる。
【０００８】
【作用】絶縁体基板上に直接に半導体材料をエピタキシ
ャル成長させるのではなく、別の基板上に素子構造を得
るための層を結晶成長させ、それを絶縁体基板に貼り合
わせて素子構造を形成する。半導体材料と絶縁体基板と
の接合面を高温にさらす必要がないので、絶縁体基板か
ら半導体材料への重金属の拡散を実質的になくすことが
でき、素子特性の劣化を防止することができる。また、
熱膨張係数の違いによる剥離を防止することができ、歩
留りを高めることもできる。
ャル成長させるのではなく、別の基板上に素子構造を得
るための層を結晶成長させ、それを絶縁体基板に貼り合
わせて素子構造を形成する。半導体材料と絶縁体基板と
の接合面を高温にさらす必要がないので、絶縁体基板か
ら半導体材料への重金属の拡散を実質的になくすことが
でき、素子特性の劣化を防止することができる。また、
熱膨張係数の違いによる剥離を防止することができ、歩
留りを高めることもできる。
【０００９】特にＳＩＭＯＸ基板上を利用してＳｉ素子
を形成する場合には、エピタキシャル成長を行う面がＳ
ＩＭＯＸ上のＳｉであるため、転位密度が少なく、良好
なエピタキシャル層を得ることができる。これは素子特
性の向上に寄与する。
を形成する場合には、エピタキシャル成長を行う面がＳ
ＩＭＯＸ上のＳｉであるため、転位密度が少なく、良好
なエピタキシャル層を得ることができる。これは素子特
性の向上に寄与する。
【００１０】
【実施例】図１は本発明実施例の半導体素子の製造方法
を説明する図であり、個々の製造工程における断面構造
を示す。ここでは、絶縁体基板上にｐｉｎダイオードを
形成する場合を例に説明する。
を説明する図であり、個々の製造工程における断面構造
を示す。ここでは、絶縁体基板上にｐｉｎダイオードを
形成する場合を例に説明する。
【００１１】この方法では、絶縁体基板とは別に用意し
た半導体基板上に一以上のエピタキシャル層を成長させ
る。すなわち、図１（ａ）に示すように二つのＳｉ層
１、３の間にＳｉＯ2 層２が設けられたＳＩＭＯＸ基板
を用い、その基板上に、図１（ｂ）に示すように、所望
の素子構造を得るためのエピタキシャル層４を、例えば
ｐｉｎダイオードを形成する場合であればｐ+ 、ｉ、ｎ
+ の順に、結晶成長させる。
た半導体基板上に一以上のエピタキシャル層を成長させ
る。すなわち、図１（ａ）に示すように二つのＳｉ層
１、３の間にＳｉＯ2 層２が設けられたＳＩＭＯＸ基板
を用い、その基板上に、図１（ｂ）に示すように、所望
の素子構造を得るためのエピタキシャル層４を、例えば
ｐｉｎダイオードを形成する場合であればｐ+ 、ｉ、ｎ
+ の順に、結晶成長させる。
【００１２】続いて、図１（ｃ）に示すように、形成さ
れたエピタキシャル層４の表面を絶縁体基板５に貼り合
わせる。この貼り合わせは、ファイデルワールス力、水
素結合力その他を利用した公知の技術や、絶縁体基板５
の材料によっては陽極接続技術を利用することができ
る。このときに要する熱はせいぜい４００℃以下であ
り、絶縁体基板５からエピタキシャル層４への重金属の
拡散はほとんどなく、接合面の剥離が生じることもな
い。
れたエピタキシャル層４の表面を絶縁体基板５に貼り合
わせる。この貼り合わせは、ファイデルワールス力、水
素結合力その他を利用した公知の技術や、絶縁体基板５
の材料によっては陽極接続技術を利用することができ
る。このときに要する熱はせいぜい４００℃以下であ
り、絶縁体基板５からエピタキシャル層４への重金属の
拡散はほとんどなく、接合面の剥離が生じることもな
い。
【００１３】次に、図１（ｄ）に示すように、ＳＩＭＯ
Ｘ側の外側のＳｉ層１を除去する。このためには、例え
ば、まずＳｉ層１を百μｍオーダの厚さに削り、それか
らウェットエッチングを行う。エッチャントとしては、
例えばＫＯＨ：Ｈ2 Ｏ：ＩＰＡ＝１８０ｇ：８００ｃ
ｃ：１００ｃｃを７０〜７５℃で用いる。このときＳｉ
Ｏ2 層２がエッチングストッパ層として働き、ＳｉＯ2
層２のすぐ上まで一様にエッチングできる。ＳｉＯ2 層
２上のＳｉ層１をエッチングする方法としてはこの他に
も種々あるが、ＳｉＯ2 との選択比がとれてＳｉＯ2 層
２でエッチングがストップする方法であればどのような
方法を用いてもよい。
Ｘ側の外側のＳｉ層１を除去する。このためには、例え
ば、まずＳｉ層１を百μｍオーダの厚さに削り、それか
らウェットエッチングを行う。エッチャントとしては、
例えばＫＯＨ：Ｈ2 Ｏ：ＩＰＡ＝１８０ｇ：８００ｃ
ｃ：１００ｃｃを７０〜７５℃で用いる。このときＳｉ
Ｏ2 層２がエッチングストッパ層として働き、ＳｉＯ2
層２のすぐ上まで一様にエッチングできる。ＳｉＯ2 層
２上のＳｉ層１をエッチングする方法としてはこの他に
も種々あるが、ＳｉＯ2 との選択比がとれてＳｉＯ2 層
２でエッチングがストップする方法であればどのような
方法を用いてもよい。
【００１４】さらに、図１（ｅ）に示すように、ＳｉＯ
2 層２をフッ酸によるウェットエッチングにより除去
し、Ｓｉ層３をＫＯＨエッチャントを用いて除去する。
これにより、エピタキシャル層４が表面に現れる。
2 層２をフッ酸によるウェットエッチングにより除去
し、Ｓｉ層３をＫＯＨエッチャントを用いて除去する。
これにより、エピタキシャル層４が表面に現れる。
【００１５】このエピタキシャル層４に通常のウェハプ
ロセスを施し、所望の素子構造を形成する。この例で
は、図１（ｄ）に示すように、エピタキシャル層４のう
ちｎ+にｎ電極６を取り付け、ｐ+ 層にｐ電極７を取り
付けてｐｉｎダイオードを完成させる。通常のウェハプ
ロセスでは４００℃を越えることがなく、重金属の拡散
や接合面の剥離の心配はない。
ロセスを施し、所望の素子構造を形成する。この例で
は、図１（ｄ）に示すように、エピタキシャル層４のう
ちｎ+にｎ電極６を取り付け、ｐ+ 層にｐ電極７を取り
付けてｐｉｎダイオードを完成させる。通常のウェハプ
ロセスでは４００℃を越えることがなく、重金属の拡散
や接合面の剥離の心配はない。
【００１６】表１はＳｉ、サファイアおよび窒化アルミ
ニウムのそれぞれのＦｅ濃度および熱膨張係数を示す。
ニウムのそれぞれのＦｅ濃度および熱膨張係数を示す。
【００１７】
【表１】 サファイアや窒化アルミニウム中には、Ｆｅなどの重金
属不純物がＳｉに比べて非常に高濃度に含まれている。
このため、従来のようにＳＯＩ基板上にＳｉをエピタキ
シャル成長させると、結晶成長中の１０００℃程度とい
う高温のため、基板材料の絶縁体に含まれていた重金属
不純物がＳｉ内に拡散し、Ｓｉが汚染されてしまう。こ
れに対して本実施例では、結晶成長をＳＩＭＯＸ基板上
で行うため、重金属不純物の拡散は事実上問題とならな
い。また、絶縁体基板との貼り合わせ後の熱工程もせい
ぜい４００℃以下であり、重金属不純物が拡散する心配
はない。
属不純物がＳｉに比べて非常に高濃度に含まれている。
このため、従来のようにＳＯＩ基板上にＳｉをエピタキ
シャル成長させると、結晶成長中の１０００℃程度とい
う高温のため、基板材料の絶縁体に含まれていた重金属
不純物がＳｉ内に拡散し、Ｓｉが汚染されてしまう。こ
れに対して本実施例では、結晶成長をＳＩＭＯＸ基板上
で行うため、重金属不純物の拡散は事実上問題とならな
い。また、絶縁体基板との貼り合わせ後の熱工程もせい
ぜい４００℃以下であり、重金属不純物が拡散する心配
はない。
【００１８】また、表１に示したようにＳｉとサファイ
アやＡｌＮとでは熱膨張係数が異なるため、従来のよう
にＳｉ−絶縁体界面を１０００℃近い高温にすると、接
合面の剥離が発生することがある。これに対し本実施例
では、絶縁体基板と貼り合わせた後には高温の熱工程を
通らないので、剥離が生じる可能性は小さい。
アやＡｌＮとでは熱膨張係数が異なるため、従来のよう
にＳｉ−絶縁体界面を１０００℃近い高温にすると、接
合面の剥離が発生することがある。これに対し本実施例
では、絶縁体基板と貼り合わせた後には高温の熱工程を
通らないので、剥離が生じる可能性は小さい。
【００１９】表２はＳＯＳ基板とＳＩＭＯＸ基板におけ
るＳｉの転位密度を示す。
るＳｉの転位密度を示す。
【００２０】
【表２】 エピタキシャル成長により得られる膜の性質は、下地の
Ｓｉの結晶性に大きく影響を受ける。一般には、サファ
イア上に形成されたＳｉの転位密度はＳＩＭＯＸ基板の
Ｓｉの転位密度より一般に大きい。このため、エピタキ
シャル成長させた膜を比べても、ＳＩＭＯＸ基板上に形
成された膜の方が一般に優れている。他の絶縁基板材料
を用いた場合も同様である。
Ｓｉの結晶性に大きく影響を受ける。一般には、サファ
イア上に形成されたＳｉの転位密度はＳＩＭＯＸ基板の
Ｓｉの転位密度より一般に大きい。このため、エピタキ
シャル成長させた膜を比べても、ＳＩＭＯＸ基板上に形
成された膜の方が一般に優れている。他の絶縁基板材料
を用いた場合も同様である。
【００２１】以上の実施例ではＳｉ素子（ＳＯＩ素子）
を形成するためにＳＩＭＯＸ基板を用いた例について説
明したが、他の半導体材料からなる素子の製造にも本発
明を同様に実施できる。
を形成するためにＳＩＭＯＸ基板を用いた例について説
明したが、他の半導体材料からなる素子の製造にも本発
明を同様に実施できる。
【００２２】
【発明の効果】以上説明したように、本発明の半導体素
子の製造方法は、絶縁体基板とは別に用意した半導体基
板を用い、その基板上に素子構造を結晶成長させた後に
その基板と絶縁体基板とを貼り合わせて素子構造を形成
する。これにより、半導体材料と絶縁体基板材料との接
合面を高温にさらすことなしに素子構造を形成できるた
め、絶縁体基板材料中のＦｅなどの不純物による半導体
材料の汚染がなくなる。したがって、汚染による素子特
性の劣化を防ぐことができ、従来方法により製造された
素子に比べて特性を向上させることができる。また、貼
り合わせ後には高温プロセスを通ることがないため、半
導体材料と絶縁体基板材料との界面の剥離が抑えられ、
歩留りが向上する。
子の製造方法は、絶縁体基板とは別に用意した半導体基
板を用い、その基板上に素子構造を結晶成長させた後に
その基板と絶縁体基板とを貼り合わせて素子構造を形成
する。これにより、半導体材料と絶縁体基板材料との接
合面を高温にさらすことなしに素子構造を形成できるた
め、絶縁体基板材料中のＦｅなどの不純物による半導体
材料の汚染がなくなる。したがって、汚染による素子特
性の劣化を防ぐことができ、従来方法により製造された
素子に比べて特性を向上させることができる。また、貼
り合わせ後には高温プロセスを通ることがないため、半
導体材料と絶縁体基板材料との界面の剥離が抑えられ、
歩留りが向上する。
【００２３】特に、ＳＯＩ素子を製造するためにＳＩＭ
ＯＸ基板を用いると、エピタキシャル成長する面がＳＯ
Ｉ上のＳｉではなくＳＩＭＯＸ上のＳｉであるため、転
位密度が相対的に減少し、良質な結晶性をもつエピタキ
シャル層が得られ、素子特性の向上に寄与する。これ
は、特に、転位の影響を受けやすい縦型素子において顕
著に現れる。
ＯＸ基板を用いると、エピタキシャル成長する面がＳＯ
Ｉ上のＳｉではなくＳＩＭＯＸ上のＳｉであるため、転
位密度が相対的に減少し、良質な結晶性をもつエピタキ
シャル層が得られ、素子特性の向上に寄与する。これ
は、特に、転位の影響を受けやすい縦型素子において顕
著に現れる。
【図１】本発明実施例の半導体素子の製造方法を示す
図。
図。
１、３ Ｓｉ層 ２ ＳｉＯ2 層 ４ エピタキシャル層 ５ 絶縁体基板 ６ ｎ電極 ７ ｐ電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 信治 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内 (72)発明者 藤田 忠重 東京都武蔵野市中町二丁目11番13号 株式 会社テラテック内
Claims (3)
- 【請求項１】 絶縁体基板上に半導体材料からなる層構
造を形成する第一の工程と、 この層構造を加工して素子構造を形成する第二の工程と
を含む半導体素子の製造方法において、 前記第一の工程は、 前記絶縁体基板とは別に用意した半導体基板上に一以上
のエピタキシャル層を成長させる工程と、 この一以上のエピタキシャル層の最も上の層の表面を前
記絶縁体基板に貼り合わせる工程と、 前記半導体基板の少なくとも一部を取り除く工程とを含
み、 前記半導体基板には前記一以上のエピタキシャル層が成
長する層とは別の材料の層が内部に設けられ、 前記取り除く工程は、前記別の材料の層を停止層とし
て、前記半導体基板の前記貼り合わせにより外側となっ
た部分を選択的に取り除く工程を含むことを特徴とする
半導体素子の製造方法。 - 【請求項２】 製造される半導体素子はＳｉ素子であ
り、 前記半導体基板は二つのＳｉ層の間に前記別の材料の層
としてＳｉＯ2 層が設けられた基板である請求項１記載
の半導体素子の製造方法。 - 【請求項３】 前記半導体基板はＳｉ基板に酸素イオン
を注入することによりＳｉＯ2 層が形成されたＳＩＭＯ
Ｘ基板である請求項２記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26409094A JPH08125151A (ja) | 1994-10-27 | 1994-10-27 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26409094A JPH08125151A (ja) | 1994-10-27 | 1994-10-27 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125151A true JPH08125151A (ja) | 1996-05-17 |
Family
ID=17398375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26409094A Pending JPH08125151A (ja) | 1994-10-27 | 1994-10-27 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125151A (ja) |
-
1994
- 1994-10-27 JP JP26409094A patent/JPH08125151A/ja active Pending
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