JPH08125538A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH08125538A JPH08125538A JP25838594A JP25838594A JPH08125538A JP H08125538 A JPH08125538 A JP H08125538A JP 25838594 A JP25838594 A JP 25838594A JP 25838594 A JP25838594 A JP 25838594A JP H08125538 A JPH08125538 A JP H08125538A
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- 238000012986 modification Methods 0.000 description 10
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Abstract
(57)【要約】
【目的】 所望のビット数のＤ／Ａ変換器を構成する場
合、抵抗ストリングを流れる電流の増大やチップ面積の
拡大を抑え、さらに短期間でマスクレイアウト設計を行
えるＤ／Ａ変換器を提供する。 【構成】 抵抗ストリング方式のＤ／Ａ変換器におい
て、抵抗ストリング１１の一端１２に定電流回路３１を
接続し、抵抗ストリング１１に定電流を流す。これによ
り、所定のビット数のＤ／Ａ変換器の抵抗とスイッチの
組合せによる単位ブロック２２を、他のビット数のＤ／
Ａ変換器において使用しても、電流の増大やチップ面積
の拡大が生じない。また、短期間でマスクレイアウトを
設計することができる。
合、抵抗ストリングを流れる電流の増大やチップ面積の
拡大を抑え、さらに短期間でマスクレイアウト設計を行
えるＤ／Ａ変換器を提供する。 【構成】 抵抗ストリング方式のＤ／Ａ変換器におい
て、抵抗ストリング１１の一端１２に定電流回路３１を
接続し、抵抗ストリング１１に定電流を流す。これによ
り、所定のビット数のＤ／Ａ変換器の抵抗とスイッチの
組合せによる単位ブロック２２を、他のビット数のＤ／
Ａ変換器において使用しても、電流の増大やチップ面積
の拡大が生じない。また、短期間でマスクレイアウトを
設計することができる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル・アナログ変
換器に係わり、例えば半導体基板上に集積するのに好適
なモノリシックディジタル・アナログ変換器に関する。
換器に係わり、例えば半導体基板上に集積するのに好適
なモノリシックディジタル・アナログ変換器に関する。
【０００２】
【従来の技術】同一抵抗値の単位抵抗を直列に接続し、
各接続点（タップ）の電圧をスイッチを介して出力す
る、いわゆる抵抗ストリング方式のディジタル・アナロ
グ変換器（以下、Ｄ／Ａ変換器という。）は、その構成
が簡単で単調増加特性を確保し易いことから汎用のＤ／
Ａ変換器として広く使用されている。
各接続点（タップ）の電圧をスイッチを介して出力す
る、いわゆる抵抗ストリング方式のディジタル・アナロ
グ変換器（以下、Ｄ／Ａ変換器という。）は、その構成
が簡単で単調増加特性を確保し易いことから汎用のＤ／
Ａ変換器として広く使用されている。
【０００３】図５は、従来の抵抗ストリング方式のＤ／
Ａ変換器を表わしたものである。抵抗ストリング１１の
第１の端子１２には基準となる電圧Ｖref が加えられ、
第２の端子１３は接地されている。ＮビットのＤ／Ａ変
換器を想定した場合、それぞれ抵抗値Ｒの単位抵抗１４
が２N 個直列に接続されている。第 1の端子１２と第２
の端子１３の間の合成抵抗は２N ・Ｒとなる。このとき
抵抗ストリング１１には、Ｖref ／（２N ・Ｒ）の電流
が流れる。
Ａ変換器を表わしたものである。抵抗ストリング１１の
第１の端子１２には基準となる電圧Ｖref が加えられ、
第２の端子１３は接地されている。ＮビットのＤ／Ａ変
換器を想定した場合、それぞれ抵抗値Ｒの単位抵抗１４
が２N 個直列に接続されている。第 1の端子１２と第２
の端子１３の間の合成抵抗は２N ・Ｒとなる。このとき
抵抗ストリング１１には、Ｖref ／（２N ・Ｒ）の電流
が流れる。
【０００４】各ディジタル入力端子Ｄ0 、Ｄ1 、Ｄ2 、
…、ＤN-1 へディジタルコードが入力されるとデコード
回路１５より各タップを選択するためのタップスイッチ
１６に対して選択信号が送出され、入力ディジタルコー
ドに応じた選択動作が行われる。すなわち、入力ディジ
タルコードが“０、０、０、…、０”の場合は、スイッ
チ１７とスイッチ１８がオンして接地電圧がアナログ信
号の出力端子１９へ導出される。また、入力ディジタル
コードが“１、１、１、…、１”の場合はスイッチ２０
とスイッチ１８がオンしてタップ２１の電圧、すなわ
ち、Ｖref （２N−１）／２N なる電圧が出力端子１９
へ導出される。
…、ＤN-1 へディジタルコードが入力されるとデコード
回路１５より各タップを選択するためのタップスイッチ
１６に対して選択信号が送出され、入力ディジタルコー
ドに応じた選択動作が行われる。すなわち、入力ディジ
タルコードが“０、０、０、…、０”の場合は、スイッ
チ１７とスイッチ１８がオンして接地電圧がアナログ信
号の出力端子１９へ導出される。また、入力ディジタル
コードが“１、１、１、…、１”の場合はスイッチ２０
とスイッチ１８がオンしてタップ２１の電圧、すなわ
ち、Ｖref （２N−１）／２N なる電圧が出力端子１９
へ導出される。
【０００５】抵抗ストリング方式のＤ／Ａ変換器のタッ
プスイッチの構成については、スイッチをツリー状に接
続する構成もあるが、この構成では図５の従来例に比べ
スイッチの数が増えること、および、スイッチが直列に
接続されるためオン抵抗が加算され、出力抵抗が増大す
るという欠点を有する。
プスイッチの構成については、スイッチをツリー状に接
続する構成もあるが、この構成では図５の従来例に比べ
スイッチの数が増えること、および、スイッチが直列に
接続されるためオン抵抗が加算され、出力抵抗が増大す
るという欠点を有する。
【０００６】先に説明した従来のＤ／Ａ変換器のマスク
レイアウト設計においては、その図形上の規則性から図
に点線で囲んだ単位ブロック２２をアレイ状に並べて構
成する方法が合理的である。例えば、８ビットのＤ／Ａ
変換器を構成する場合、２8／２（＝１２８）個の単位
ブロック（抵抗ストリングの折り返し部分には別のブロ
ックが必要）をアレイ状に並べ、６ビットのときは、２
6 ／２（＝３２）個のブロックをアレイ状に並べること
によって実現される。これにより、マスクレイアウト設
計を容易に、かつ、短時間に行うことが可能である。こ
のため、ＡＳＩＣ製品のように、品種によって必要ビッ
ト数が異なり、しかも短期間に設計しなければならない
製品には好適な手法である。
レイアウト設計においては、その図形上の規則性から図
に点線で囲んだ単位ブロック２２をアレイ状に並べて構
成する方法が合理的である。例えば、８ビットのＤ／Ａ
変換器を構成する場合、２8／２（＝１２８）個の単位
ブロック（抵抗ストリングの折り返し部分には別のブロ
ックが必要）をアレイ状に並べ、６ビットのときは、２
6 ／２（＝３２）個のブロックをアレイ状に並べること
によって実現される。これにより、マスクレイアウト設
計を容易に、かつ、短時間に行うことが可能である。こ
のため、ＡＳＩＣ製品のように、品種によって必要ビッ
ト数が異なり、しかも短期間に設計しなければならない
製品には好適な手法である。
【０００７】
【発明が解決しようとする課題】しかし、従来の抵抗ス
トリング方式のＤ／Ａ変換器では、抵抗ストリングの両
端がそれぞれ基準電圧Ｖref と接地電位になっている。
このため、ビット数に応じて単純に単位抵抗とスイッチ
の組み合わせからなる単位ブロック２２を並び変えて
も、ビット数に応じて抵抗を流れる電流が大きく変化し
てしまうという欠点があった。例えば、６ビットのＤ／
Ａ変換器を構成した場合、合成抵抗は２6 ・Ｒとなり、
８ビットの場合に比べ４倍の電流が流れ、単位面積あた
りの消費電力が４倍に増加する。
トリング方式のＤ／Ａ変換器では、抵抗ストリングの両
端がそれぞれ基準電圧Ｖref と接地電位になっている。
このため、ビット数に応じて単純に単位抵抗とスイッチ
の組み合わせからなる単位ブロック２２を並び変えて
も、ビット数に応じて抵抗を流れる電流が大きく変化し
てしまうという欠点があった。例えば、６ビットのＤ／
Ａ変換器を構成した場合、合成抵抗は２6 ・Ｒとなり、
８ビットの場合に比べ４倍の電流が流れ、単位面積あた
りの消費電力が４倍に増加する。
【０００８】一方、ビット数に応じて単位抵抗値を変化
させる場合、その都度単位抵抗とスイッチの組合せブロ
ックのレイアウト設計が必要となり、設計期間が長くな
る。しかも、消費電力を抑えるために単位抵抗値を大き
くすると、チップ面積の増大をもたらすこととなる。
させる場合、その都度単位抵抗とスイッチの組合せブロ
ックのレイアウト設計が必要となり、設計期間が長くな
る。しかも、消費電力を抑えるために単位抵抗値を大き
くすると、チップ面積の増大をもたらすこととなる。
【０００９】そこで本発明の目的は、異なるビット数の
Ｄ／Ａ変換器を構成する場合に、短期間でマスクレイア
ウト設計が可能なディジタル・アナログ変換器を提供す
ることにある。
Ｄ／Ａ変換器を構成する場合に、短期間でマスクレイア
ウト設計が可能なディジタル・アナログ変換器を提供す
ることにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）定電流回路と、（ロ）一端を定電流回路の出
力側に接続し他端を所定の電圧に保持した回路であっ
て、それぞれ一定の抵抗値を有する単位抵抗を複数個直
列に接続してなる直列回路と、（ハ）直列回路を構成す
る単位抵抗の各接続端のいずれか１つと選択的に接続さ
れその電位を変換後のアナログ信号として出力するスイ
ッチと、（ニ）入力されたディジタル信号に応じてこの
スイッチの接続先を選択するデコード回路とをディジタ
ル・アナログ変換器に具備させる。
は、（イ）定電流回路と、（ロ）一端を定電流回路の出
力側に接続し他端を所定の電圧に保持した回路であっ
て、それぞれ一定の抵抗値を有する単位抵抗を複数個直
列に接続してなる直列回路と、（ハ）直列回路を構成す
る単位抵抗の各接続端のいずれか１つと選択的に接続さ
れその電位を変換後のアナログ信号として出力するスイ
ッチと、（ニ）入力されたディジタル信号に応じてこの
スイッチの接続先を選択するデコード回路とをディジタ
ル・アナログ変換器に具備させる。
【００１１】すなわち請求項１記載の発明で、定電流回
路は単位抵抗を複数個直列に接続した直列回路に定電流
を供給する。直列回路を構成する単位抵抗の各接続端に
生じる電位のうち、デコード回路により接続先が選択さ
れたスイッチによって選択された電位が変換後のアナロ
グ信号として出力される。このため、入力されるディジ
タル信号のビット数の変更によって、直列回路を構成す
る単位抵抗の数が変化しても直列回路に流れる電流は変
化せず、同一構成の直列回路を適用できるので、短期間
でマスクレイアウト設計ができる。
路は単位抵抗を複数個直列に接続した直列回路に定電流
を供給する。直列回路を構成する単位抵抗の各接続端に
生じる電位のうち、デコード回路により接続先が選択さ
れたスイッチによって選択された電位が変換後のアナロ
グ信号として出力される。このため、入力されるディジ
タル信号のビット数の変更によって、直列回路を構成す
る単位抵抗の数が変化しても直列回路に流れる電流は変
化せず、同一構成の直列回路を適用できるので、短期間
でマスクレイアウト設計ができる。
【００１２】請求項２記載の発明では、定電流回路は、
ゲート電極とドレイン電極を接続した第１のトランジス
タと、第１のトランジスタのゲート電極と共通のゲート
電極をもち、ドレインを定電流回路の出力とする第２の
トランジスタと、第１のトランジスタに定電流回路の出
力電流を制御する抵抗を接続するように構成される。こ
れは、定電流回路の具体的な構成を示したものであり、
例えば、第１と第２のトランジスタのゲート面積が同じ
場合には、第１のトランジスタに流れる定電流と同じ大
きさの定電流が第２のトランジスタにも流れ、これが、
抵抗回路に供給される。その大きさは抵抗回路に因らず
に第１のトランジスタに接続された抵抗にのみ依存す
る。
ゲート電極とドレイン電極を接続した第１のトランジス
タと、第１のトランジスタのゲート電極と共通のゲート
電極をもち、ドレインを定電流回路の出力とする第２の
トランジスタと、第１のトランジスタに定電流回路の出
力電流を制御する抵抗を接続するように構成される。こ
れは、定電流回路の具体的な構成を示したものであり、
例えば、第１と第２のトランジスタのゲート面積が同じ
場合には、第１のトランジスタに流れる定電流と同じ大
きさの定電流が第２のトランジスタにも流れ、これが、
抵抗回路に供給される。その大きさは抵抗回路に因らず
に第１のトランジスタに接続された抵抗にのみ依存す
る。
【００１３】請求項３記載の発明では、ディジタル・ア
ナログ変換器の出力端子に利得が１以上の増幅回路を接
続する。また、請求項４記載の発明では、定電流回路の
出力端子から出力端子の電圧を検出するための端子を備
えることとした。さらに、請求項５記載の発明では、定
電流回路の第１のトランジスタのドレイン端子に接続さ
れる抵抗を外部接続抵抗とすることとした。これらは、
ディジタル・アナログ変換器の出力を高めたり、調整す
るための具体的な手法を示したものである。
ナログ変換器の出力端子に利得が１以上の増幅回路を接
続する。また、請求項４記載の発明では、定電流回路の
出力端子から出力端子の電圧を検出するための端子を備
えることとした。さらに、請求項５記載の発明では、定
電流回路の第１のトランジスタのドレイン端子に接続さ
れる抵抗を外部接続抵抗とすることとした。これらは、
ディジタル・アナログ変換器の出力を高めたり、調整す
るための具体的な手法を示したものである。
【００１４】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１５】図１は、本発明の一実施例におけるＤ／Ａ
変換器の回路構成を表わしたものである。図５と同一の
部分には同一の符号を付しており、これらの説明を適宜
省略する。抵抗値Ｒの単位抵抗１４を直列に接続した抵
抗ストリング１１の一端１２は、定電流回路３１の出力
端子３２に接続され、他端１３は接地されている。Ｄ／
Ａ変換器のビット数を“８”と仮定すると、単位抵抗の
個数は２8 ＝２５６個となり、抵抗ストリング１１の合
成抵抗は２５６・Ｒとなる。
変換器の回路構成を表わしたものである。図５と同一の
部分には同一の符号を付しており、これらの説明を適宜
省略する。抵抗値Ｒの単位抵抗１４を直列に接続した抵
抗ストリング１１の一端１２は、定電流回路３１の出力
端子３２に接続され、他端１３は接地されている。Ｄ／
Ａ変換器のビット数を“８”と仮定すると、単位抵抗の
個数は２8 ＝２５６個となり、抵抗ストリング１１の合
成抵抗は２５６・Ｒとなる。
【００１６】定電流回路３１の出力電流をＩ0 とする
と、抵抗ストリングの一端１２の電圧は２５６Ｒ・Ｉ0
となる。トランジスタ３３のしきい値電圧をＶT33 と
し、電源電圧をＶDDとすると、 ＶDD−ＶT33 ＞２５６Ｒ・Ｉ0 なる関係式を満足するように定電流回路３１の出力電流
Ｉ0 を設定する。図１においては、定電流回路３１の実
施例としてトランジスタ３３、３４により電流ミラー回
路を構成し、入力側のトランジスタ３４のゲート−ドレ
イン接続点に抵抗３５を接続して、トランジスタ３４を
バイアスしている。したがって、トランジスタ３３、３
４のゲート面積が同一と仮定すると出力電流Ｉ0 は、 Ｉ0 ＝（ＶDD−ＶT34 ）／Ｒ35 で、設定するすることができる。ここで、ＶT34 はトラ
ンジスタ３４のしきい値電圧であり、Ｒ35は抵抗３５の
抵抗値を表わす。この場合、単位抵抗の電圧降下はＩ0
・Ｒとなり、この電圧がＤ／Ａ変換器の分解能を表わ
す。
と、抵抗ストリングの一端１２の電圧は２５６Ｒ・Ｉ0
となる。トランジスタ３３のしきい値電圧をＶT33 と
し、電源電圧をＶDDとすると、 ＶDD−ＶT33 ＞２５６Ｒ・Ｉ0 なる関係式を満足するように定電流回路３１の出力電流
Ｉ0 を設定する。図１においては、定電流回路３１の実
施例としてトランジスタ３３、３４により電流ミラー回
路を構成し、入力側のトランジスタ３４のゲート−ドレ
イン接続点に抵抗３５を接続して、トランジスタ３４を
バイアスしている。したがって、トランジスタ３３、３
４のゲート面積が同一と仮定すると出力電流Ｉ0 は、 Ｉ0 ＝（ＶDD−ＶT34 ）／Ｒ35 で、設定するすることができる。ここで、ＶT34 はトラ
ンジスタ３４のしきい値電圧であり、Ｒ35は抵抗３５の
抵抗値を表わす。この場合、単位抵抗の電圧降下はＩ0
・Ｒとなり、この電圧がＤ／Ａ変換器の分解能を表わ
す。
【００１７】６ビットのＤ／Ａ変換器を構成した場合、
図５に示した従来例においては、抵抗ストリング１１の
合成抵抗が６４Ｒとなるため抵抗ストリングを流れる電
流はＶref ／６４Ｒとなり、８ビットのＤ／Ａ変換器の
場合と比べて４倍の電流が流れる。もし、電流の増大を
抑えようとすれば、単位抵抗Ｒの値を４倍にすることが
考えられるが、この場合、単位抵抗の面積が４倍に広が
りコスト上不利である。さらにビット数を変えるたびに
単位ブロック２２の設計を行うことになり、合理的でな
い。また、電流の増大を抑えるもう１つの方法として、
基準電圧Ｖrefを４分の１に下げることによって８ビッ
トの場合と同様の電流に抑えることが可能となるが、Ｖ
ref は実質上電源電圧と同等にして使用する場合が多
く、この場合はさらにＶref ／４なる別電源を用意する
こととなり構成上不利である。
図５に示した従来例においては、抵抗ストリング１１の
合成抵抗が６４Ｒとなるため抵抗ストリングを流れる電
流はＶref ／６４Ｒとなり、８ビットのＤ／Ａ変換器の
場合と比べて４倍の電流が流れる。もし、電流の増大を
抑えようとすれば、単位抵抗Ｒの値を４倍にすることが
考えられるが、この場合、単位抵抗の面積が４倍に広が
りコスト上不利である。さらにビット数を変えるたびに
単位ブロック２２の設計を行うことになり、合理的でな
い。また、電流の増大を抑えるもう１つの方法として、
基準電圧Ｖrefを４分の１に下げることによって８ビッ
トの場合と同様の電流に抑えることが可能となるが、Ｖ
ref は実質上電源電圧と同等にして使用する場合が多
く、この場合はさらにＶref ／４なる別電源を用意する
こととなり構成上不利である。
【００１８】本実施例によれば、抵抗ストリング１１は
定電流Ｉ0 でバイアスしているため、６ビットＤ／Ａ変
換器を構成したとしても抵抗ストリング１１を流れる電
流は８ビットの場合と同じくＩ0 のままである。したが
って、ビット数が異なるＤ／Ａ変換器を短期間で設計す
る場合、単位ブロック２２を所望のビット数分並べるだ
けで容易に設計することができる。しかもビット数が減
少するにつれて電流が増大することもなく、一定の消費
電力を保持することができ、さらに、抵抗３５を調整す
ることによって電流を減少させることも可能となる。
定電流Ｉ0 でバイアスしているため、６ビットＤ／Ａ変
換器を構成したとしても抵抗ストリング１１を流れる電
流は８ビットの場合と同じくＩ0 のままである。したが
って、ビット数が異なるＤ／Ａ変換器を短期間で設計す
る場合、単位ブロック２２を所望のビット数分並べるだ
けで容易に設計することができる。しかもビット数が減
少するにつれて電流が増大することもなく、一定の消費
電力を保持することができ、さらに、抵抗３５を調整す
ることによって電流を減少させることも可能となる。
【００１９】第１の変形例
【００２０】図２は、本発明の第１の変形例におけるＤ
／Ａ変換器の構成を表わしたものである。図１と同一の
部分には同一の符号を付しており、これらの説明を適宜
省略する。この第１の変形例では、抵抗ストリング１１
の一端１２に電源ＶDDが接続され、他端１３の側に定電
流回路３１が接続されている。この定電流回路３１は、
図１と同様の構成であるが、抵抗３５側に電源ＶDDを接
続して、トランジスタ３４をバイアスしている。このよ
うな構成にすることにより、フルスケール時（ディジタ
ル入力コードがすべて“１”の場合）にほぼ電源電圧ま
で出力することができる。
／Ａ変換器の構成を表わしたものである。図１と同一の
部分には同一の符号を付しており、これらの説明を適宜
省略する。この第１の変形例では、抵抗ストリング１１
の一端１２に電源ＶDDが接続され、他端１３の側に定電
流回路３１が接続されている。この定電流回路３１は、
図１と同様の構成であるが、抵抗３５側に電源ＶDDを接
続して、トランジスタ３４をバイアスしている。このよ
うな構成にすることにより、フルスケール時（ディジタ
ル入力コードがすべて“１”の場合）にほぼ電源電圧ま
で出力することができる。
【００２１】第２の変形例
【００２２】図３は、第２の変形例におけるＤ／Ａ変換
器の構成を表わしたものである。この第２の変形例で
は、図１の構成のＤ／Ａ変換器のアナログ信号の出力端
子１５に非反転増幅器４１を接続している。図１のＤ／
Ａ変換器では、フルスケール時の出力電圧は（２N −
１）ＲＩ0 で決定され、しかもＶDD−ＶT33 より小さな
電圧に設定する必要がある。そこで、応用上出力電圧を
電源電圧まで広げたい場合は、Ｄ／Ａ変換器の出力端子
１９に図に示すように非反転増幅器４１に接続する。非
反転増幅器４１では、オペアンプの“＋”入力端子に入
力された電圧が、“−”入力端子に接続された２つの抵
抗の抵抗値を適当な値に設定することによって電圧利得
１以上で増幅される。これにより、所望の出力電圧を得
ることができる。
器の構成を表わしたものである。この第２の変形例で
は、図１の構成のＤ／Ａ変換器のアナログ信号の出力端
子１５に非反転増幅器４１を接続している。図１のＤ／
Ａ変換器では、フルスケール時の出力電圧は（２N −
１）ＲＩ0 で決定され、しかもＶDD−ＶT33 より小さな
電圧に設定する必要がある。そこで、応用上出力電圧を
電源電圧まで広げたい場合は、Ｄ／Ａ変換器の出力端子
１９に図に示すように非反転増幅器４１に接続する。非
反転増幅器４１では、オペアンプの“＋”入力端子に入
力された電圧が、“−”入力端子に接続された２つの抵
抗の抵抗値を適当な値に設定することによって電圧利得
１以上で増幅される。これにより、所望の出力電圧を得
ることができる。
【００２３】第３の変形例
【００２４】図４は、第３の変形例におけるＤ／Ａ変換
器の構成を表わしたものである。先に説明した実施例お
よび変形例のＤ／Ａ変換器に含まれる定電流回路３１の
出力電流を決定する抵抗３５はモノリシック化すること
が好ましいが、フルスケール出力電圧を正確に特定の電
圧に調整することを考慮した場合、図４に示すように抵
抗３５をモノリシックで構成せずに外部抵抗５２とし、
しかも可変抵抗にすることによって任意の出力電圧を設
定することができる。この場合、タップ５３よりセンス
端子５４を外部に引き出し、このセンス端子５４の電圧
をモニタすることによりフルスケール電圧を正確に調整
することが可能となる。
器の構成を表わしたものである。先に説明した実施例お
よび変形例のＤ／Ａ変換器に含まれる定電流回路３１の
出力電流を決定する抵抗３５はモノリシック化すること
が好ましいが、フルスケール出力電圧を正確に特定の電
圧に調整することを考慮した場合、図４に示すように抵
抗３５をモノリシックで構成せずに外部抵抗５２とし、
しかも可変抵抗にすることによって任意の出力電圧を設
定することができる。この場合、タップ５３よりセンス
端子５４を外部に引き出し、このセンス端子５４の電圧
をモニタすることによりフルスケール電圧を正確に調整
することが可能となる。
【００２５】以上説明した実施例および変形例では６ビ
ットおよび８ビットのＤ／Ａ変換器として説明したが、
これに限らないことはいうまでもない。
ットおよび８ビットのＤ／Ａ変換器として説明したが、
これに限らないことはいうまでもない。
【００２６】
【発明の効果】このように請求項１〜５記載の発明によ
れば、複数の単位抵抗を直列に接続した抵抗回路に定電
流回路から定電流を供給するようにしたので、所望のビ
ット数に応じたＤ／Ａ変換器を設計する際に、どのビッ
ト数のＤ／Ａ変換器に対しても同一構成の抵抗回路を適
用でき、設計期間を短縮することができる。また、ビッ
ト数を減少させた場合でも電流は増大せず、かつ、チッ
プ面積も減少させることができる。
れば、複数の単位抵抗を直列に接続した抵抗回路に定電
流回路から定電流を供給するようにしたので、所望のビ
ット数に応じたＤ／Ａ変換器を設計する際に、どのビッ
ト数のＤ／Ａ変換器に対しても同一構成の抵抗回路を適
用でき、設計期間を短縮することができる。また、ビッ
ト数を減少させた場合でも電流は増大せず、かつ、チッ
プ面積も減少させることができる。
【００２７】また、請求項５記載の発明によれば、定電
流回路の出力電流を決定する抵抗を外付けにすることに
よって、定電流を任意に設定できるため、アナログ出力
のより正確なフルスケール調整や低消費電力化が可能と
なる。
流回路の出力電流を決定する抵抗を外付けにすることに
よって、定電流を任意に設定できるため、アナログ出力
のより正確なフルスケール調整や低消費電力化が可能と
なる。
【図１】本発明の一実施例におけるディジタル・アナロ
グ変換器の回路構成を表わした回路図である。
グ変換器の回路構成を表わした回路図である。
【図２】本発明の第１の変形例におけるディジタル・ア
ナログ変換器の回路構成を表わした回路図である。
ナログ変換器の回路構成を表わした回路図である。
【図３】本発明の第２の変形例におけるディジタル・ア
ナログ変換器の回路構成を表わした回路図である。
ナログ変換器の回路構成を表わした回路図である。
【図４】本発明の第３の変形例におけるディジタル・ア
ナログ変換器の回路構成を表わした回路図である。
ナログ変換器の回路構成を表わした回路図である。
【図５】従来のディジタル・アナログ変換器の回路構成
を表わした回路図である。
を表わした回路図である。
１１ 抵抗ストリング １２ 抵抗ストリングの第１の端子 １３ 抵抗ストリングの第２の端子 １４ 単位抵抗 １５ デコード回路 １６ タップスイッチ群 １９ Ｄ／Ａ変換器の出力端子 ２２ 単位抵抗とスイッチの組合せによる単位ブロック ３１、５１ 定電流回路 ３３、３４ トランジスタ ３５ 抵抗 ４１ 非反転増幅器 ５２ 可変抵抗 ５３ フルスケールに相当するタップ ５４ センス端子
Claims (5)
- 【請求項１】 定電流回路と、 一端をこの定電流回路の出力側に接続し他端を所定の電
圧に保持した回路であって、それぞれ一定の抵抗値を有
する単位抵抗を複数個直列に接続してなる直列回路と、 この直列回路を構成する単位抵抗の各接続端のいずれか
１つと選択的に接続されその電位を変換後のアナログ信
号として出力するスイッチと、 入力されたディジタル信号に応じてこのスイッチの接続
先を選択するデコード回路とを具備することを特徴とす
るディジタル・アナログ変換器。 - 【請求項２】 前記定電流回路がゲート電極とドレイン
電極を接続した第１のトランジスタと、この第１のトラ
ンジスタのゲート電極と共通のゲート電極を持ちドレイ
ンを前記定電流回路の出力とする第２のトランジスタ
と、前記第１のトランジスタに前記定電流回路の出力電
流を制御する抵抗が接続されたことを特徴とする請求項
１記載のディジタル・アナログ変換器。 - 【請求項３】 前記ディジタル・アナログ変換器の出力
端子に利得が１以上の増幅回路を接続したことを特徴と
する請求項１記載のディジタル・アナログ変換器。 - 【請求項４】 前記定電流回路の出力端子からこの出力
端子の電圧を検出するための端子を備えたことを特徴と
する請求項１記載のディジタル・アナログ変換器。 - 【請求項５】 前記定電流回路の前記第１のトランジス
タのドレイン端子に接続される抵抗を外部接続抵抗とす
ることを特徴とする請求項２記載のディジタル・アナロ
グ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25838594A JPH08125538A (ja) | 1994-10-24 | 1994-10-24 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25838594A JPH08125538A (ja) | 1994-10-24 | 1994-10-24 | ディジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125538A true JPH08125538A (ja) | 1996-05-17 |
Family
ID=17319513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25838594A Pending JPH08125538A (ja) | 1994-10-24 | 1994-10-24 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125538A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498575B2 (en) | 2000-08-04 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | D/A converter |
| KR100396747B1 (ko) * | 1996-08-17 | 2003-11-28 | 엘지전자 주식회사 | 디지탈-아날로그변환기 |
| WO2018123610A1 (ja) * | 2016-12-28 | 2018-07-05 | ソニーセミコンダクタソリューションズ株式会社 | Ｄａｃ及び発振回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693426A (en) * | 1979-12-27 | 1981-07-29 | Toshiba Corp | Analogue-digital converter |
| JPS609211A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 絶対ゲイン調整回路 |
| JPS61182332A (ja) * | 1985-02-08 | 1986-08-15 | Hitachi Ltd | Ａ／ｄ変換回路 |
| JPS6434018A (en) * | 1987-07-30 | 1989-02-03 | Sony Corp | Clamping device for analog/digital converter |
| JPH01309518A (ja) * | 1988-06-08 | 1989-12-13 | Fuji Electric Co Ltd | Ｄ／ａ変換器 |
-
1994
- 1994-10-24 JP JP25838594A patent/JPH08125538A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693426A (en) * | 1979-12-27 | 1981-07-29 | Toshiba Corp | Analogue-digital converter |
| JPS609211A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 絶対ゲイン調整回路 |
| JPS61182332A (ja) * | 1985-02-08 | 1986-08-15 | Hitachi Ltd | Ａ／ｄ変換回路 |
| JPS6434018A (en) * | 1987-07-30 | 1989-02-03 | Sony Corp | Clamping device for analog/digital converter |
| JPH01309518A (ja) * | 1988-06-08 | 1989-12-13 | Fuji Electric Co Ltd | Ｄ／ａ変換器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396747B1 (ko) * | 1996-08-17 | 2003-11-28 | 엘지전자 주식회사 | 디지탈-아날로그변환기 |
| US6498575B2 (en) | 2000-08-04 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | D/A converter |
| WO2018123610A1 (ja) * | 2016-12-28 | 2018-07-05 | ソニーセミコンダクタソリューションズ株式会社 | Ｄａｃ及び発振回路 |
| US20200091927A1 (en) * | 2016-12-28 | 2020-03-19 | Sony Semiconductor Solutions Corporation | Dac and oscillation circuit |
| US11025267B2 (en) | 2016-12-28 | 2021-06-01 | Sony Semiconductor Solutions Corporation | DAC and oscillation circuit |
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