JPH0812626B2 - シフトパス診断方式 - Google Patents
シフトパス診断方式Info
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- JPH0812626B2 JPH0812626B2 JP61270107A JP27010786A JPH0812626B2 JP H0812626 B2 JPH0812626 B2 JP H0812626B2 JP 61270107 A JP61270107 A JP 61270107A JP 27010786 A JP27010786 A JP 27010786A JP H0812626 B2 JPH0812626 B2 JP H0812626B2
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- mode
- circuit
- data
- shift path
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Description
【発明の詳細な説明】 技術分野 本発明はシフトパス診断方式に関し、特に情報処理装
置におけるシフトパスの故障診断方式に関するものであ
る。
置におけるシフトパスの故障診断方式に関するものであ
る。
従来技術 一般に、情報処理装置においては、論理回路網を構成
する回路構成単位である記憶素子が多数含まれており、
これ等記憶素子の故障診断のためにいわゆるシフトパス
構成が採用されている。このシフトパスは複数の記憶素
子を互いに縦続的に接続してシフトレジスタ構成とし、
最前段の記憶素子から最後段の記憶素子へシフトモード
にて予め定められた所定データを順次転送せしめ、その
シフトアウトデータにより当該シフトパスの故障診断を
行うようになっている。
する回路構成単位である記憶素子が多数含まれており、
これ等記憶素子の故障診断のためにいわゆるシフトパス
構成が採用されている。このシフトパスは複数の記憶素
子を互いに縦続的に接続してシフトレジスタ構成とし、
最前段の記憶素子から最後段の記憶素子へシフトモード
にて予め定められた所定データを順次転送せしめ、その
シフトアウトデータにより当該シフトパスの故障診断を
行うようになっている。
この種の情報処理装置においては、ハードウェア障害
時の保守交換単位（Field Replaceable Unit:FRU）は１
つのシフトパスに対して複数個が含まれているのが普通
である。このため、シフトパスに障害が発生すると交換
単位が複数になり、平均修復時間（Mean Time To Repai
r:MTTR）が大きくなるという欠点がある。
時の保守交換単位（Field Replaceable Unit:FRU）は１
つのシフトパスに対して複数個が含まれているのが普通
である。このため、シフトパスに障害が発生すると交換
単位が複数になり、平均修復時間（Mean Time To Repai
r:MTTR）が大きくなるという欠点がある。
上記欠点を補う従来技術としては、装置を初期状態に
しておき、障害を生じた交換単位を含むひとつのシフト
単位に対してシフトレジスタ機能を用いてデータを出力
し、これを装置の初期状態のデータと比較することによ
り障害を生じた交換単位を指摘する方法がある。シフト
レジスタの機能を用いて装置を初期化する方式の装置で
シフトレジスタに障害が発生した時には、上記の方法で
は装置を初期状態に設定することができないので、やは
り交換単位が複数になり、平均修復時間（MTTR）が大き
くなるという欠点がある。
しておき、障害を生じた交換単位を含むひとつのシフト
単位に対してシフトレジスタ機能を用いてデータを出力
し、これを装置の初期状態のデータと比較することによ
り障害を生じた交換単位を指摘する方法がある。シフト
レジスタの機能を用いて装置を初期化する方式の装置で
シフトレジスタに障害が発生した時には、上記の方法で
は装置を初期状態に設定することができないので、やは
り交換単位が複数になり、平均修復時間（MTTR）が大き
くなるという欠点がある。
また、初期状態をあらかじめ記憶しておいて、これを
シフトレジスタ機能を使用して全ビットを出力したデー
タと比較しなければならないので、交換単位を指摘する
のに時間がかかるという欠点もある。
シフトレジスタ機能を使用して全ビットを出力したデー
タと比較しなければならないので、交換単位を指摘する
のに時間がかかるという欠点もある。
発明の目的 本発明はこの様な従来のものの欠点を解決すべくなさ
れたものであって、その目的とするところは、極めて簡
単に故障が生じた保守交換単位を指摘できる様にしてシ
ステムダウン時における平均修復時間を短縮し得ること
が可能な情報処理装置のシフトパス診断方式を提供する
ことにある。
れたものであって、その目的とするところは、極めて簡
単に故障が生じた保守交換単位を指摘できる様にしてシ
ステムダウン時における平均修復時間を短縮し得ること
が可能な情報処理装置のシフトパス診断方式を提供する
ことにある。
発明の構成 本発明のシフトパス診断方式は、複数の記憶素子がそ
れぞれ互いに縦続的に接続された複数の保守診断単位ブ
ロックを複数個縦続的に接続して得られるシフトパスの
故障診断方式であって、前記複数の保守診断単位ブロッ
クのそれぞれにおいて、最前部の記憶素子に対してシフ
トパス検証モードに応じて論理“0"または“1"を表すデ
ータを当該ブロック外より書き込む手段と、前記論理
“0"または“1"を表すデータをシフトモードにより順次
シフト制御して最後部の記憶素子へ転送せしめる手段
と、前記記憶素子の最後部の格納データが正常であるか
否かを判定する判定手段とを設け、前記複数の保守診断
単位ブロックにおいて同時に故障診断を行う。
れぞれ互いに縦続的に接続された複数の保守診断単位ブ
ロックを複数個縦続的に接続して得られるシフトパスの
故障診断方式であって、前記複数の保守診断単位ブロッ
クのそれぞれにおいて、最前部の記憶素子に対してシフ
トパス検証モードに応じて論理“0"または“1"を表すデ
ータを当該ブロック外より書き込む手段と、前記論理
“0"または“1"を表すデータをシフトモードにより順次
シフト制御して最後部の記憶素子へ転送せしめる手段
と、前記記憶素子の最後部の格納データが正常であるか
否かを判定する判定手段とを設け、前記複数の保守診断
単位ブロックにおいて同時に故障診断を行う。
実施例 以下、図面を用いて本発明の実施例を説明する。
第１図は本発明の実施例のブロック図である。図にお
いて、複数の記憶素子からなる記憶素子群3a,3b（図に
おいては、簡単化のために２個の記憶素子群3a,3bのみ
を示しているが、この２個の記憶素子群の間にも他の記
憶素子群が並列的に配置されているものとする）が有
り、この記憶素子群を互いに予め定められた関係に従っ
て相互接続することにより、情報処理装置のデータ処理
に必要とされる論理回路網２が形成されるようになって
いる。
いて、複数の記憶素子からなる記憶素子群3a,3b（図に
おいては、簡単化のために２個の記憶素子群3a,3bのみ
を示しているが、この２個の記憶素子群の間にも他の記
憶素子群が並列的に配置されているものとする）が有
り、この記憶素子群を互いに予め定められた関係に従っ
て相互接続することにより、情報処理装置のデータ処理
に必要とされる論理回路網２が形成されるようになって
いる。
これら複数の記憶素子群3a,3bの各々は、また故障診
断のためのシフトパスを構成すべく、構成要素である記
憶素子が互いに縦続的に接続されて夫々シフトレジスタ
をも構成しているものとする。この場合のデータ入力が
シフトインSI端子から行われ、データの出力がシフトア
ウトSO端子から行われる。シフトモードSM端子にシフト
モード指示が供給され、クロックCLK端子にクロックパ
ルスが印加されることにより、シフトパスが活性化され
るのである。
断のためのシフトパスを構成すべく、構成要素である記
憶素子が互いに縦続的に接続されて夫々シフトレジスタ
をも構成しているものとする。この場合のデータ入力が
シフトインSI端子から行われ、データの出力がシフトア
ウトSO端子から行われる。シフトモードSM端子にシフト
モード指示が供給され、クロックCLK端子にクロックパ
ルスが印加されることにより、シフトパスが活性化され
るのである。
シフトレジスタ指定回路４は複数のシフトレジスタ3
a,3bの任意のものを指定するための回路であり、デコー
ダ５はこのシフトレジスタ指定回路４により指定された
シフトレジスタに対してクロック供給回路６によるクロ
ックを選択的に供給するためのものである。このクロッ
クの供給に応じてシフトレジスタ3a,3bに直列にデータ
を入力するためにシフトイン入力制御回路７が設けられ
ており、当該クロックの供給に応じて指定されたシフト
レジスタの出力がマルチプレクサ８により選択される様
になっている。
a,3bの任意のものを指定するための回路であり、デコー
ダ５はこのシフトレジスタ指定回路４により指定された
シフトレジスタに対してクロック供給回路６によるクロ
ックを選択的に供給するためのものである。このクロッ
クの供給に応じてシフトレジスタ3a,3bに直列にデータ
を入力するためにシフトイン入力制御回路７が設けられ
ており、当該クロックの供給に応じて指定されたシフト
レジスタの出力がマルチプレクサ８により選択される様
になっている。
このマルチプレクサ８により選択されたデータはシフ
トアウト出力制御回路９を介してシフトバッファ13へ供
給される。このシフトバッファ13の出力がシフトイン入
力制御回路７へ供給されていると共に、保守診断装置14
へも供給されている。この保守診断装置14からはシフト
バッファ13へデータを入力できるようになっている。
トアウト出力制御回路９を介してシフトバッファ13へ供
給される。このシフトバッファ13の出力がシフトイン入
力制御回路７へ供給されていると共に、保守診断装置14
へも供給されている。この保守診断装置14からはシフト
バッファ13へデータを入力できるようになっている。
シフトレジスタ3a,3bのシフトイン入力及びシフトア
ウト出力の機能を有効化すべくシフトモード指定回路10
が設けられており、このシフトモード指定回路10のシフ
トモードを有効化しないでシフトレジスタ3a,3bにクロ
ックを供給した場合に、切替回路37a,37bを介して１入
力回路12a,12bまたは０入力回路11a,11bから夫々“1"ま
たは“0"データが所定の複数の記憶素子へ夫々書込まれ
る様になっている。この“1"または“0"の書込みは、シ
フトパス検証モード指定手段36により指定されるモード
により切替回路37a,37bが夫々選択して行われるように
なっている。０入力回路,1入力回路及び切替回路はシフ
トレジスタ3a,3b毎に夫々対応して設けられている。
ウト出力の機能を有効化すべくシフトモード指定回路10
が設けられており、このシフトモード指定回路10のシフ
トモードを有効化しないでシフトレジスタ3a,3bにクロ
ックを供給した場合に、切替回路37a,37bを介して１入
力回路12a,12bまたは０入力回路11a,11bから夫々“1"ま
たは“0"データが所定の複数の記憶素子へ夫々書込まれ
る様になっている。この“1"または“0"の書込みは、シ
フトパス検証モード指定手段36により指定されるモード
により切替回路37a,37bが夫々選択して行われるように
なっている。０入力回路,1入力回路及び切替回路はシフ
トレジスタ3a,3b毎に夫々対応して設けられている。
0/1判定回路32a,32bは、“0"または“1"が書込まれる
複数の記憶素子とは異なる予め定められた複数の記憶素
子の値を、シフトモード時において所定タイミングにて
判定するためのものであり、シフトレジスタ3a,3b毎に
夫々対応して設けられている。
複数の記憶素子とは異なる予め定められた複数の記憶素
子の値を、シフトモード時において所定タイミングにて
判定するためのものであり、シフトレジスタ3a,3b毎に
夫々対応して設けられている。
シフトパス検証モード指定手段36は、シフトパスの検
証を０モードで行うか１モードで行うかのモード指定を
なすものであり、切替回路37a,37bに対して０モード検
証時には０入力回路11a,11bからの“0"データを、また
１モード検証時には１入力回路12a,12bから“1"データ
を夫々予め定められた複数の記憶素子へ書込む様指令す
る。0/1判定回路32a,32bの各判定出力は保守診断装置14
へ導入されてシフトパスの診断が行われるのである。
証を０モードで行うか１モードで行うかのモード指定を
なすものであり、切替回路37a,37bに対して０モード検
証時には０入力回路11a,11bからの“0"データを、また
１モード検証時には１入力回路12a,12bから“1"データ
を夫々予め定められた複数の記憶素子へ書込む様指令す
る。0/1判定回路32a,32bの各判定出力は保守診断装置14
へ導入されてシフトパスの診断が行われるのである。
第２図は第１図におけるシフトレジスタ3a,3bをさら
に詳細に示した図である。MCP（Multi−Chip Package）
と呼ばれる９枚の保守交換単位MCP0〜MCP8を実装した第
１図におけるシフトレジスタ3aを備えたカードC10から
構成されている。このカードC10は複数の記憶素子1aか
らなる論理回路網２を形成しており、これ等が互いに縦
続接続されて第１図におけるひとつのシフトレジスタ3a
に展開される。
に詳細に示した図である。MCP（Multi−Chip Package）
と呼ばれる９枚の保守交換単位MCP0〜MCP8を実装した第
１図におけるシフトレジスタ3aを備えたカードC10から
構成されている。このカードC10は複数の記憶素子1aか
らなる論理回路網２を形成しており、これ等が互いに縦
続接続されて第１図におけるひとつのシフトレジスタ3a
に展開される。
シフトレジスタ3a,3bは各MCP単位にあるシフトイン
（SI）端子とシフトアウト（SO）端子とを相互に接続し
たもので、シフトレジスタ3a,3bのシフトイン（SI）端
子にはMCP8のシフトイン（SI）端子が対応し、シフトレ
ジスタのシフトアウト（SO）端子にはMCP0のシフトアウ
ト（SO）端子が対応している。
（SI）端子とシフトアウト（SO）端子とを相互に接続し
たもので、シフトレジスタ3a,3bのシフトイン（SI）端
子にはMCP8のシフトイン（SI）端子が対応し、シフトレ
ジスタのシフトアウト（SO）端子にはMCP0のシフトアウ
ト（SO）端子が対応している。
また、各MCPのシフトイン（SI）端子側に最も近い最
前部の記憶素子の１ビットは、第１図におけるシフトモ
ード指定回路10のシフトモードを有効化しないで、シフ
トレジスタ3a,3bにクロックを供給した時、シフトパス
検証モードの値によって１入力回路11aと０入力回路11b
とからそれぞれ“1"又は“0"が切替回路37a,37bを介し
て入力されるようになっている。すなわち、シフトレジ
スタ3a,3b上でシフトモード指定回路10のシフトモード
を有効化しないで、シフトレジスタ3a,3bにクロックが
供給される時、シフトパス検証モードが１であれば１
を、シフトパス検証モードが０であれば０をセットされ
る記憶素子が、９ビットずつ各MCPのシフトイン端子に
最も近い位置に置かれる。加えて、各MCPのシフトアウ
ト（SO）端子側に最も近い最後部の記憶素子の１ビット
は、第１図における“0/1"判定回路32a,32bによって、
シフトモード時の所定のタイミングでシフトインしたデ
ータがチェックされる。
前部の記憶素子の１ビットは、第１図におけるシフトモ
ード指定回路10のシフトモードを有効化しないで、シフ
トレジスタ3a,3bにクロックを供給した時、シフトパス
検証モードの値によって１入力回路11aと０入力回路11b
とからそれぞれ“1"又は“0"が切替回路37a,37bを介し
て入力されるようになっている。すなわち、シフトレジ
スタ3a,3b上でシフトモード指定回路10のシフトモード
を有効化しないで、シフトレジスタ3a,3bにクロックが
供給される時、シフトパス検証モードが１であれば１
を、シフトパス検証モードが０であれば０をセットされ
る記憶素子が、９ビットずつ各MCPのシフトイン端子に
最も近い位置に置かれる。加えて、各MCPのシフトアウ
ト（SO）端子側に最も近い最後部の記憶素子の１ビット
は、第１図における“0/1"判定回路32a,32bによって、
シフトモード時の所定のタイミングでシフトインしたデ
ータがチェックされる。
かかる構成において、シフトレジスタ3aを構成する各
記憶素子に障害がない場合に、シフトレジスタ3aの内容
をシフトバッファ13へ導出する手順を以下に説明する。
記憶素子に障害がない場合に、シフトレジスタ3aの内容
をシフトバッファ13へ導出する手順を以下に説明する。
まず、シフトレジスタ指定回路４により所望のシフト
レジスタ3aを選び、シフトモード指定回路10でシフトモ
ード（SM）を“1"にセットし、クロック供給回路６から
シフトレジスタ3aにクロックを供給する。そこで、シフ
トアウト出力制御回路９を使用して、シフトアウト（S
O）端子から１ビットずつシフトバッファ13にデータを
取込む。
レジスタ3aを選び、シフトモード指定回路10でシフトモ
ード（SM）を“1"にセットし、クロック供給回路６から
シフトレジスタ3aにクロックを供給する。そこで、シフ
トアウト出力制御回路９を使用して、シフトアウト（S
O）端子から１ビットずつシフトバッファ13にデータを
取込む。
次に、スキャンアウトした後でシフトレジスタ3aへシ
フトバッファ13の内容を転送する手順を説明する。ま
ず、シフトレジスタ指定回路４により所望のシフトレジ
スタ3aを選び、シフトモード指定回路10でシフトモード
（SM）を“1"にセットし、クロック供給回路６からシフ
トレジスタ3aにクロックを供給してシフトイン（SI）端
子から１ビットずつシフトイン（SI）入力制御回路７を
用い、シフトバッファ13よりシフトレジスタ3aへデータ
を転送する。
フトバッファ13の内容を転送する手順を説明する。ま
ず、シフトレジスタ指定回路４により所望のシフトレジ
スタ3aを選び、シフトモード指定回路10でシフトモード
（SM）を“1"にセットし、クロック供給回路６からシフ
トレジスタ3aにクロックを供給してシフトイン（SI）端
子から１ビットずつシフトイン（SI）入力制御回路７を
用い、シフトバッファ13よりシフトレジスタ3aへデータ
を転送する。
上記スキャンアウト動作とスキャンイン動作との後に
診断装置14はデータバスを成す信号線31を用いてシフト
バッファ13の内容を読出すことにより、論理回路網２を
形成する任意のシフトレジスタ3a,3bの内容を表示でき
る。さらに、スキャンアウト動作の後に保守診断装置14
から所望のデータをデータバス30を使用してシフトバッ
ファ13に転送し、その後でスキャンイン動作をする。こ
れにより、論理回路網２を形成する任意のシフトレジス
タ3a,3bに所望のデータをセットすることができる。
診断装置14はデータバスを成す信号線31を用いてシフト
バッファ13の内容を読出すことにより、論理回路網２を
形成する任意のシフトレジスタ3a,3bの内容を表示でき
る。さらに、スキャンアウト動作の後に保守診断装置14
から所望のデータをデータバス30を使用してシフトバッ
ファ13に転送し、その後でスキャンイン動作をする。こ
れにより、論理回路網２を形成する任意のシフトレジス
タ3a,3bに所望のデータをセットすることができる。
次に、シフトパス上の記憶素子が“0"のモードの故障
をしたとして交換単位を指摘する手順を説明する。ま
ず、シフトモード指定回路10を有効化せずに、すなわち
シフトモードを指定しないでかつシフトパス検証モード
が１の際にクロック供給回路６によってシフトレジスタ
3aにクロックを１回供給する。このとき、切替回路37a
は１入力回路12aの出力である“1"データを選択する様
にシフトパス検証モード指定手段36により制御されてい
る。この結果、１入力回路12aの機能により各MCPの最前
部の記憶素子に“1"がセットされる。
をしたとして交換単位を指摘する手順を説明する。ま
ず、シフトモード指定回路10を有効化せずに、すなわち
シフトモードを指定しないでかつシフトパス検証モード
が１の際にクロック供給回路６によってシフトレジスタ
3aにクロックを１回供給する。このとき、切替回路37a
は１入力回路12aの出力である“1"データを選択する様
にシフトパス検証モード指定手段36により制御されてい
る。この結果、１入力回路12aの機能により各MCPの最前
部の記憶素子に“1"がセットされる。
続いて、シフトモード指定回路４によってシフトモー
ドを“1"に設定してクロック供給回路６からシフトレジ
スタ3aにクロックを供給する（シフトアウト動作）。そ
の際、0/1判定回路32aはシフトアウト開始時すなわちシ
フトモードが“1"に設定されてから後に供給されたクロ
ック数をカウントしている。カードC10に実装されてい
るMCPは各々0/1判定回路を備えており、各0/1判定回路
は対応するMCPに搭載されている記憶素子数を記憶して
いる。あらかじめ保持している記憶素子数を見てMCP0の
0/1判定回路は、シフトモード時に供給されたクロック
数が（MCP0に搭載されている記憶素子数）14回に達した
ならば最もSO側に位置する最後部の記憶素子が“1"の値
をとっているか否かをチェックする。上記１ビットが所
定の値（すなわち１）と違っていたならばシフトアウト
は異常終了しMCP0が故障FRUだという情報が保守診断装
置14に通知される。なぜならば非シフトモード時にクロ
ックの供給を受けたビットＡ（第２図参照）は各々“1"
の値をとっており、シフトモードに切替えた後（MCP0に
搭載されている記憶素子数）−１回だけクロックの供給
を受けたならば、最後部のビットＢには最前部のビット
の初期値（“1"）がセットされているはずである。しか
るに、MCP0に搭載されている記憶素子のうちで“0"にス
タックされるような故障をしているものがあれば、ビッ
トＢの値は“0"になり、0/1判定回路32によってMCP0が
故障しているか否かが識別される。
ドを“1"に設定してクロック供給回路６からシフトレジ
スタ3aにクロックを供給する（シフトアウト動作）。そ
の際、0/1判定回路32aはシフトアウト開始時すなわちシ
フトモードが“1"に設定されてから後に供給されたクロ
ック数をカウントしている。カードC10に実装されてい
るMCPは各々0/1判定回路を備えており、各0/1判定回路
は対応するMCPに搭載されている記憶素子数を記憶して
いる。あらかじめ保持している記憶素子数を見てMCP0の
0/1判定回路は、シフトモード時に供給されたクロック
数が（MCP0に搭載されている記憶素子数）14回に達した
ならば最もSO側に位置する最後部の記憶素子が“1"の値
をとっているか否かをチェックする。上記１ビットが所
定の値（すなわち１）と違っていたならばシフトアウト
は異常終了しMCP0が故障FRUだという情報が保守診断装
置14に通知される。なぜならば非シフトモード時にクロ
ックの供給を受けたビットＡ（第２図参照）は各々“1"
の値をとっており、シフトモードに切替えた後（MCP0に
搭載されている記憶素子数）−１回だけクロックの供給
を受けたならば、最後部のビットＢには最前部のビット
の初期値（“1"）がセットされているはずである。しか
るに、MCP0に搭載されている記憶素子のうちで“0"にス
タックされるような故障をしているものがあれば、ビッ
トＢの値は“0"になり、0/1判定回路32によってMCP0が
故障しているか否かが識別される。
上記MCP0の故障探知プロセスと並行して、MCP1〜８で
も同様のチェックが行われる。すなわち非シフトモード
時に各MCPの最前部のビットには１入力回路12aによって
“1"の値がセットされており、各MCP内の0/1判定回路32
aはシフトモード時に、（各MCPに搭載されている記憶素
子数）−１回だけクロックの供給を受けたならば、各MC
Pの最後部のビットの値が“1"であるかどうかチェック
することによって当該MCPに搭載されている記憶素子の
０故障を探知することができるのである。
も同様のチェックが行われる。すなわち非シフトモード
時に各MCPの最前部のビットには１入力回路12aによって
“1"の値がセットされており、各MCP内の0/1判定回路32
aはシフトモード時に、（各MCPに搭載されている記憶素
子数）−１回だけクロックの供給を受けたならば、各MC
Pの最後部のビットの値が“1"であるかどうかチェック
することによって当該MCPに搭載されている記憶素子の
０故障を探知することができるのである。
シフトパス上の記憶素子が“1"のモードの故障をした
として交換単位を指摘する手順もシフトパス検証モード
が“0"であることを除いて上記と同じである。すなわち
非シフトモード時でかつシフトパス検証モードが“0"の
際に、クロック供給回路６によってシフトレジスタ3aに
クロックを１回供給すると、０入力回路11aの機能によ
り各MCPの最前部の位置にある記憶素子に“0"がセット
される。このとき切替回路37aは０入力回路11aの出力で
ある“0"を入力する様、シフトパス検証モード指定手段
36より制御されている。
として交換単位を指摘する手順もシフトパス検証モード
が“0"であることを除いて上記と同じである。すなわち
非シフトモード時でかつシフトパス検証モードが“0"の
際に、クロック供給回路６によってシフトレジスタ3aに
クロックを１回供給すると、０入力回路11aの機能によ
り各MCPの最前部の位置にある記憶素子に“0"がセット
される。このとき切替回路37aは０入力回路11aの出力で
ある“0"を入力する様、シフトパス検証モード指定手段
36より制御されている。
続いて、シフトモードを“1"に設定してシフトレジス
タ3aに対してシフトアウト動作を行い、0/1判定回路32a
によって各MCPの最後部のビットが“0"であるか否かを
所定のタイミング，すなわち供給されたクロック数が
（MCP0に搭載されいる記憶素子数）−１回に達した時点
で判定する。MCP1〜８でも同様のチェックが並行して行
われることはシフトパス検証モードが“1"の場合と同じ
である。
タ3aに対してシフトアウト動作を行い、0/1判定回路32a
によって各MCPの最後部のビットが“0"であるか否かを
所定のタイミング，すなわち供給されたクロック数が
（MCP0に搭載されいる記憶素子数）−１回に達した時点
で判定する。MCP1〜８でも同様のチェックが並行して行
われることはシフトパス検証モードが“1"の場合と同じ
である。
上記方法によるとシフトパス検証モードが“0"であっ
ても“1"であっても、シフトパス検証の為にシフトモー
ド時に要するクロック数は、（カードC10に実装されて
いる各MCPの記憶素子搭載数のなかで最大値）−１回で
ある。すなわち｛（カードC10上の各MCPの記憶素子搭載
数のMAX値）−１｝×２回のクロック供給（シフトモー
ド時）で、カードC10上の全てのMCPが正常か否か、異常
であればどのMCPが故障しているか又故障の種類（０故
障か１故障か）がわかることになる。
ても“1"であっても、シフトパス検証の為にシフトモー
ド時に要するクロック数は、（カードC10に実装されて
いる各MCPの記憶素子搭載数のなかで最大値）−１回で
ある。すなわち｛（カードC10上の各MCPの記憶素子搭載
数のMAX値）−１｝×２回のクロック供給（シフトモー
ド時）で、カードC10上の全てのMCPが正常か否か、異常
であればどのMCPが故障しているか又故障の種類（０故
障か１故障か）がわかることになる。
上記方法では、カード毎に検証を行っているが、検証
の際のマルチプレクサの出力データを必要としない場合
は、全カード同時にシフトパス検証が行なえる。このと
きシフトレジスタ指定回路４は、シフト動作の対象とな
るシフトレジスタとして、シフトレジスタ3a〜3bの全て
のレジスタを指定するものであり、このときクロックは
全シフトレジスタに行きわたることになる。検証の際に
必要とするクロック数（シフトモード時）は｛（当該装
置に実装されている各MCPの記憶素子搭載数のMAX値）−
１｝×２回となることは同様である。
の際のマルチプレクサの出力データを必要としない場合
は、全カード同時にシフトパス検証が行なえる。このと
きシフトレジスタ指定回路４は、シフト動作の対象とな
るシフトレジスタとして、シフトレジスタ3a〜3bの全て
のレジスタを指定するものであり、このときクロックは
全シフトレジスタに行きわたることになる。検証の際に
必要とするクロック数（シフトモード時）は｛（当該装
置に実装されている各MCPの記憶素子搭載数のMAX値）−
１｝×２回となることは同様である。
こうすることにより、複数の保守診断ブロック単位に
よりシフトパスが構成されていても、少ないクロック数
によって当該シフトパス内のどの保守診断単位のブロッ
クが故障したかが容易に判定可能となるのである。
よりシフトパスが構成されていても、少ないクロック数
によって当該シフトパス内のどの保守診断単位のブロッ
クが故障したかが容易に判定可能となるのである。
発明の効果 叙上の如く、本発明によれば、シフトパスを構成する
保守診断ブロック毎に、夫々最前部の記憶素子に対して
“0"または“1"データを書込み、この書込みデータをシ
フトパスを用い順次転送させ、夫々の最後部の記憶素子
にこのデータが到来するタイミングでこの最後部記憶素
子の格納データを判別するようにすることにより、保守
診断ブロックのどのブロックが故障しているかかが容易
にかつ早く検出することが可能となるという効果があ
る。
保守診断ブロック毎に、夫々最前部の記憶素子に対して
“0"または“1"データを書込み、この書込みデータをシ
フトパスを用い順次転送させ、夫々の最後部の記憶素子
にこのデータが到来するタイミングでこの最後部記憶素
子の格納データを判別するようにすることにより、保守
診断ブロックのどのブロックが故障しているかかが容易
にかつ早く検出することが可能となるという効果があ
る。
第１図は本発明の実施例のブロック図、第２図は第１図
の記憶素子群3a,3bの具体的構成例を説明する図であ
る。 主要部分の符号の説明 １……保守診断単位ブロック 3a,3b……記憶素子群 11a,11b……０入力回路 12a,12b……１入力回路 14……保守診断装置 32a,32b……0/1判定回路 36……シフトパス検証モード指定手段 37a,37b……切替回路
の記憶素子群3a,3bの具体的構成例を説明する図であ
る。 主要部分の符号の説明 １……保守診断単位ブロック 3a,3b……記憶素子群 11a,11b……０入力回路 12a,12b……１入力回路 14……保守診断装置 32a,32b……0/1判定回路 36……シフトパス検証モード指定手段 37a,37b……切替回路
Claims (1)
- 【請求項１】複数の記憶素子がそれぞれ互いに縦続的に
接続された複数の保守診断単位ブロックを複数個縦続的
に接続して得られるシフトパスの故障診断方式であっ
て、 前記複数の保守診断単位ブロックのそれぞれにおいて、
最前部の記憶素子に対してシフトパス検証モードに応じ
て論理“0"または“1"を表すデータを当該ブロック外よ
り書き込む手段と、 前記論理“0"または“1"を表すデータをシフトモードに
より順次シフト制御して最後部の記憶素子へ転送せしめ
る手段と、 前記記憶素子の最後部の格納データが正常であるか否か
を判定する判定手段とを設け、 前記複数の保守診断単位ブロックにおいて同時に故障診
断を行うことを特徴とするシフトパス診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270107A JPH0812626B2 (ja) | 1986-11-13 | 1986-11-13 | シフトパス診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270107A JPH0812626B2 (ja) | 1986-11-13 | 1986-11-13 | シフトパス診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123135A JPS63123135A (ja) | 1988-05-26 |
| JPH0812626B2 true JPH0812626B2 (ja) | 1996-02-07 |
Family
ID=17481634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270107A Expired - Lifetime JPH0812626B2 (ja) | 1986-11-13 | 1986-11-13 | シフトパス診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812626B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831457A (ja) * | 1981-08-17 | 1983-02-24 | Nec Corp | デ−タ処理装置 |
-
1986
- 1986-11-13 JP JP61270107A patent/JPH0812626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123135A (ja) | 1988-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |