JPH0812752B2 - 半導体記置装置 - Google Patents
半導体記置装置Info
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- JPH0812752B2 JPH0812752B2 JP6436486A JP6436486A JPH0812752B2 JP H0812752 B2 JPH0812752 B2 JP H0812752B2 JP 6436486 A JP6436486 A JP 6436486A JP 6436486 A JP6436486 A JP 6436486A JP H0812752 B2 JPH0812752 B2 JP H0812752B2
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- JP
- Japan
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- memory cell
- address
- memory
- row
- cell group
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000003860 storage Methods 0.000 title description 2
- 230000015654 memory Effects 0.000 claims description 56
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- 239000000470 constituent Substances 0.000 claims 1
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- 238000000034 method Methods 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
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- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し特にシリアルアクセス
メモリに関する。
メモリに関する。
記憶装置内に蓄積する記憶情報をシリアルに書込み、
シリアルに読み出すという入出力形式を持つシリアルア
クセスメモリのひとつにFIFO（ファーストインファース
トアウト）メモリが知られている。FIFOメモリの書込み
機能と読み出し機能を独立かつ非同期にコントロールで
きる様に設定すれば、同一番地に対する情報の書込み動
作と読み出し動作の間に一定の遅延ビット数を設定する
ことができる。この一定遅延ビット数の設定機能は画像
情報の処理機能として有効であり画像処理を対象とする
情報機器の発達に従って高速かつ大容量のFIFOメモリの
実現が待たれている。従来、FIFOメモリと呼ばれる製品
においては、スタティック型のメモタセルが用いられて
おり、その構造が複雑であることから大容量のFIFOメモ
リを製造することは困難であった。
シリアルに読み出すという入出力形式を持つシリアルア
クセスメモリのひとつにFIFO（ファーストインファース
トアウト）メモリが知られている。FIFOメモリの書込み
機能と読み出し機能を独立かつ非同期にコントロールで
きる様に設定すれば、同一番地に対する情報の書込み動
作と読み出し動作の間に一定の遅延ビット数を設定する
ことができる。この一定遅延ビット数の設定機能は画像
情報の処理機能として有効であり画像処理を対象とする
情報機器の発達に従って高速かつ大容量のFIFOメモリの
実現が待たれている。従来、FIFOメモリと呼ばれる製品
においては、スタティック型のメモタセルが用いられて
おり、その構造が複雑であることから大容量のFIFOメモ
リを製造することは困難であった。
FIFOメモリにダイナミックメモリセルを用いれば大容
量化が可能なはずである。しかしダイナミックメモリセ
ルから情報を読み出す為にはビット線のプリチャージ，
ワード線の選択，セル情報のセンスという手順をふんだ
後はじめて出力可能となるため、各番地のアクセスのた
びにこの手順をふむ場合には高速化は望みえない。この
問題に対して、次の様な技術的対応が考えられる。
量化が可能なはずである。しかしダイナミックメモリセ
ルから情報を読み出す為にはビット線のプリチャージ，
ワード線の選択，セル情報のセンスという手順をふんだ
後はじめて出力可能となるため、各番地のアクセスのた
びにこの手順をふむ場合には高速化は望みえない。この
問題に対して、次の様な技術的対応が考えられる。
第３図に示した様に、メモリセル群を２つのマトリク
スに分割する。そして一方のマトリクスの１つの行のア
クセスを行なっている間に他方のマトリクスの１つの行
の読み出し準備（ビット線のプリチャージワード線の選
択セル情報のセンス）を先行して行なっていくという手
法の採用である。即ち一方のブロックのｉ番地からｊ番
地までの読み出しを行なっている最中に、他方のブロッ
クのｊ＋１番地からｋ番地の読み出し準備（ディジット
プリチュージ〜セル情報センス）を先行して行なってし
まうという先行読み出し手法である。この先行読み出し
手法を用いてアクセスのループを形成しておけれは、ダ
イナミックメモリセルを用いたことによるアクセス遅く
れが見えなくなる為一定遅延ビット数の高速大容量メモ
リを実現することが可能となる。
スに分割する。そして一方のマトリクスの１つの行のア
クセスを行なっている間に他方のマトリクスの１つの行
の読み出し準備（ビット線のプリチャージワード線の選
択セル情報のセンス）を先行して行なっていくという手
法の採用である。即ち一方のブロックのｉ番地からｊ番
地までの読み出しを行なっている最中に、他方のブロッ
クのｊ＋１番地からｋ番地の読み出し準備（ディジット
プリチュージ〜セル情報センス）を先行して行なってし
まうという先行読み出し手法である。この先行読み出し
手法を用いてアクセスのループを形成しておけれは、ダ
イナミックメモリセルを用いたことによるアクセス遅く
れが見えなくなる為一定遅延ビット数の高速大容量メモ
リを実現することが可能となる。
FIFOメモリの利用分野の広がりに対応して、先に述べ
た様な一定遅延ビット数ではなく任意の遅延ビット数を
随時指定できる様な機能が要求されている。即ちメモリ
セル全体に対し一定の順次でアドレス指定を行なってい
くという作業を任意の番地で打ち切って０番地に戻り、
０番地からのシリアルアクセスを再開するというリセッ
ト動作によって任意の遅延ビット数を設定するという機
能が要求されている。この要求に対して、前述のダイナ
ミックセルを用いた先行読み出し手法によるFIFOメモリ
においては、０番地へのリセット動作の際にその先行読
み出し作業が無効となる。従って０番地において再度手
順に従った読み出し動作が必要となり、この時のアクセ
ス時間はシリアルにアクセスする場合に比べ遅くなる。
このアクセス遅れの発生という点がダイナミックメモリ
を用いてリセット機能付きの大容量FIFOメモリを構成す
る際の問題となる。
た様な一定遅延ビット数ではなく任意の遅延ビット数を
随時指定できる様な機能が要求されている。即ちメモリ
セル全体に対し一定の順次でアドレス指定を行なってい
くという作業を任意の番地で打ち切って０番地に戻り、
０番地からのシリアルアクセスを再開するというリセッ
ト動作によって任意の遅延ビット数を設定するという機
能が要求されている。この要求に対して、前述のダイナ
ミックセルを用いた先行読み出し手法によるFIFOメモリ
においては、０番地へのリセット動作の際にその先行読
み出し作業が無効となる。従って０番地において再度手
順に従った読み出し動作が必要となり、この時のアクセ
ス時間はシリアルにアクセスする場合に比べ遅くなる。
このアクセス遅れの発生という点がダイナミックメモリ
を用いてリセット機能付きの大容量FIFOメモリを構成す
る際の問題となる。
本発明の半導体記憶装置は、各々が複数の行を有する
第１および第２のメモリセル群を有し、一方のメモリセ
ル群のうちの一つの行をアクセスしている最中に他方の
メモリセル群の次にアクセスすべき行の読み出し準備を
行うようにして前記第１および第２のメモリセル群の各
行から交互かつシリアルにデータを読み出す半導体記憶
装置であって、前記第１および第２のメモリセル群のい
ずれの行からもリセットを可能にし、かつ前記リセット
により戻る前記第１のメモリセル群の先頭行を構成する
各メモリセルをスタティックメモリセルで構成し前記第
１のメモリセル群の各行を構成する各メモリセルをダイ
ナミックメモリセルで構成したことを特徴とする。
第１および第２のメモリセル群を有し、一方のメモリセ
ル群のうちの一つの行をアクセスしている最中に他方の
メモリセル群の次にアクセスすべき行の読み出し準備を
行うようにして前記第１および第２のメモリセル群の各
行から交互かつシリアルにデータを読み出す半導体記憶
装置であって、前記第１および第２のメモリセル群のい
ずれの行からもリセットを可能にし、かつ前記リセット
により戻る前記第１のメモリセル群の先頭行を構成する
各メモリセルをスタティックメモリセルで構成し前記第
１のメモリセル群の各行を構成する各メモリセルをダイ
ナミックメモリセルで構成したことを特徴とする。
第１図は本発明の一実施例の構成図を示す。
０番地からａ番地までのアレイ１をスタティックメモ
リセルでａ＋１番地から最終番地までのアレイ2,3をダ
イナミックメモリセルで構成する。
リセルでａ＋１番地から最終番地までのアレイ2,3をダ
イナミックメモリセルで構成する。
この実施例の動作について説明する。まず、スタート
時にはかならずスタティックメモリセルアレイ１の０番
地を選択する。０番地からａ番地までのアクセスが進行
している間にａ＋１番地からｂ番地までの読み出し準備
（ディジットプリチャージ〜セル情報センス）を先行し
ておく。次にａ番地からａ＋１番地に移るとその次のｂ
＋１番地からｃ番地の読み出し準備を先行させておく。
この動作は従来例と同様に行なう。
時にはかならずスタティックメモリセルアレイ１の０番
地を選択する。０番地からａ番地までのアクセスが進行
している間にａ＋１番地からｂ番地までの読み出し準備
（ディジットプリチャージ〜セル情報センス）を先行し
ておく。次にａ番地からａ＋１番地に移るとその次のｂ
＋１番地からｃ番地の読み出し準備を先行させておく。
この動作は従来例と同様に行なう。
さて任意の番地からのリセット動作を考える。
０番地からａ番地までのメモリセル群は第２図に示し
た様なスタティックセルで構成されており、セル選択信
号がくれば即時信号出力が可能となっている。従ってダ
イナミックセルに必要な読み出し手順（ワード線上げ〜
情報センス）は不要である。
た様なスタティックセルで構成されており、セル選択信
号がくれば即時信号出力が可能となっている。従ってダ
イナミックセルに必要な読み出し手順（ワード線上げ〜
情報センス）は不要である。
従って任意の番地から０番地へ、アドレス指定が行な
われても通常のシリアルアクセス時、即ち番地順にメモ
リセルをアクセスする場合に比べて時間遅れなしにアク
セスが可能である。そして０番地からａ番地までアクセ
スが進行する間にａ＋１番地からｂ番地までのセル情報
の先行読み出しを行なっておけばａ番地からａ＋１番地
への選択が行なわれる際にアクセス遅れが生じることが
ないことは従来と同様である。
われても通常のシリアルアクセス時、即ち番地順にメモ
リセルをアクセスする場合に比べて時間遅れなしにアク
セスが可能である。そして０番地からａ番地までアクセ
スが進行する間にａ＋１番地からｂ番地までのセル情報
の先行読み出しを行なっておけばａ番地からａ＋１番地
への選択が行なわれる際にアクセス遅れが生じることが
ないことは従来と同様である。
以上詳細に説明した様に従来問題となったリセット信
号によって０番地に戻るという動作は０番地からａ番地
までのセルをスタティックセルで構成した事により先行
読み出し準備を行う必要がなくなりアクセス遅れの問題
は起らない。
号によって０番地に戻るという動作は０番地からａ番地
までのセルをスタティックセルで構成した事により先行
読み出し準備を行う必要がなくなりアクセス遅れの問題
は起らない。
本発明によればメモリセル群の内、先行読み出し動作
が必要な時間分、即ちたかが一行分のセル群をスタティ
ック化することで残りの大部分のメモリセル群をダイナ
ミックメモリセルで構成することが可能となる。本発明
によりはじめてリセット機能を有するFIFOメモリを高
速，大容量化することが可能である。
が必要な時間分、即ちたかが一行分のセル群をスタティ
ック化することで残りの大部分のメモリセル群をダイナ
ミックメモリセルで構成することが可能となる。本発明
によりはじめてリセット機能を有するFIFOメモリを高
速，大容量化することが可能である。
以上説明したように本発明は、０番地を含む一部のメ
モリセル群をスタティックメモリセルを使用したことに
よりスタート時、およびリセット時に起ったアクセス遅
れのない為、高速かつ大容量のFIFOメモリを得ることが
できる。
モリセル群をスタティックメモリセルを使用したことに
よりスタート時、およびリセット時に起ったアクセス遅
れのない為、高速かつ大容量のFIFOメモリを得ることが
できる。
第１図は本発明のメモリセルの構成図、第２図はスタテ
ィックセルの回路図、第３図は従来のダイナミックセル
による構成図である。
ィックセルの回路図、第３図は従来のダイナミックセル
による構成図である。
フロントページの続き (72)発明者 西川 靖史 東京都港区芝５丁目７番15号 日本電気ア イシーマイコンシステム株式会社内 (56)参考文献 特開 昭53−136924（ＪＰ，Ａ)
Claims (1)
- 【請求項１】各々が複数の行を有する第１および第２の
メモリセル群を有し、一方のメモリセル群のうちの一つ
の行をアクセスしている最中に他方のメモリセル群の次
にアクセスすべき行の読み出し準備を行うようにして前
記第１および第２のメモリセル群の各行から交互かつシ
リアルにデータを読み出す半導体記憶装置であって、前
記第１および第２のメモリセル群のいずれの行からもリ
セットを可能にし、かつ前記リセットにより戻る前記第
１のメモリセル群の先頭行を構成する各メモリセルをス
タティックメモリセルで構成し前記第１のメモリセル群
の各行を構成する各メモリセルをダイナミックメモリセ
ルで構成したことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6436486A JPH0812752B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体記置装置 |
| EP87103433A EP0237030B1 (en) | 1986-03-10 | 1987-03-10 | Semiconductor memory having high-speed serial access scheme |
| US07/024,212 US4811305A (en) | 1986-03-10 | 1987-03-10 | Semiconductor memory having high-speed serial access scheme |
| DE87103433T DE3786358T2 (de) | 1986-03-10 | 1987-03-10 | Halbleiterspeicher mit System zum seriellen Schnellzugriff. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6436486A JPH0812752B2 (ja) | 1986-03-20 | 1986-03-20 | 半導体記置装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222487A JPS62222487A (ja) | 1987-09-30 |
| JPH0812752B2 true JPH0812752B2 (ja) | 1996-02-07 |
Family
ID=13256135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6436486A Expired - Lifetime JPH0812752B2 (ja) | 1986-03-10 | 1986-03-20 | 半導体記置装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812752B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08185695A (ja) * | 1994-08-30 | 1996-07-16 | Mitsubishi Electric Corp | 半導体記憶装置、その動作方法およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53136924A (en) * | 1977-05-06 | 1978-11-29 | Fujitsu Ltd | Control system for memory device |
-
1986
- 1986-03-20 JP JP6436486A patent/JPH0812752B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62222487A (ja) | 1987-09-30 |
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