JPH0812883B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0812883B2 JPH0812883B2 JP62209259A JP20925987A JPH0812883B2 JP H0812883 B2 JPH0812883 B2 JP H0812883B2 JP 62209259 A JP62209259 A JP 62209259A JP 20925987 A JP20925987 A JP 20925987A JP H0812883 B2 JPH0812883 B2 JP H0812883B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- cells
- power supply
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 スタンダードセル方式の半導体集積回路に関し、 配線チャネルの面積を減少してセルの集積度を向上す
ることを目的とし、 論理ゲートに対応した複数のセルを用意し、論理回路
図に基づいて該セルを配置し、該セル間の配線を行なう
スタンダードセル方式の半導体集積回路において、前記
セルが、該セル上に設けられる第１の電源線と第２の電
源線との間に入出力端子を有し、かつ、前記第１及び第
２の電源線と平行な方向に延在する前記複数のセルの前
記入出力端子どうしを接続する、前記第１及び第２の電
源線と同一の配線層よりなる配線を設けることができる
配線可能な領域を有するよう構成する。
ることを目的とし、 論理ゲートに対応した複数のセルを用意し、論理回路
図に基づいて該セルを配置し、該セル間の配線を行なう
スタンダードセル方式の半導体集積回路において、前記
セルが、該セル上に設けられる第１の電源線と第２の電
源線との間に入出力端子を有し、かつ、前記第１及び第
２の電源線と平行な方向に延在する前記複数のセルの前
記入出力端子どうしを接続する、前記第１及び第２の電
源線と同一の配線層よりなる配線を設けることができる
配線可能な領域を有するよう構成する。
本発明は半導体集積回路に関し、スタンダードセル方
式の半導体集積回路に関する。
式の半導体集積回路に関する。
近年、集積回路の大規模化及びユーザニーズの多様化
により、集積回路の設計は複雑化及び長期化している。
このような状況に対して設計の自動化が進み、その手法
としてスタンダードセル方式が注目されている。
により、集積回路の設計は複雑化及び長期化している。
このような状況に対して設計の自動化が進み、その手法
としてスタンダードセル方式が注目されている。
スタンダードセル方式は論理ゲートに対応したセル
（機能ブロック）を用意しておき、論理回路図に基づい
てセル間を自動配線してゆく。
（機能ブロック）を用意しておき、論理回路図に基づい
てセル間を自動配線してゆく。
このようなスタンダードセル方式ではセルの集積度を
向上させることが要望されている。
向上させることが要望されている。
従来のスタンダードセル方式では、セルは第５図
（Ａ）に示す如く方形状とされ、入出力端子10a〜10cは
セル10の周縁部に設けられている。
（Ａ）に示す如く方形状とされ、入出力端子10a〜10cは
セル10の周縁部に設けられている。
上記のセル10は第５図（Ｂ）に示す如く一列に並べら
れ、セル間の配線はセル列11の間に設けられた配線チャ
ネル12において行なわれる。
れ、セル間の配線はセル列11の間に設けられた配線チャ
ネル12において行なわれる。
従来のスタンダードセル方式ではセル10内の配線は禁
止され、隣接するセル間の入出力端子を接続する場合に
も配線チャネル12を用いて配線を行なわねばならず、配
線チャネル12の占める面積が大となり、このためセルの
集積度が低くなるという問題点があった。
止され、隣接するセル間の入出力端子を接続する場合に
も配線チャネル12を用いて配線を行なわねばならず、配
線チャネル12の占める面積が大となり、このためセルの
集積度が低くなるという問題点があった。
また、半導体集積回路の金属配線が１層だけの場合、
セル列12を横切る第５図（Ｂ）に示す如き配線13を設け
るためにはセル列11を分離して配線チャネル14を設けな
ければならず、セルの集積度が低くなる。更に、セル10
の出力端子10cは第５図（Ａ）に示す如くセル10の上辺
及び下辺に設けられ、この一対の出力端子10c間はセル1
0内のポリシリコン配線で接続されるため、セル10の出
力端子に大きなポリシリコン配線容量が発生するという
問題点があった。
セル列12を横切る第５図（Ｂ）に示す如き配線13を設け
るためにはセル列11を分離して配線チャネル14を設けな
ければならず、セルの集積度が低くなる。更に、セル10
の出力端子10cは第５図（Ａ）に示す如くセル10の上辺
及び下辺に設けられ、この一対の出力端子10c間はセル1
0内のポリシリコン配線で接続されるため、セル10の出
力端子に大きなポリシリコン配線容量が発生するという
問題点があった。
本発明は上記の点に鑑みてなされたものであり、配線
チャネルの面積を減少して集積度を向上する半導体集積
回路を提供することを目的とする。
チャネルの面積を減少して集積度を向上する半導体集積
回路を提供することを目的とする。
本発明の半導体集積回路は、論理ゲートに対応した複
数のセル（40〜44）を用意し、論理回路図に基づいて該
セルを配置し、該セル間の配線を行なうスタンダードセ
ル方式の半導体集積回路において、 前記セルが、該セル上に設けられる第１の電源線（2
6）と第２の電源線（27）との間に入出力端子を有し、 かつ、前記第１及び第２の電源線と平行な方向に延在
する前記複数のセル（40〜44）の前記入出力端子どうし
を接続する、前記第１及び第２の電源線と同一の配線層
よりなる配線を設けることができる配線可能な領域を有
する。
数のセル（40〜44）を用意し、論理回路図に基づいて該
セルを配置し、該セル間の配線を行なうスタンダードセ
ル方式の半導体集積回路において、 前記セルが、該セル上に設けられる第１の電源線（2
6）と第２の電源線（27）との間に入出力端子を有し、 かつ、前記第１及び第２の電源線と平行な方向に延在
する前記複数のセル（40〜44）の前記入出力端子どうし
を接続する、前記第１及び第２の電源線と同一の配線層
よりなる配線を設けることができる配線可能な領域を有
する。
本発明回路においては、セルの入出力端子を第１の電
源線（26）と第２の電源線（27）との間に設け、第１及
び第２の電源線と平行な方向に並んでいるセルの入出力
端子を上記電源線と同一の配線層よりなる配線で接続で
きるようにしたため、隣接するセル間を接続する配線が
電源線と交差することがなくなり、低抵抗の電源線と同
一の配線層よりなる配線で隣接するセル間を接続するこ
とが可能となり、配線チャネルの面積を縮小でき、信号
伝達の遅延を減少することができる。
源線（26）と第２の電源線（27）との間に設け、第１及
び第２の電源線と平行な方向に並んでいるセルの入出力
端子を上記電源線と同一の配線層よりなる配線で接続で
きるようにしたため、隣接するセル間を接続する配線が
電源線と交差することがなくなり、低抵抗の電源線と同
一の配線層よりなる配線で隣接するセル間を接続するこ
とが可能となり、配線チャネルの面積を縮小でき、信号
伝達の遅延を減少することができる。
第１図（Ａ），（Ｂ）は夫々本発明の半導体集積回路
のナンドセルの一実施例のマスクパターン，シンボルパ
ターンを示す。
のナンドセルの一実施例のマスクパターン，シンボルパ
ターンを示す。
第１図（Ａ）において、20はＰチャンネルMOS形成
部、21はＮチャンネルMOS形成部であり、Ｐ型基板を用
いた場合にはＰチャンネルMOS形成部20がＮウェルであ
り、Ｎ型基板の場合にはＮチャンネルMOS形成部21がＰ
ウェルである。
部、21はＮチャンネルMOS形成部であり、Ｐ型基板を用
いた場合にはＰチャンネルMOS形成部20がＮウェルであ
り、Ｎ型基板の場合にはＮチャンネルMOS形成部21がＰ
ウェルである。
MOS形成部20,21夫々はP+型拡散層22a,22b,22c、N+型
拡散層23a,23b,23cが設けられ、梨地で示すポリシリコ
ン配線によるゲート電極24,25夫々がＹ方向に延在して
いる。このゲート電極24,25上には絶縁層を介在させて
ハッチングで示す金属配線による電源VCC,GND夫々の電
源線26,27がＸ方向に延在している。電源線26,27夫々は
コンタクト部26a,26b,27aで拡散層22a,22c,23a夫々に接
続されている。また、金属配線28はコンタクト部28a,28
bで拡散層22b,23c夫々に接続されている。
拡散層23a,23b,23cが設けられ、梨地で示すポリシリコ
ン配線によるゲート電極24,25夫々がＹ方向に延在して
いる。このゲート電極24,25上には絶縁層を介在させて
ハッチングで示す金属配線による電源VCC,GND夫々の電
源線26,27がＸ方向に延在している。電源線26,27夫々は
コンタクト部26a,26b,27aで拡散層22a,22c,23a夫々に接
続されている。また、金属配線28はコンタクト部28a,28
bで拡散層22b,23c夫々に接続されている。
なお、第２図はコンタクト部28aをＸ方向に切断した
断面図を示す。ここではＰ型基板32にMOS形成部20とし
てのＮウェル33を形成しており、34は絶縁層を示してい
る。
断面図を示す。ここではＰ型基板32にMOS形成部20とし
てのＮウェル33を形成しており、34は絶縁層を示してい
る。
これによってMOS形成部20,21夫々各２個のMOSトラン
ジスタによってナンド回路が形成されている。このナン
ド回路は第１図（Ｂ）に示すコンタクト部42a,42b,42d
及び42c,42e夫々をゲート電極24,25夫々に対する入力端
子とし、かつコンタクト部42f,42g夫々を出力端子とし
ている。第１図（Ｂ）の破線はセル間の配線可能なルー
トを示している。このうち破線30のルートはポリシリコ
ン配線が可能である。
ジスタによってナンド回路が形成されている。このナン
ド回路は第１図（Ｂ）に示すコンタクト部42a,42b,42d
及び42c,42e夫々をゲート電極24,25夫々に対する入力端
子とし、かつコンタクト部42f,42g夫々を出力端子とし
ている。第１図（Ｂ）の破線はセル間の配線可能なルー
トを示している。このうち破線30のルートはポリシリコ
ン配線が可能である。
このように、セル内に入力端子及び出力端子が設けら
れ、セル内に配線可能な領域が設けられている。
れ、セル内に配線可能な領域が設けられている。
第３図（Ａ），（Ｂ）は本発明回路のセル列の一実施
例のマスクパターン，シンボルパターンを示す。同図
中、第１図と同一部分には同一符号を付してその説明を
省略する。
例のマスクパターン，シンボルパターンを示す。同図
中、第１図と同一部分には同一符号を付してその説明を
省略する。
同図中、40,41,44はインバータセル、42はナンドセ
ル,43はノアセルである。また45は基板及びウェルのコ
ンタクト形成部である。各セル40〜44のＰチャンネルMO
S形成部は一体的にＰ型部46で形成され、ＮチャンネルM
OS形成部は一体的にＮ型部47で形成される。
ル,43はノアセルである。また45は基板及びウェルのコ
ンタクト形成部である。各セル40〜44のＰチャンネルMO
S形成部は一体的にＰ型部46で形成され、ＮチャンネルM
OS形成部は一体的にＮ型部47で形成される。
電源線26はコンタクト部26a〜26iによって各セル40〜
44夫々P+型拡散層及びコンタクト形成部45のN+型拡散層
45aに接続され、電源線27はコンタクト部27a〜27iによ
って各セル40〜44夫々のN+型拡散層及びコンタクト部45
のP+型拡散層45bに接続されている。
44夫々P+型拡散層及びコンタクト形成部45のN+型拡散層
45aに接続され、電源線27はコンタクト部27a〜27iによ
って各セル40〜44夫々のN+型拡散層及びコンタクト部45
のP+型拡散層45bに接続されている。
インバータセル40のゲート電極50にはセル内に置かれ
た金属配線51によって入力信号が供給され、インバータ
セル40の出力を取り出す金属配線52は金属配線53によっ
てインバータセル41のゲート電極54,55に接続されてい
る。
た金属配線51によって入力信号が供給され、インバータ
セル40の出力を取り出す金属配線52は金属配線53によっ
てインバータセル41のゲート電極54,55に接続されてい
る。
インバータセル41の出力を取り出す金属配線56はポリ
シリコン配線57によってＹ方向に引き出され、更に金属
配線58によってＸ方向に引き出されると共に、金属配線
59によってナンドセル42のゲート電極24に接続されてい
る。ナンドセル42aのゲート電極25はＸ方向に延在する
金属配線60に接続されており、ナンドセル42の出力を取
り出す金属配線28はポリシリコン電極61によって金属配
線62に接続されて引き出されると共に、金属配線63によ
ってノアセル43のゲート電極64に接続されている。
シリコン配線57によってＹ方向に引き出され、更に金属
配線58によってＸ方向に引き出されると共に、金属配線
59によってナンドセル42のゲート電極24に接続されてい
る。ナンドセル42aのゲート電極25はＸ方向に延在する
金属配線60に接続されており、ナンドセル42の出力を取
り出す金属配線28はポリシリコン電極61によって金属配
線62に接続されて引き出されると共に、金属配線63によ
ってノアセル43のゲート電極64に接続されている。
ノアセル43のゲート電極65は金属配線66に接続され、
その出力を取り出す金属配線67は金属配線68によってイ
ンバータセル44のゲート電極69,70に接続されている。
インバータセル44の出力を取り出す金属配線71は金属配
線72によって引き出され、次段のセルに接続される。
その出力を取り出す金属配線67は金属配線68によってイ
ンバータセル44のゲート電極69,70に接続されている。
インバータセル44の出力を取り出す金属配線71は金属配
線72によって引き出され、次段のセルに接続される。
第３図（Ｂ）のシンボルパターンにおいて、コンタク
ト部40a〜40c,41a〜41e,42a〜42e,43a〜43e,44a〜44e夫
々が各セルの入力端子であり、コンタクト部40d,40e,41
f,41g,42f,42g,43f,43g,44f,44g夫々が各セルの出力端
子である。
ト部40a〜40c,41a〜41e,42a〜42e,43a〜43e,44a〜44e夫
々が各セルの入力端子であり、コンタクト部40d,40e,41
f,41g,42f,42g,43f,43g,44f,44g夫々が各セルの出力端
子である。
セル40,41間はセル内に置かれた金属配線53で接続さ
れ、同様にセル41,42間、セル42,43間、セル43,44間夫
々は金属配線59,63,68で接続され、隣接するセル間の配
線に配線チャネルを必要とせず、第５図（Ｂ）に示すセ
ル列11間の配線チャネル12の面積を減少でき、その分だ
けセルの集積度が向上する。
れ、同様にセル41,42間、セル42,43間、セル43,44間夫
々は金属配線59,63,68で接続され、隣接するセル間の配
線に配線チャネルを必要とせず、第５図（Ｂ）に示すセ
ル列11間の配線チャネル12の面積を減少でき、その分だ
けセルの集積度が向上する。
また、ポリシリコン配線57,61はセル41,42夫々の上辺
側にだけ延在し下辺側には設けられていないため、セル
41,42夫々の出力端子に発生するポリシリコン配線容量
は従来の1/2に減る。
側にだけ延在し下辺側には設けられていないため、セル
41,42夫々の出力端子に発生するポリシリコン配線容量
は従来の1/2に減る。
また、セル40のコンタクト部40d,40eを通るＹ方向の
直線上にポリシリコン配線を設けることにより、第３図
に示すセル列を横切る配線を設けることができ、このた
めにセル40をコンタクト形成部45より離間させてセル列
を分離して第５図（Ｂ）に示す如き配線チャネル14を設
ける必要がない。セル列を横切る配線はコンタクト部43
f,43gを通る直線、又はコンタクト部44f,44gを通る直線
上にも形成することが可能である。
直線上にポリシリコン配線を設けることにより、第３図
に示すセル列を横切る配線を設けることができ、このた
めにセル40をコンタクト形成部45より離間させてセル列
を分離して第５図（Ｂ）に示す如き配線チャネル14を設
ける必要がない。セル列を横切る配線はコンタクト部43
f,43gを通る直線、又はコンタクト部44f,44gを通る直線
上にも形成することが可能である。
なお、コンタクト部40d,40eを通る直線上にポリシリ
コン配線を設ける必要がない場合には第４図に示す如
く、セル40のコンタクト部40d,40eを通る直線より右側
を除去してコンタクト形成部45を隣接させセル40の面積
を削減することも可能である。
コン配線を設ける必要がない場合には第４図に示す如
く、セル40のコンタクト部40d,40eを通る直線より右側
を除去してコンタクト形成部45を隣接させセル40の面積
を削減することも可能である。
上述の如く、本発明の半導体集積回路によれば、セル
列の間の配線チャネルの面積を減少でき、セル列を横切
る配線のための配線チャネルを設ける必要がなく、セル
の集積度が向上し、隣接するセル間を接続する配線が電
源線と交差することがなくなり、低抵抗の電源線と同一
の配線層よりなる配線で隣接するセル間を接続すること
が可能となり、配線チャネルの面積を縮小でき、信号伝
達の遅延を減少することができ、実用上きわめて有用で
ある。
列の間の配線チャネルの面積を減少でき、セル列を横切
る配線のための配線チャネルを設ける必要がなく、セル
の集積度が向上し、隣接するセル間を接続する配線が電
源線と交差することがなくなり、低抵抗の電源線と同一
の配線層よりなる配線で隣接するセル間を接続すること
が可能となり、配線チャネルの面積を縮小でき、信号伝
達の遅延を減少することができ、実用上きわめて有用で
ある。
第１図は本発明の半導体集積回路のナンドセルの一実施
例のマスクパターン及びシンボルパターンを示す図、 第２図は第１図のナンドセルの一部の断面図、 第３図は本発明回路のセル列の一実施例のマスクパター
ン及びシンボルパターンを示す図、 第４図は第３図のセル列の一部の変形例のシンボルパタ
ーンを示す図、 第５図は従来回路を説明するための図である。 図面中、 20はＰチャンネルMOS形成部、 21はＮチャンネルMOS形成部、 24,25,50,54,55,64,65,69,70はゲート電極、 26,27は電源線、 26a,26b,27a,40a〜40e,41a〜41g,42a〜42g,43a〜43g,44
a〜44gはコンタクト部、 28,52,53,56,58,59,60,62,63,66,67,68,71,72は金属配
線、 57,61はポリシリコン配線 を示す。
例のマスクパターン及びシンボルパターンを示す図、 第２図は第１図のナンドセルの一部の断面図、 第３図は本発明回路のセル列の一実施例のマスクパター
ン及びシンボルパターンを示す図、 第４図は第３図のセル列の一部の変形例のシンボルパタ
ーンを示す図、 第５図は従来回路を説明するための図である。 図面中、 20はＰチャンネルMOS形成部、 21はＮチャンネルMOS形成部、 24,25,50,54,55,64,65,69,70はゲート電極、 26,27は電源線、 26a,26b,27a,40a〜40e,41a〜41g,42a〜42g,43a〜43g,44
a〜44gはコンタクト部、 28,52,53,56,58,59,60,62,63,66,67,68,71,72は金属配
線、 57,61はポリシリコン配線 を示す。
Claims (1)
- 【請求項１】論理ゲートに対応した複数のセル（40〜4
4）を用意し、論理回路図に基づいて該セルを配置し、
該セル間の配線を行なうスタンダードセル方式の半導体
集積回路において、 前記セルが、該セル上に設けられる第１の電源線（26）
と第２の電源線（27）との間に入出力端子を有し、 かつ、前記第１及び第２の電源線と平行な方向に延在す
る前記複数のセル（40〜44）の前記入出力端子どうしを
接続する、前記第１及び第２の電源線と同一の配線層よ
りなる配線を設けることができる配線可能な領域を有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209259A JPH0812883B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209259A JPH0812883B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453431A JPS6453431A (en) | 1989-03-01 |
| JPH0812883B2 true JPH0812883B2 (ja) | 1996-02-07 |
Family
ID=16569989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62209259A Expired - Lifetime JPH0812883B2 (ja) | 1987-08-25 | 1987-08-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812883B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145642A (ja) * | 1984-01-09 | 1985-08-01 | Toshiba Corp | 半導体集積回路装置 |
-
1987
- 1987-08-25 JP JP62209259A patent/JPH0812883B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453431A (en) | 1989-03-01 |
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