JPH0812902B2 - メモリ回路内蔵マスタ−スライス型半導体集積回路 - Google Patents
メモリ回路内蔵マスタ−スライス型半導体集積回路Info
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- JPH0812902B2 JPH0812902B2 JP62188178A JP18817887A JPH0812902B2 JP H0812902 B2 JPH0812902 B2 JP H0812902B2 JP 62188178 A JP62188178 A JP 62188178A JP 18817887 A JP18817887 A JP 18817887A JP H0812902 B2 JPH0812902 B2 JP H0812902B2
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- Japan
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- memory
- circuit
- bit
- memory circuit
- address decoder
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- Design And Manufacture Of Integrated Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイのようなマスタースライス型LS
Iに関し、特にその中に内蔵されたROM,RAMのようなメモ
リ回路に関する。
Iに関し、特にその中に内蔵されたROM,RAMのようなメモ
リ回路に関する。
従来、この種のマスタースライス型LSIに内蔵された
メモリ回路は第８図に示すように、メモリセル１のマト
リクスをアドレスデコーダー６とカラムセレクタ８で選
択し、センスアンプ13、ライトアンプ17で入出力し、入
力端子21から制御回路12にアドレス、リードライト制
御、チップセレクト等の各種制御信号を受けアドレスデ
コーダー６、カラムアドレスデコーダー７、センスアン
プ３、ライトアンプ17に加えていた。かかるメモリ１回
路当りのビット・ワード構成は固定されていて、任意の
ビット・ワード構成のメモリ回路の実現は不可能であっ
た。
メモリ回路は第８図に示すように、メモリセル１のマト
リクスをアドレスデコーダー６とカラムセレクタ８で選
択し、センスアンプ13、ライトアンプ17で入出力し、入
力端子21から制御回路12にアドレス、リードライト制
御、チップセレクト等の各種制御信号を受けアドレスデ
コーダー６、カラムアドレスデコーダー７、センスアン
プ３、ライトアンプ17に加えていた。かかるメモリ１回
路当りのビット・ワード構成は固定されていて、任意の
ビット・ワード構成のメモリ回路の実現は不可能であっ
た。
上述した従来のマスタースライス型集積回路（LSI）
に内蔵されたメモリ回路はメモリ１回路（１ブロック）
当りのビットおよびワード構成が固定されているので、
任意のビット・ワード構成のメモリ回路（ブロック）の
実現が不可能である。また複数のメモリブロックを内蔵
したLSIにおいては、そのメモリブロックをいくつか組
み合せることによりメモリのビット・ワード構成にある
程度自由度を持たせることができるが、この場合組み合
せるメモリブロックの制御は例えばゲートアレイでは基
本セルにより構成される論理回路によって行なわれるた
め論理回路の配置、位置、配線の長さ等実際にレイアウ
ト設計が完了するまで不確定な要素が多くタイミング設
計等が非常に困難なものとなる。さらに制御用論理回路
とメモリブロックとの間隔が離れた場合にはアクセスタ
イムの増大を招くという欠点がある。
に内蔵されたメモリ回路はメモリ１回路（１ブロック）
当りのビットおよびワード構成が固定されているので、
任意のビット・ワード構成のメモリ回路（ブロック）の
実現が不可能である。また複数のメモリブロックを内蔵
したLSIにおいては、そのメモリブロックをいくつか組
み合せることによりメモリのビット・ワード構成にある
程度自由度を持たせることができるが、この場合組み合
せるメモリブロックの制御は例えばゲートアレイでは基
本セルにより構成される論理回路によって行なわれるた
め論理回路の配置、位置、配線の長さ等実際にレイアウ
ト設計が完了するまで不確定な要素が多くタイミング設
計等が非常に困難なものとなる。さらに制御用論理回路
とメモリブロックとの間隔が離れた場合にはアクセスタ
イムの増大を招くという欠点がある。
本発明のマスタースライス型半導体集積回路に内蔵さ
れたメモリ回路はそのメモリ回路を構成するトランジス
タ素子とは別にメモリ回路の構成（ビット×ワード）を
変更するため、あるいはいくつかのメモリ回路ブロック
を組み合せそのメモリ回路ブロックのコントロール用論
理回路を構成するための基本セルを有している。従っ
て、本発明によれば、メモリ回路内にあらかじめ用意さ
れた基本セルを用いてメモリ回路の制御を行ない、ビッ
ト・ワード構成に自由度を持たせており、さらにメモリ
回路を複数個組み合せて異なるビット・ワード構成のメ
モリ回路を構成する場合にもメモリ内の基本セルで作ら
れた論理回路によってメモリを制御できる。
れたメモリ回路はそのメモリ回路を構成するトランジス
タ素子とは別にメモリ回路の構成（ビット×ワード）を
変更するため、あるいはいくつかのメモリ回路ブロック
を組み合せそのメモリ回路ブロックのコントロール用論
理回路を構成するための基本セルを有している。従っ
て、本発明によれば、メモリ回路内にあらかじめ用意さ
れた基本セルを用いてメモリ回路の制御を行ない、ビッ
ト・ワード構成に自由度を持たせており、さらにメモリ
回路を複数個組み合せて異なるビット・ワード構成のメ
モリ回路を構成する場合にもメモリ内の基本セルで作ら
れた論理回路によってメモリを制御できる。
次に、本発明について図面を参照してより詳細に説明
する。
する。
第１図は本発明の一実施例のマスタースライス型半導
体集積回路に内蔵されたメモリ回路の構成図であり、基
本構成が４ビット×64ワードのスタティックRAM（以下
Ｓ−RAMと略す）回路を、１ビット×256ワードに変更し
た例である。１は１ビットのメモリセル、２は第１のメ
モリセルアレイで64個のメモリセルにより構成されてい
る。同様に3,4,5はそれぞれ第2,第3,第４のメモリセル
アレイである。６はロウ・アドレスデコーダ、７はカラ
ムアドレスデコーダでありこのＳ−RAMの入力群21のう
ちのアドレス入力によりメモリセルアレイ２〜５から所
望のメモリセルを選択する。８〜11はカラムセレクター
であり、デコーダ７により選択されたメモリセルアレイ
のカラム２〜５を選択する。24,25は複数個の基本トラ
ンジスタより構成された基本セルアレイである。25では
Ｓ−RAMを４ビット×64ワードの基本構成から１ビット
×256ワードへ変更するために新たに追加されたアドレ
ス入力22,23によりカラムセレクタ８〜11の内のいずれ
を選択するかを決定するためのアドレスデコーダが構成
されている。また26〜29はアドレスデコーダ25の信号に
よりカラムセレクタの出力とセンスアンプ13,ライトア
ンプ17との接続を制御するための論理回路であり基本セ
ルアレイ24を用いて構成されている。
体集積回路に内蔵されたメモリ回路の構成図であり、基
本構成が４ビット×64ワードのスタティックRAM（以下
Ｓ−RAMと略す）回路を、１ビット×256ワードに変更し
た例である。１は１ビットのメモリセル、２は第１のメ
モリセルアレイで64個のメモリセルにより構成されてい
る。同様に3,4,5はそれぞれ第2,第3,第４のメモリセル
アレイである。６はロウ・アドレスデコーダ、７はカラ
ムアドレスデコーダでありこのＳ−RAMの入力群21のう
ちのアドレス入力によりメモリセルアレイ２〜５から所
望のメモリセルを選択する。８〜11はカラムセレクター
であり、デコーダ７により選択されたメモリセルアレイ
のカラム２〜５を選択する。24,25は複数個の基本トラ
ンジスタより構成された基本セルアレイである。25では
Ｓ−RAMを４ビット×64ワードの基本構成から１ビット
×256ワードへ変更するために新たに追加されたアドレ
ス入力22,23によりカラムセレクタ８〜11の内のいずれ
を選択するかを決定するためのアドレスデコーダが構成
されている。また26〜29はアドレスデコーダ25の信号に
よりカラムセレクタの出力とセンスアンプ13,ライトア
ンプ17との接続を制御するための論理回路であり基本セ
ルアレイ24を用いて構成されている。
第２図は第１図の論理回路26〜29の構成図である。30
はカラムセレクターとの接続端子、31はセンスアンプ、
ライトアンプとの接続端子、32はアドレスデコーダ25の
出力との接続端子である。接続端子32の電位が“0"レベ
ルの場合、トランスファーゲートはオフ状態となり、接
続端子31の電位はハイインピーダンス、接続端子32の電
位が“1"レベルの場合トランスファーゲートはオン状態
となり接続端子30の電位に印加された信号が接続端子31
へ出力される。
はカラムセレクターとの接続端子、31はセンスアンプ、
ライトアンプとの接続端子、32はアドレスデコーダ25の
出力との接続端子である。接続端子32の電位が“0"レベ
ルの場合、トランスファーゲートはオフ状態となり、接
続端子31の電位はハイインピーダンス、接続端子32の電
位が“1"レベルの場合トランスファーゲートはオン状態
となり接続端子30の電位に印加された信号が接続端子31
へ出力される。
第３図は第１図のアドレスデコーダ回路25である。2
2,23は新たに追加された入力信号端子であり、その組み
合せにより出力端子33〜36のいずれか一出力が“1"レベ
ルとなりそれが接続されている論理回路26〜29のいずれ
かが導通状態となり、センスアンプ13、ライトアンプ17
と接続される。
2,23は新たに追加された入力信号端子であり、その組み
合せにより出力端子33〜36のいずれか一出力が“1"レベ
ルとなりそれが接続されている論理回路26〜29のいずれ
かが導通状態となり、センスアンプ13、ライトアンプ17
と接続される。
このようにして基本セルアレイ24,25により構成され
た論理回路により４ビット×64ワードのＳ−RAMブロッ
クは容易に１ビット×256ワードのＳ−RAMに変更でき
る。
た論理回路により４ビット×64ワードのＳ−RAMブロッ
クは容易に１ビット×256ワードのＳ−RAMに変更でき
る。
第４図は、本発明の他の実施例のＳ−RAM回路の構成
図である。39は基本トランジスタよりなる基本セルアレ
イであり、第５図または第６図の論理回路を構成してい
る。第７図は第４図のＳ−RAMを２個使用して４ビット
×128ワードのＳ−RAMを構成した例である。49,50は４
ビット×64ワードの基本Ｓ−RAMブロックでありそれぞ
れセルアレイ39により構成された論理回路51,52を内部
に有している。論理回路51,52の出力は基本Ｓ−RAMブロ
ックのチップセレクト端子へ接続され、論理回路、51,5
2の第１の入力へ接続された入力端子46を第５のアドレ
ス入力とし論理回路51,52の第２の入力端子を４ビット
×128ワードのＳ−RAM全体のチップセレクト端子47とす
ることにより４ビット×128ワードのメモリ回路を構成
している。ここで論理回路51,52の制御用論理回路はメ
モリ回路の内部で構成されているため、論理回路51,52
の出力の配線長はわずかとなりメモリ回路のアクセスタ
イムの増大を防ぐ。また論理回路51,52をメモリ回路の
外部つまりゲートアレイ部で構成した場合に比較し、論
理回路51,52の遅延時間をレイアウト処理前に予測でき
るためタイミング設計が容易になるという利点がある。
図である。39は基本トランジスタよりなる基本セルアレ
イであり、第５図または第６図の論理回路を構成してい
る。第７図は第４図のＳ−RAMを２個使用して４ビット
×128ワードのＳ−RAMを構成した例である。49,50は４
ビット×64ワードの基本Ｓ−RAMブロックでありそれぞ
れセルアレイ39により構成された論理回路51,52を内部
に有している。論理回路51,52の出力は基本Ｓ−RAMブロ
ックのチップセレクト端子へ接続され、論理回路、51,5
2の第１の入力へ接続された入力端子46を第５のアドレ
ス入力とし論理回路51,52の第２の入力端子を４ビット
×128ワードのＳ−RAM全体のチップセレクト端子47とす
ることにより４ビット×128ワードのメモリ回路を構成
している。ここで論理回路51,52の制御用論理回路はメ
モリ回路の内部で構成されているため、論理回路51,52
の出力の配線長はわずかとなりメモリ回路のアクセスタ
イムの増大を防ぐ。また論理回路51,52をメモリ回路の
外部つまりゲートアレイ部で構成した場合に比較し、論
理回路51,52の遅延時間をレイアウト処理前に予測でき
るためタイミング設計が容易になるという利点がある。
以上説明したように、本発明はマスタースライス型半
導体集積回路に内蔵されたメモリ回路において、メモリ
基本回路を構成するトランジスタ素子とは別に基本トラ
ンジスタよりなるセルアレイをメモリ内にあらかじめ用
意しておくことにより、このセルを用いて構成された論
理回路によりそのメモリ構成の変更が可能となり、幅広
いシステムへの応用が可能となる。さらに内蔵された複
数個のメモリ回路を組み合せ、異なるビットまたはワー
ド構成のメモリ回路を実現する場合にも、このメモリセ
ルアレイを用いてメモリ回路内部に制御用論理回路を構
成することにより遅延時間の増大を防ぎ、さらにメモリ
回路を用いた論理回路のタイミング設計を容易にできる
効果がある。
導体集積回路に内蔵されたメモリ回路において、メモリ
基本回路を構成するトランジスタ素子とは別に基本トラ
ンジスタよりなるセルアレイをメモリ内にあらかじめ用
意しておくことにより、このセルを用いて構成された論
理回路によりそのメモリ構成の変更が可能となり、幅広
いシステムへの応用が可能となる。さらに内蔵された複
数個のメモリ回路を組み合せ、異なるビットまたはワー
ド構成のメモリ回路を実現する場合にも、このメモリセ
ルアレイを用いてメモリ回路内部に制御用論理回路を構
成することにより遅延時間の増大を防ぎ、さらにメモリ
回路を用いた論理回路のタイミング設計を容易にできる
効果がある。
更に、本発明では、予め用意されでるメモリブロック
の構成（１ワードがｎビット）それ自体は変えないで、
メモリブロックから出力されるｎビットの内、所望のビ
ットを第２のカラムデコーダで選択して使うようにし
た。このために、ｎビットの内何ビットを使用したいか
により、第２のカラムデコーダをその目的に応じて、予
め用意している基本セル（例えば、インバータ、NANDセ
ル）を組合わせて構成できるようにした。従って、予め
造られているメモリブロック自体のビット構成を変更す
る必要がないので、メモリブロックのビット構成変更に
伴う人為的ミスが発生せず、このため短い時間でゲート
アレイ製品を出荷でるという格別の効果を奏する。
の構成（１ワードがｎビット）それ自体は変えないで、
メモリブロックから出力されるｎビットの内、所望のビ
ットを第２のカラムデコーダで選択して使うようにし
た。このために、ｎビットの内何ビットを使用したいか
により、第２のカラムデコーダをその目的に応じて、予
め用意している基本セル（例えば、インバータ、NANDセ
ル）を組合わせて構成できるようにした。従って、予め
造られているメモリブロック自体のビット構成を変更す
る必要がないので、メモリブロックのビット構成変更に
伴う人為的ミスが発生せず、このため短い時間でゲート
アレイ製品を出荷でるという格別の効果を奏する。
第１図は本発明の一実施例のメモリ回路のブロック図、
第２図および、第３図はメモリ回路に配置された基本セ
ルアレイによって構成されたメモリ回路制御用論理回路
のブロック回路図、第４図は本発明の他の実施例のメモ
リ回路のブロック図、第５図、第６図はメモリ回路内に
配置された基本セルアレイによって構成されたメモリ回
路制御用論理回路のブロック回路図、第７図は第４図の
実施例を用いて構成された４ビット×128ワード構成の
メモリ回路のブロック図、第８図は従来のマスタースラ
イス型半導体集積回路に内蔵されたメモリ回路（４ビッ
ト×64ワード）のブロック図である。 １……メモリセル、2,3,4,5……メモリセルアレイ、６
……ロウアドレスデコーダ、７……カラムアドレスデコ
ーダ、8,9,10,11……カラムセレクタ、12……アドレス
バッファ及びその他制御回路部、13,14,15,16……セン
スアンプ、17,18,19,20……ライトアンプ、21……アド
レス，リードライトコントロール，チップセレクト入力
端子、22,23……第5,第６のアドレス入力端子、24,25…
…基本セル、26,27,28,29……基本セル24で構成された
論理回路、30……カラムセレクタ入力端子、31……論理
回路26〜29の出力端子、32……論理回路26〜29のコント
ロール入力端子、33,34,35,36……第２のカラムアドレ
スデコーダ出力端子、37,38……論理回路の入力端子、3
9……基本セルアレイ、40,41……論理回路の出力端子、
43……データ入力、44……アドレス入力、45……リード
・ライトコントロール端子、46……第５のアドレス入
力、47……チップセレクト端子、48……RAMの出力端
子、49,50……４ビット×64ワード基本ブロック、51,52
……RAMブロック制御用論理回路。
第２図および、第３図はメモリ回路に配置された基本セ
ルアレイによって構成されたメモリ回路制御用論理回路
のブロック回路図、第４図は本発明の他の実施例のメモ
リ回路のブロック図、第５図、第６図はメモリ回路内に
配置された基本セルアレイによって構成されたメモリ回
路制御用論理回路のブロック回路図、第７図は第４図の
実施例を用いて構成された４ビット×128ワード構成の
メモリ回路のブロック図、第８図は従来のマスタースラ
イス型半導体集積回路に内蔵されたメモリ回路（４ビッ
ト×64ワード）のブロック図である。 １……メモリセル、2,3,4,5……メモリセルアレイ、６
……ロウアドレスデコーダ、７……カラムアドレスデコ
ーダ、8,9,10,11……カラムセレクタ、12……アドレス
バッファ及びその他制御回路部、13,14,15,16……セン
スアンプ、17,18,19,20……ライトアンプ、21……アド
レス，リードライトコントロール，チップセレクト入力
端子、22,23……第5,第６のアドレス入力端子、24,25…
…基本セル、26,27,28,29……基本セル24で構成された
論理回路、30……カラムセレクタ入力端子、31……論理
回路26〜29の出力端子、32……論理回路26〜29のコント
ロール入力端子、33,34,35,36……第２のカラムアドレ
スデコーダ出力端子、37,38……論理回路の入力端子、3
9……基本セルアレイ、40,41……論理回路の出力端子、
43……データ入力、44……アドレス入力、45……リード
・ライトコントロール端子、46……第５のアドレス入
力、47……チップセレクト端子、48……RAMの出力端
子、49,50……４ビット×64ワード基本ブロック、51,52
……RAMブロック制御用論理回路。
Claims (1)
- 【請求項１】ロウアドレスデコーダと、第１のカラムア
ドレスデコーダと、ｎ個のメモリセルアレイで構成され
前記ロウアドレスデコーダにより選択され前記ｎ個のメ
モリセルアレイに共通に接続されるワード線および前記
第１のカラムアドレスデコーダの出力に応答して前記ｎ
個のメモリセルアレイの各々から１ビットを選択しｎビ
ットの情報を出力するメモリブロックと、前記メモリブ
ロックから出力されたｎビットの内所望のビットを選択
する第２のカラムアドレスデコーダとを有し、前記第２
のカラムデコーダを予め用意されている複数の基本セル
アレイを組合わせて構成することを特徴とするメモリ回
路内蔵マスタースライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188178A JPH0812902B2 (ja) | 1987-07-27 | 1987-07-27 | メモリ回路内蔵マスタ−スライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188178A JPH0812902B2 (ja) | 1987-07-27 | 1987-07-27 | メモリ回路内蔵マスタ−スライス型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6431436A JPS6431436A (en) | 1989-02-01 |
| JPH0812902B2 true JPH0812902B2 (ja) | 1996-02-07 |
Family
ID=16219133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188178A Expired - Fee Related JPH0812902B2 (ja) | 1987-07-27 | 1987-07-27 | メモリ回路内蔵マスタ−スライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812902B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-07-27 JP JP62188178A patent/JPH0812902B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6431436A (en) | 1989-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |