JPH0812935B2 - 超電導体電子装置 - Google Patents
超電導体電子装置Info
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- JPH0812935B2 JPH0812935B2 JP63029439A JP2943988A JPH0812935B2 JP H0812935 B2 JPH0812935 B2 JP H0812935B2 JP 63029439 A JP63029439 A JP 63029439A JP 2943988 A JP2943988 A JP 2943988A JP H0812935 B2 JPH0812935 B2 JP H0812935B2
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- superconductor
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- crystal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超電導体電子装置に関し、特に圧力ゲート形
トランジスタに関する。
トランジスタに関する。
従来のトランジスタのうちショットキー障壁形電界効
果トランジスタは、第７図に示すように、たとえばｎ型
GaAs導電層101表面にGaAsとショットキー接触するゲー
ト電極102を設け、このゲート金属を挾むように設けた
ソース電極21,ドレイン電極22間に流れるドレイン電流
を、ゲート電極直下のｎ型GaAs表面に形成する空乏層10
5の厚みによって制御する。また、磁界結合形ジョセフ
ソン（Josephson）３端子素子は配線に流れる電流が作
る磁界をジョセフソン素子に結合することにより入力を
与えるものであり、さらにジョセフソン形電界効果トラ
ンジスタは、第８図に示すように弱結合形のジョセフソ
ン素子の超電導体−半導体接合部間に形成される縮退領
域の弱結合部109に電圧を加えて空乏層を形成して超伝
導体のソース電極106とドレイン電極108間を流れる超電
導電子の数を制御するものである。
果トランジスタは、第７図に示すように、たとえばｎ型
GaAs導電層101表面にGaAsとショットキー接触するゲー
ト電極102を設け、このゲート金属を挾むように設けた
ソース電極21,ドレイン電極22間に流れるドレイン電流
を、ゲート電極直下のｎ型GaAs表面に形成する空乏層10
5の厚みによって制御する。また、磁界結合形ジョセフ
ソン（Josephson）３端子素子は配線に流れる電流が作
る磁界をジョセフソン素子に結合することにより入力を
与えるものであり、さらにジョセフソン形電界効果トラ
ンジスタは、第８図に示すように弱結合形のジョセフソ
ン素子の超電導体−半導体接合部間に形成される縮退領
域の弱結合部109に電圧を加えて空乏層を形成して超伝
導体のソース電極106とドレイン電極108間を流れる超電
導電子の数を制御するものである。
上述した従来のトランジスタにおいて、ショットキー
障壁形電界効果トランジスタはチャンネル抵抗が大きい
ために相互コンダクタンスgmは100mS程度しか得られな
い問題がある。また磁界結合形ジョセフソン３端子素子
は磁束量φ０（＝2.07×10-15Wb）を確保するために大
面積を必要とするので、この様な素子では高集積化が難
しい問題があり、さらにジョセフソン形電界効果トラン
ジスタは半導体結合の接合のために素子抵抗が高く、ま
たＩ−Ｖ特性にヒステリシスを生じる問題がある。
障壁形電界効果トランジスタはチャンネル抵抗が大きい
ために相互コンダクタンスgmは100mS程度しか得られな
い問題がある。また磁界結合形ジョセフソン３端子素子
は磁束量φ０（＝2.07×10-15Wb）を確保するために大
面積を必要とするので、この様な素子では高集積化が難
しい問題があり、さらにジョセフソン形電界効果トラン
ジスタは半導体結合の接合のために素子抵抗が高く、ま
たＩ−Ｖ特性にヒステリシスを生じる問題がある。
本発明の目的は、相互コンダクタンスが大きく高集積
化可能な新しい超電導体電子装置を提供することにあ
る。
化可能な新しい超電導体電子装置を提供することにあ
る。
本発明の超電導体電子装置は、絶縁性結晶基板の所定
の面方位を有する表面上にエピタキシャル成長され前記
表面と平行方向に二次元的に超電導性を示す結晶面をも
つ所定形状の超電導体結晶層と、前記超電導体結晶層上
にこれを横断して設けられた圧電素子を含み、前記圧電
素子に加わる入力電圧により発生する歪により前記結晶
面と垂直な方向に前記超電導体結晶層に圧力を加える圧
力ゲートと、前記圧力ゲートを挟んで前記超電導体結晶
層に被着された一対の導電膜よりなるソース電極及びド
レイン電極とを有し、前記ソース電極とドレイン電極と
の間の超電導電流を前記入力電圧で制御するというもの
である。
の面方位を有する表面上にエピタキシャル成長され前記
表面と平行方向に二次元的に超電導性を示す結晶面をも
つ所定形状の超電導体結晶層と、前記超電導体結晶層上
にこれを横断して設けられた圧電素子を含み、前記圧電
素子に加わる入力電圧により発生する歪により前記結晶
面と垂直な方向に前記超電導体結晶層に圧力を加える圧
力ゲートと、前記圧力ゲートを挟んで前記超電導体結晶
層に被着された一対の導電膜よりなるソース電極及びド
レイン電極とを有し、前記ソース電極とドレイン電極と
の間の超電導電流を前記入力電圧で制御するというもの
である。
セラミック系超電導体として知られている擬ペロブス
カイト構造やK2NiF4型構造のセラミック結晶は、Ｙ、ラ
ンタノイド元素の一部（La,Yb,Tm,Er,Ho,Dy,Tb,Gd,Eu,S
m）とアルカリ土類金属（Ba,Ca,Srなど）及び２価の（C
u,Ag）とＯとから成るLn−Ａ−Cu（Ag）酸化物で、低温
においてその電気抵抗が零になる超電導性を示す。Y51,
Ba52,Cu53,O54から成る超電導体、例えばYBa2Cu3O6.69
は第４図に示すように斜方晶系に属し、格子定数（ａ＝
3.8845Å,b＝3.8293Å,C＝11.693Å）から分かるように
Ｃ軸方向に長く、Ｃ軸に垂直なab面内でCu−Ｏ結合鎖55
が無限に展開する構造を有している。このCu−Ｏ結合鎖
55の面はＣ軸方向に層状に積層しており、結晶の超電導
性はこのCu−Ｏ結合鎖のCuの3d軌道とＯの2p軌道の混成
により生じる強く束縛された電子が高密度の伝導帯のフ
ェルミ面を形成するために生じるものと云われている。
したがって結晶の超電導性がＣ軸に垂直なab面内だけ
に、すなわちCu−Ｏ結合鎖面内だけに生じ、Ｃ軸方向に
はわずかに漏洩するような電導の２次元性を示す特徴が
ある。このような２次元的な超電導性を示す超電導体結
晶ではＣ軸に垂直な方向に圧力を与えるとab面内のCu−
Ｏ結合距離が小さくなり、その結果、超電導転位温度Tc
は増大し、電気抵抗が減少することが知られている。
カイト構造やK2NiF4型構造のセラミック結晶は、Ｙ、ラ
ンタノイド元素の一部（La,Yb,Tm,Er,Ho,Dy,Tb,Gd,Eu,S
m）とアルカリ土類金属（Ba,Ca,Srなど）及び２価の（C
u,Ag）とＯとから成るLn−Ａ−Cu（Ag）酸化物で、低温
においてその電気抵抗が零になる超電導性を示す。Y51,
Ba52,Cu53,O54から成る超電導体、例えばYBa2Cu3O6.69
は第４図に示すように斜方晶系に属し、格子定数（ａ＝
3.8845Å,b＝3.8293Å,C＝11.693Å）から分かるように
Ｃ軸方向に長く、Ｃ軸に垂直なab面内でCu−Ｏ結合鎖55
が無限に展開する構造を有している。このCu−Ｏ結合鎖
55の面はＣ軸方向に層状に積層しており、結晶の超電導
性はこのCu−Ｏ結合鎖のCuの3d軌道とＯの2p軌道の混成
により生じる強く束縛された電子が高密度の伝導帯のフ
ェルミ面を形成するために生じるものと云われている。
したがって結晶の超電導性がＣ軸に垂直なab面内だけ
に、すなわちCu−Ｏ結合鎖面内だけに生じ、Ｃ軸方向に
はわずかに漏洩するような電導の２次元性を示す特徴が
ある。このような２次元的な超電導性を示す超電導体結
晶ではＣ軸に垂直な方向に圧力を与えるとab面内のCu−
Ｏ結合距離が小さくなり、その結果、超電導転位温度Tc
は増大し、電気抵抗が減少することが知られている。
本発明の原理はソース・ドレイン電極間の超電導体結
晶のチャンネルコンダクタンスの制御を、結晶に圧力を
与えてCu−Ｏ結合鎖のフェルミ面の状態密度分布を変え
ることによりおこなうものである。Ｃ軸に垂直に圧力を
与えるとab面内のチャンネルコンダクタンスが増大する
のに対して、Ｃ軸方向に圧力を加えるとチャンネルコン
ダクタンスは逆に減少してしまう。そこで本発明はチャ
ンネルとなる超電導体結晶層の表面を完全に横断するよ
うに圧電素子などの圧力ゲートを配置し、圧電素子にバ
イアス入力を与えて、圧力ゲートを駆動させて電・圧変
換をして超電導体結晶層のＣ軸方向に圧力を加え、この
圧力を与えることによりソース・ドレイン電極間のチャ
ンネルコンダクタンスを制御したノーマリオン型のトラ
ンジスタである。尚、チャンネルとなる超電導体結晶層
の表面を完全に横断するように圧力ゲートを配置するこ
とにより、チャンネルを流れる超電導電流を圧力ゲート
により完全にピンチオフ（pinch off）できるのであ
る。
晶のチャンネルコンダクタンスの制御を、結晶に圧力を
与えてCu−Ｏ結合鎖のフェルミ面の状態密度分布を変え
ることによりおこなうものである。Ｃ軸に垂直に圧力を
与えるとab面内のチャンネルコンダクタンスが増大する
のに対して、Ｃ軸方向に圧力を加えるとチャンネルコン
ダクタンスは逆に減少してしまう。そこで本発明はチャ
ンネルとなる超電導体結晶層の表面を完全に横断するよ
うに圧電素子などの圧力ゲートを配置し、圧電素子にバ
イアス入力を与えて、圧力ゲートを駆動させて電・圧変
換をして超電導体結晶層のＣ軸方向に圧力を加え、この
圧力を与えることによりソース・ドレイン電極間のチャ
ンネルコンダクタンスを制御したノーマリオン型のトラ
ンジスタである。尚、チャンネルとなる超電導体結晶層
の表面を完全に横断するように圧力ゲートを配置するこ
とにより、チャンネルを流れる超電導電流を圧力ゲート
により完全にピンチオフ（pinch off）できるのであ
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すチップの断面図
である。
である。
この実施例は、絶縁性基板（MgO基板10）の（100）面
に被着され（100）面と平行方向に二次元的に超電導性
を示す結晶面（ab面）をもつ長方形（1cm×0.1cm）の超
電導体結晶層（YBa2Cu3O6.69結晶層11）と、YBa2Cu3O
6.69結晶層11上にこれを横断して設けられた圧電素子
（PZT膜31と１対のくし形電極41,42とを有している）を
含み、前述の圧電素子に加わる入力電圧により発生する
歪により結晶面（ab面）と垂直な方向に超電導体結晶層
（YBa2Cu3O6.69結晶層11）に圧力を加える圧力ゲート
と、前述の圧力ゲートを挟んでYBa2Cu3O6.69結晶層11に
被着された一対の導電膜よりなるソース電極21及びドレ
イン電極22とを有し、前記ソース電極とドレイン電極と
の間の超電導電流を前記入力電圧で抑制するというもの
で、いわば圧力ゲート形電界効果トランジスタと称すべ
きものである。
に被着され（100）面と平行方向に二次元的に超電導性
を示す結晶面（ab面）をもつ長方形（1cm×0.1cm）の超
電導体結晶層（YBa2Cu3O6.69結晶層11）と、YBa2Cu3O
6.69結晶層11上にこれを横断して設けられた圧電素子
（PZT膜31と１対のくし形電極41,42とを有している）を
含み、前述の圧電素子に加わる入力電圧により発生する
歪により結晶面（ab面）と垂直な方向に超電導体結晶層
（YBa2Cu3O6.69結晶層11）に圧力を加える圧力ゲート
と、前述の圧力ゲートを挟んでYBa2Cu3O6.69結晶層11に
被着された一対の導電膜よりなるソース電極21及びドレ
イン電極22とを有し、前記ソース電極とドレイン電極と
の間の超電導電流を前記入力電圧で抑制するというもの
で、いわば圧力ゲート形電界効果トランジスタと称すべ
きものである。
次に、この実施例の製造方法について説明する。
第２図（ａ），（ｂ）は第１の実施例の製造方法を説
明するための工程順に配置したチップの断面図である。
明するための工程順に配置したチップの断面図である。
まず、第２図（ａ）に示すように、MgO基板10の（10
0）面にスパッタリング（sputtering）法で被着したの
で、熱処理を行なって厚さ1mm、幅1cm、長さ5mmのYBa2C
u3O6.69結晶層11を設ける。このときYBa2Cu3O6.69結晶
層11はMgO基板10に垂直な方向にＣ軸をとっている。次
に、第２図（ｂ）に示すように、YBa2Cu3O6.69結晶層11
のＣ軸に平行な面を含む該結晶膜11の両端にAuを被着し
てソース電極21とドレイン電極22を設ける。次に、第１
図に示すように、ソース電極21とドレイン電極22に挾ま
れたYBa2Cu3O6.69結晶層11の表面を完全に横断するよう
に、電圧印加により該結晶膜に垂直な方向すなわちＣ軸
方向に変位するような圧力ゲートとして厚さ１μｍのPZ
T（＝Zr−Ti−Pbの固溶体）31及び該PZT31上に設けたゲ
ート信号入力用の１対のくし形電極41,42（Auからなっ
ている）からなる圧電素子を設ける。この実施例を約80
Kに冷却してくし形電極41,42に最大1Vのゲート信号入力
を与えると、入力電圧の大きさに依存してくし形電極4
1,42直下のPZT膜31をYBa2Cu3O6.69結晶層11表面に垂直
な方向に膨張させ、その結果PZT膜31直下の超電導体結
晶層に圧力を与えてこの結晶膜の格子間隔を変えること
ができる。良く知られているようにＣ軸方向に圧力を加
えると、Cu−Ｏ結合鎖のあるab面内の格子間隔は大きく
なり、それだけ超電導電流は減少する。本実施例の場合
第３図に示すように、圧力ゲートにVg＝1V入力すると超
電導電流Idsは0V入力のときの50Aが0Aに制御された。圧
力ゲート幅すなわちチャンネル幅を1cmとすると、相互
コンダクタンスは5000mS/mmに相当する。
0）面にスパッタリング（sputtering）法で被着したの
で、熱処理を行なって厚さ1mm、幅1cm、長さ5mmのYBa2C
u3O6.69結晶層11を設ける。このときYBa2Cu3O6.69結晶
層11はMgO基板10に垂直な方向にＣ軸をとっている。次
に、第２図（ｂ）に示すように、YBa2Cu3O6.69結晶層11
のＣ軸に平行な面を含む該結晶膜11の両端にAuを被着し
てソース電極21とドレイン電極22を設ける。次に、第１
図に示すように、ソース電極21とドレイン電極22に挾ま
れたYBa2Cu3O6.69結晶層11の表面を完全に横断するよう
に、電圧印加により該結晶膜に垂直な方向すなわちＣ軸
方向に変位するような圧力ゲートとして厚さ１μｍのPZ
T（＝Zr−Ti−Pbの固溶体）31及び該PZT31上に設けたゲ
ート信号入力用の１対のくし形電極41,42（Auからなっ
ている）からなる圧電素子を設ける。この実施例を約80
Kに冷却してくし形電極41,42に最大1Vのゲート信号入力
を与えると、入力電圧の大きさに依存してくし形電極4
1,42直下のPZT膜31をYBa2Cu3O6.69結晶層11表面に垂直
な方向に膨張させ、その結果PZT膜31直下の超電導体結
晶層に圧力を与えてこの結晶膜の格子間隔を変えること
ができる。良く知られているようにＣ軸方向に圧力を加
えると、Cu−Ｏ結合鎖のあるab面内の格子間隔は大きく
なり、それだけ超電導電流は減少する。本実施例の場合
第３図に示すように、圧力ゲートにVg＝1V入力すると超
電導電流Idsは0V入力のときの50Aが0Aに制御された。圧
力ゲート幅すなわちチャンネル幅を1cmとすると、相互
コンダクタンスは5000mS/mmに相当する。
第５図は第２の実施例を示すチップの断面図である。
この実施例は、絶縁性基板としてサファイア基板60、
超電導体結晶層として（La・Ca）2AgO4結晶層を用いた
外は第１の実施例と同じである。
超電導体結晶層として（La・Ca）2AgO4結晶層を用いた
外は第１の実施例と同じである。
次に、第２の実施例の製造方法について説明する。
第６図（ａ），（ｂ）は第２の実施例の製造方法を説
明するための工程順に配置したチップの断面図である。
明するための工程順に配置したチップの断面図である。
第６図（ａ）に示すように、サファイア基板60の（01
２）面に厚さ1mmの（La・Ca）2AgO4結晶層61を成膜し
熱処理を行なう。このとき、（La・Ca）2AgO4は斜方晶
系に属し、（La・Ca）2AgO4結晶層61のＣ軸はサファイ
ア基板60と垂直になる。
２）面に厚さ1mmの（La・Ca）2AgO4結晶層61を成膜し
熱処理を行なう。このとき、（La・Ca）2AgO4は斜方晶
系に属し、（La・Ca）2AgO4結晶層61のＣ軸はサファイ
ア基板60と垂直になる。
次に、第６図（ｂ）に示すように、（La・Ca）2AgO4
結晶層61のＣ軸に平行な面を含む両端にAuを被着してソ
ース電極21とドレイン電極22を設ける。次に、第５図に
示すように、ソース・ドレイン両電極に挾まれた（La・
Ca）2AgO4結晶層61の表面に電圧印加により該超電導体
膜のＣ軸方向に変位するような圧力ゲートとして厚さ１
μｍのPZT31及び該PZT上にグート信号入力用のくし形電
極41,42を設ける。
結晶層61のＣ軸に平行な面を含む両端にAuを被着してソ
ース電極21とドレイン電極22を設ける。次に、第５図に
示すように、ソース・ドレイン両電極に挾まれた（La・
Ca）2AgO4結晶層61の表面に電圧印加により該超電導体
膜のＣ軸方向に変位するような圧力ゲートとして厚さ１
μｍのPZT31及び該PZT上にグート信号入力用のくし形電
極41,42を設ける。
このようにして得た本発明の圧力ゲート形トランジス
タを約30Kに冷却してくし形電極41,42に最大1Vのゲート
信号入力Vgを与えると、ソース・ドレイン電極間の超電
導電流は0V入力のときの30Aが0Aに抑制された。チャン
ネル幅を1cmとすると相互コンダクタンスは3000mS/mmに
相当する。
タを約30Kに冷却してくし形電極41,42に最大1Vのゲート
信号入力Vgを与えると、ソース・ドレイン電極間の超電
導電流は0V入力のときの30Aが0Aに抑制された。チャン
ネル幅を1cmとすると相互コンダクタンスは3000mS/mmに
相当する。
以上の実施例においては超電導体結晶としてYBa2Cu3O
6.69と（La・Ca）2AgO4を例に、また圧力ゲート材とし
てPZTを例に説明してきたが、Ln−Ａ−Cu−Ｏ系あるい
はLu−Ａ−Ag−Ｏ系などの他の超電導体でも、またLiTa
O3やLiNbO3など、他の圧電結晶を用いても本発明の思想
を損うことはない。また使用できる基板はMgOやサファ
イアに限られるものではなく、SrTiO3結晶の如く超電導
体膜を成長できるものならば本発明の適用範囲であるこ
とは云うまでもない。
6.69と（La・Ca）2AgO4を例に、また圧力ゲート材とし
てPZTを例に説明してきたが、Ln−Ａ−Cu−Ｏ系あるい
はLu−Ａ−Ag−Ｏ系などの他の超電導体でも、またLiTa
O3やLiNbO3など、他の圧電結晶を用いても本発明の思想
を損うことはない。また使用できる基板はMgOやサファ
イアに限られるものではなく、SrTiO3結晶の如く超電導
体膜を成長できるものならば本発明の適用範囲であるこ
とは云うまでもない。
以上説明したように本発明は、超電導体結晶層の超電
導性を示す面と平行な面上に設けた圧力ゲートに1V程度
のゲート信号を加えることにより、超電導体結晶の結合
鎖のフェルミ面の状態密度分布を変化させて超電導体結
晶のソース・ドレイン間の超電導電流を制御するもの
で、３〜５×103mS/mmの極めて大きな相互コンダクタン
スgmを有する超電導体電子装置を得ることができる。さ
らに従来のトランジスタの多くでは特性がゲート電極と
結晶膜との境界の清浄度に依存し、表面に極めて敏感で
あったが、本発明は圧力ゲートを用いて機械的な変位を
与えて変調するので、表子特性が表面に鈍感で安定して
いる効果も有している。また、圧力ゲートとして圧電素
子を使用すると、トランジスタの寸法も小さくてすみ、
したがって高集積化も容易である。
導性を示す面と平行な面上に設けた圧力ゲートに1V程度
のゲート信号を加えることにより、超電導体結晶の結合
鎖のフェルミ面の状態密度分布を変化させて超電導体結
晶のソース・ドレイン間の超電導電流を制御するもの
で、３〜５×103mS/mmの極めて大きな相互コンダクタン
スgmを有する超電導体電子装置を得ることができる。さ
らに従来のトランジスタの多くでは特性がゲート電極と
結晶膜との境界の清浄度に依存し、表面に極めて敏感で
あったが、本発明は圧力ゲートを用いて機械的な変位を
与えて変調するので、表子特性が表面に鈍感で安定して
いる効果も有している。また、圧力ゲートとして圧電素
子を使用すると、トランジスタの寸法も小さくてすみ、
したがって高集積化も容易である。
第１図は本発明の第１の実施例を示すチップの断面図、
第２図（ａ），（ｂ）は第１の実施例の製造方法を説明
するための工程順に配置したチップの断面図、第３図は
実施例の動作を説明するための信号波形図、第４図はYB
a2Cu3O6.69結晶の構造模型図、第５図は第２の実施例を
示すチップの断面図、第６図（ａ），（ｂ）は第２の実
施例の製造方法を説明するための工程順に配置したチッ
プの断面図、第７図はショットキー障壁形電界効果トラ
ンジスタを示すチップの断面図、第８図はジョセフソン
形電界効果トランジスタを示すチップの断面図である。 10……MgO基板、11……YBa2Cu3O6.69結晶層、21……ソ
ース電極、22……ドレイン電極、31……PZT膜、41,42…
…ゲート信号入力用のくし形電極、51……Ｙ、52……B
a、53……Cu、54……Ｏ、55……Cu−Ｏ結合鎖、60……
サファイア基板、61……（La・Ca）2AgO4結晶層、101…
…ｎ形導電層、102……ゲート電極、106……超電導体ソ
ース電極、107……超電導体ゲート電極、108……超電導
体ドレイン電極、105,109……弱結合部の空乏層、110…
…半導体基板。
第２図（ａ），（ｂ）は第１の実施例の製造方法を説明
するための工程順に配置したチップの断面図、第３図は
実施例の動作を説明するための信号波形図、第４図はYB
a2Cu3O6.69結晶の構造模型図、第５図は第２の実施例を
示すチップの断面図、第６図（ａ），（ｂ）は第２の実
施例の製造方法を説明するための工程順に配置したチッ
プの断面図、第７図はショットキー障壁形電界効果トラ
ンジスタを示すチップの断面図、第８図はジョセフソン
形電界効果トランジスタを示すチップの断面図である。 10……MgO基板、11……YBa2Cu3O6.69結晶層、21……ソ
ース電極、22……ドレイン電極、31……PZT膜、41,42…
…ゲート信号入力用のくし形電極、51……Ｙ、52……B
a、53……Cu、54……Ｏ、55……Cu−Ｏ結合鎖、60……
サファイア基板、61……（La・Ca）2AgO4結晶層、101…
…ｎ形導電層、102……ゲート電極、106……超電導体ソ
ース電極、107……超電導体ゲート電極、108……超電導
体ドレイン電極、105,109……弱結合部の空乏層、110…
…半導体基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 41/04
Claims (1)
- 【請求項１】絶縁性結晶基板の所定の面方位を有する表
面上にエピタキシャル成長され前記表面と平行方向に二
次元的に超電導性を示す結晶面をもつ所定形状の超電導
体結晶層と、前記超電導体結晶層上にこれを横断して設
けられた圧電素子を含み、前記圧電素子に加わる入力電
圧により発生する歪により前記結晶面と垂直な方向に前
記超電導体結晶層に圧力を加える圧力ゲートと、前記圧
力ゲートを挟んで前記超電導体結晶層に被着された一対
の導電膜よりなるソース電極及びドレイン電極とを有
し、前記ソース電極とドレイン電極との間の超電導電流
を前記入力電圧で制御することを特徴とする超電導体電
子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029439A JPH0812935B2 (ja) | 1988-02-09 | 1988-02-09 | 超電導体電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029439A JPH0812935B2 (ja) | 1988-02-09 | 1988-02-09 | 超電導体電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204484A JPH01204484A (ja) | 1989-08-17 |
| JPH0812935B2 true JPH0812935B2 (ja) | 1996-02-07 |
Family
ID=12276166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029439A Expired - Lifetime JPH0812935B2 (ja) | 1988-02-09 | 1988-02-09 | 超電導体電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812935B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01276681A (ja) * | 1988-04-27 | 1989-11-07 | Sony Corp | 超伝導トランジスタ |
| EP0569781A1 (de) * | 1992-05-11 | 1993-11-18 | Siemens Aktiengesellschaft | Supraleitungseinrichtung mit zwei Leiterstücken aus Hoch-Tc-Supraleitermaterial und dazwischenliegender Übergangszone |
| JP2674680B2 (ja) * | 1994-02-23 | 1997-11-12 | 宇都宮大学長 | 超伝導超格子結晶デバイス |
| KR0148420B1 (ko) * | 1994-09-10 | 1998-10-15 | 양승택 | 금속 초박막을 이용한 압전소자 |
| JP4519964B2 (ja) * | 1999-07-15 | 2010-08-04 | シャープ株式会社 | 超伝導素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5455393A (en) * | 1977-10-13 | 1979-05-02 | Toshiba Corp | Electro-mechanical transducer |
| JPS5461864A (en) * | 1977-10-26 | 1979-05-18 | Matsushita Electric Ind Co Ltd | Logical element |
| JPS6414980A (en) * | 1987-07-09 | 1989-01-19 | Seiko Epson Corp | Superconducting transistor |
-
1988
- 1988-02-09 JP JP63029439A patent/JPH0812935B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01204484A (ja) | 1989-08-17 |
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