JPH08129571A - クロック配線の設計方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 末端での立上り立下り時間が揃いしかもスキ
ューの小さなクロック配線レイアウトを得る。 【構成】 ゼロスキューマージ法によりツリー状のクロ
ック配線レイアウトを一旦設計した後、末端回路でクロ
ックの立上り立下り時間が許容値を超えている場合には
それが許容値以下になる点をツリー上で求め、そこにバ
ッファアンプを挿入する。次にｔrf許容点よりも上位も
しくは上流側の配線レイアウト情報を破棄し、ｔrf許容
点より下位もしくは下流側のツリーのディレイを考慮し
てゼロスキューマージ法により再度ツリー状レイアウト
を設計し、バッファ挿入点でクロックの立上り立下り時
間が許容値を超えていないか判定して超えている場合に
はｔrf許容点にバッファアンプを挿入し、上記手順を繰
り返す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路技術さ
らにはクロック信号を末端回路に供給する配線（以下、
クロック配線と称する）のレイアウト設計方法に適用し
て特に有効な技術に関し、例えばスタンダードセル方式
やフルカスタム方式の論理集積回路におけるクロック配
線のレイアウト設計に利用して有効な技術に関する。

【０００２】

【従来の技術】従来、論理ＬＳＩにおいては、１つのク
ロック信号あるいは位相の異なる複数のクロック信号に
同期してＬＳＩ全体を動作させることがある。このよう
な場合外部から供給された基本クロック信号をＬＳＩ内
の各部のラッチ回路（フリップフロップ）等に分配する
ことにより、デコードやメモリのリード・ライト、各種
演算等の動作を行なうが、クロック信号の分配元から供
給先までの配線の長さが異なったりしていると、各クロ
ック信号の到達タイミングにずれ（クロックスキュー）
が発生する。クロックスキューがあると、ラッチ回路で
は誤った信号を取り込んだり、論理ゲート回路では出力
に不所望のひげ状パルスが発生して回路が誤動作するお
それがある。従って、クロック同期型ＬＳＩでは、クロ
ックスキューの大小が、ＬＳＩの性能（動作速度）を決
定する要因となる。

【０００３】そこで、従来はかかるクロックスキューを
最小にするため、例えば図１に示すように、ＬＳＩのク
ロック入力端子１から末端のラッチ回路２等まで、複数
のバッファアンプを設けながらクロック配線４をＨ字型
に繰り返し分岐させ、全体としてツリー状をなすように
クロック配線を設計するＨツリー法が提案されている。
このＨツリー法は、クロック信号を２倍、４倍、８倍…
…と規則的に分配させるため、対象性が高くかつ各分岐
点のバッファアンプの負荷容量（配線容量および次段ゲ
ートの入力容量等）がほぼ等しくなるので、スキューを
低減することができるという利点がある。

【０００４】また、クロック配線の他の設計方法として
ボトムアップ方式でツリー状のクロック分配系を構築す
るゼロスキューマージ法がある（特開平４−２６９８６
０）。この方法は、クロックの供給を受ける末端の回路
からスタートして、まずディレイ（遅延時間）の等しく
なる分岐点Ｎ１，Ｎ２を見つけ、図２に示すように、そ
のような分岐点Ｎ１，Ｎ２を頂点とする２つのツリーＴ
１，Ｔ２に着目して、それらのツリーのディレイがｔ
１，ｔ２であるときにディレイの差を相殺するような点
Ｍ（以下、マージ点と称する）を見つけ、これを順にク
ロック分配元に向かって繰り返して行くことでツリー状
クロック配線を構築するものであり、ツリー全体に対象
性がない場合にもクロックスキューを小さくできる利点
がある。

【０００５】

【発明が解決しようとする課題】上記Ｈツリー法は、ラ
ッチ回路等のクロックを受ける末端の回路が半導体チッ
プ上に均等に分布しているＬＳＩ（例えばゲートアレ
イ）には有効であるが、末端回路の分布に大きな偏りの
あるＬＳＩ（例えばスタンダードセル方式のＬＳＩ）に
は適用できないという不都合がある。

【０００６】一方、上記ゼロスキューマージ法は、クロ
ックを必要とする末端回路の分布に偏りのあるＬＳＩで
あっても適用できるという利点を有するものの、中間バ
ッファが存在しないため、末端でのスキューが最小にな
ってもクロックの立上り立下り時間が長くなり過ぎて実
用に耐えないという問題点があることが明らかになっ
た。すなわち、半導体集積回路のプロセスでは不純物濃
度等のばらつきでインバータ等の論理ゲート回路の論理
しきい値が電源電圧の１／２にならないことがある。こ
のように論理ゲート回路のしきい値にばらつきが生じて
いる場合には、たとえクロックのディレイが同一であっ
ても立上り立下り時間が異なると、図３に示すように、
しきい値のずれΔＶLTによって潜在的なスキューｔskが
発生してしまう。また、ＣＭＯＳ・ＬＳＩでクロックの
立上り立下り時間が大きいと貫通電流が流れて消費電力
が多くなるという不都合がある。

【０００７】この場合、ゼロスキューマージ法で設計さ
れたツリー状クロック配線の途中の各分岐点にバッファ
アンプを挿入することが考えられる。しかしながら、各
分岐点にバッファアンプを挿入しても、各バッファアン
プごとにその負荷の大きさが異なる末端回路でのディレ
イのバランスが崩れてしまうとともに、信号の立上り立
下り時間も不揃いになる。その結果、末端回路でクロッ
クのスキューが発生してしまうことになる。

【０００８】さらに、演算器やメモリのようなマクロセ
ルで構成される例えばスタンダードセル方式のようなＬ
ＳＩにおいては、マクロセルを迂回するようにクロック
配線を設計しなければならないが、上記Ｈツリー法およ
びゼロスキューマージ法はいずれもそのような迂回配線
の設計が困難もしくは明確でないという問題点があっ
た。

【０００９】この発明の目的は、末端での立上り立下り
時間が揃いしかもスキューの小さなクロック配線レイア
ウトの設計方法を提供することにある。

【００１０】この発明の他の目的は、マクロセルが配置
される例えばスタンダードセル方式のようなＬＳＩにお
いて、クロックスキューを生じることなくマクロセルを
迂回するクロック配線を容易に設計可能な方法を提供す
ることにある。

【００１１】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１３】すなわち、まず前述したゼロスキューマー
ジ法によりチップ全体のツリー状のクロック配線レイア
ウトを一旦設計した後、末端回路でクロックの立上り立
下り時間が許容値を超えているか調べて超えている場合
には立上り立下り時間が許容値以下になる点（以下、ｔ
rf許容点と称する）をツリー上で求め、そこをバッファ
アンプ挿入位置とする。次に、ｔrf許容点よりも上位も
しくは上流側の配線レイアウト情報を破棄し、ｔrf許容
点より下位もしくは下流側のツリーのディレイを考慮し
てゼロスキューマージ法により再度ツリー状配線レイア
ウトを設計した後上記、バッファ挿入点でクロックの立
上り立下り時間が許容値を超えていないか調べて超えて
いる場合にはｔrf許容点をバッファアンプ挿入位置とす
る。これを繰り返すことにより最終的なツリー状配線レ
イアウトを決定する。

【００１４】また、ゼロスキューマージ法によりツリー
状のクロック配線レイアウトを設計する際に、マージ点
を求めようとする２つのサブツリーの頂点としての分岐
点が互いに配線禁止領域を挟んで位置する場合、２つの
分岐点および配線禁止領域を包含する最小の矩形領域を
求め、次に、上記各分岐点とそれらに最も近い最小矩形
の頂点とを結ぶ冗長配線を決定した後、この冗長配線の
持つディレイ分を着目する２つのサブツリーの各ディレ
イにそれぞれ加えた値をディレイ値として持つサブツリ
ーを仮想し、この仮想サブツリーの頂点を上記最小矩形
の頂点に置いて、ゼロスキューマージ法によりマージ点
を求めて、そのうち最小矩形の辺上に位置する点をマー
ジ点と決定するようにする。

【００１５】さらに、クロックを必要とする末端回路が
半導体チップ上において他の部位よりも局所的に多く存
在するロジック部を有する半導体集積回路の設計におい
て、上記ロジック部には上記各末端回路のクロック入力
端子に接続された網状のクロック配線を設け、該網状ク
ロック配線を駆動するバッファアンプを他の部位に設け
られたクロックを必要とする末端回路と対等な末端回路
とみなして上記方法を適用してチップ全体のクロック配
線を設計するようにした。

【００１６】

【作用】ゼロスキューマージ法により設計したクロック
配線のツリーにおいては分岐点より下位のディレイはそ
れぞれ同じでも負荷の大きさが異なるため、上記ｔrf許
容点はツリー上の分岐点と重なるとは限らない。ｔrf許
容点が分岐点と重なっていない場合には、バッファアン
プを挿入したときにその点から末端回路までのディレイ
が異なってくる。上記した手段によれば、バッファアン
プを挿入した点よりも上位もしくは上流側の配線レイア
ウト情報を破棄して、その点よりも下位もしくは下流側
のツリーのディレイを考慮してゼロスキューマージ法に
より再度ツリーを構築するようにしているため、末端回
路での立上り立下り時間が揃いしかもスキューの小さな
クロック配線レイアウトを得ることができる。

【００１７】また、上記した手段によれば、クロック配
線を設計しようとするＬＳＩチップ上に配線禁止領域が
存在する場合にも、これを迂回した最短の配線経路が得
られる。

【００１８】さらに、クロックを必要とする末端回路が
半導体チップ上において他の部位よりも局所的に多く存
在するロジック部には網状のクロック配線を設け、その
上にゼロスキューマージ法によりチップ全体の配線レイ
アウトを設計するようにしたので、クロック配線の設計
負担を増大させることなく、クロックスキューを低減さ
せることができる。

【００１９】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２０】図７には、本発明に係るクロック配線の設
計方法の全体の手順が示されている。 本実施例では、
まず、ゼロスキューマージ法によりＬＳＩ全体について
ツリー状のクロック配線レイアウトを設計する（ステッ
プＳ１）。ただし、最終的にクロックが供給される末端
回路の配置は決定されているものとする。具体的には、
配置が決定されている末端の回路からスタートして、ま
ずディレイ（遅延時間）の等しくなる最初の分岐点Ｎ
１，Ｎ２を見つけ、図２に示すように、分岐点Ｎ１，Ｎ
２を頂点とする２つのサブツリーＴ１，Ｔ２に着目し、
それらのディレイがｔ１，ｔ２であるときにそれらのデ
ィレイとの差を相殺する点すなわちｔ１＋ｔ１’＝ｔ２
＋ｔ２’となるようなマージ点Ｍを求める。ここで、ｔ
１’，ｔ２’はそれぞれマージ点Ｍから各サブツリーＴ
１，Ｔ２の頂点Ｎ１，Ｎ２までの配線のもつディレイで
ある。

【００２１】上記マージ点Ｍから各サブツリーＴ１，Ｔ
２の頂点Ｎ１，Ｎ２までの配線の長さｄｉｓｔ１，ｄｉ
ｓｔ２は、次式で与えられる。

【００２２】

【数１】

【００２３】ここで、｜Ｎ１−Ｎ２｜は点Ｎ１，Ｎ２間
を水平、垂直の線分だけで結んだマンハッタン距離、ｒ
は配線の単位長さ当たりの抵抗、ｃは配線の単位長さ当
たりの容量、Ｃ１，Ｃ２は各ツリーＴ１，Ｔ２のもつ総
容量で、この総容量には頂点Ｎ１，Ｎ２から末端回路ま
での配線容量および末端回路の入力容量が含まれる。

【００２４】上記のようにしてマージ点Ｍが見つかった
ら次に、そのマージ点より下を１つのサブツリーとみな
して、どうようにして得られた他のマージ点を頂点とす
るサブツリーとの間で上記と同様の手順でマージ点を見
つけ、これを順にクロック供給源（ルートバッファ）に
向かって繰り返して行くことで、図４に示すようなＬＳ
Ｉ全体に関するツリー状クロック配線を設計する。

【００２５】次に、図４のツリーにおいて、ある分岐点
に所定の駆動力を有するバッファアンプを置いたと仮定
した場合のその分岐点を頂点とするサブツリーの各端末
回路におけるｔrf値（立上り立下り時間）を回路シミュ
レーションによって求め、得られた値を当該分岐点の属
性値として記憶する（ステップＳ２）。これをツリーの
全部の分岐点について行い、図５に示すようなラベル付
きツリーを作成する（ステップＳ３）。例えば、図５に
おいて、点Ａに付記されている１．３なる数字は、Ａ点
にバッファアンプを置いたときの末端回路のｔrfが１．
３ｎｓであることを示している。

【００２６】その後、上記ラベル付きツリーにおいて、
ｔrf値が予め設定された許容値（例えば、１．３ｎｓ）
を超えているものがあるか否か調べて（ステップＳ
４）、許容値を超えているものがあればｔrf値が許容値
と一致する点（以下、ｔrf許容点と称する）を求め、そ
れらの点を中間バッファアンプ配置点と決定する（ステ
ップＳ５）。

【００２７】次に、図５のツリーにおいて、ｔrf許容点
を結ぶ等ｔrf線Ｅを想定して、この等ｔrf線より上位の
ツリーに関する配線レイアウト情報を破棄する（ステッ
プＳ６）。そして、図６に示すように、バッファアンプ
を頂点とするサブツリーを考え、そのｔrf許容点より下
位のサブツリーのディレイtinit1,tinit2,tinit3‥‥を
考慮してそれらのディレイの差を相殺するようなマージ
点をゼロスキューマージ法により求め、上位のツリーす
なわち上流側のクロック配線のレイアウトを設計する
（ステップＳ７）。このとき図２における容量Ｃ１，Ｃ
２として中間バッファの持つ入力容量を考慮する。

【００２８】それから、ステップＳ４へ戻って、新たに
構築したツリー上の分岐点でｔrf値が許容値を超えてい
ないか判定して超えている場合には、再度ｔrf許容点に
バッファアンプを挿入するとともに、それよりも上位の
ツリー情報を破棄し、ツリーを再構築する。これを繰り
返すことにより最終的なツリー状配線レイアウトを決定
する。なお、上記各ｔrf許容点に置くバッファアンプは
すべて同一構成で、同一駆動力を有するものとする。

【００２９】上記のようにして中間バッファアンプを挿
入したツリーは、クロック供給源のルートバッファから
末端回路までのディレイが一致しているのみならず、最
終的にクロックを受ける各末端回路でのｔrf値が同一と
なり、プロセスのばらつきにより末端回路の論理しきい
値が所望の値（Ｖcc／２）からずれていてもスキューを
ほぼゼロにすることができる。なお、この実施例では、
クロックの立上り時間ｔrと立下り時間ｔfとが同一であ
ることを前提として説明したが、この立上り時間ｔrと
立下り時間ｔfとが同一であるという条件は、例えばＣ
ＭＯＳ−ＬＳＩではバッファアンプを構成するＰ−ＭＯ
ＳＦＥＴとＮ−ＭＯＳＦＥＴの駆動力が同一になるよう
に素子の定数を設定してやることで保証することができ
る。

【００３０】次に、本発明の第２の実施例である配線禁
止領域を含むＬＳＩにおける配線迂回方法について説明
する。なお、本実施例の迂回処理は、上記実施例による
中間バッファの挿入位置を決定する処理の前に行うのが
望ましい。従って、この実施例では、中間バッファの存
在を無視して説明を行う。

【００３１】例えば、図２に示されているサブツリーＴ
１，Ｔ２が、図８に示すように、配線禁止領域ＩＡを挟
んで対向した場合を考える。本来、配線禁止領域ＩＡが
存在しなければ、ゼロスキューマージ法によるマージ点
Ｍは、図７中において、頂点Ｎ１とＮ２とを結ぶ最短経
路（マンハッタン距離によるものとする）の内分点を結
ぶ実線Ｍ−Ｍ’上に選択される。しかるに、図７の例で
は、実線Ｍ−Ｍは配線禁止領域ＩＡ内に完全に入ってし
まっているので、迂回処理が必要である。

【００３２】本実施例では、まず図９に示すように、頂
点Ｎ１，Ｎ２および配線禁止領域ＩＡを完全に包含する
最小の矩形領域（破線ＭＲ）を求める。次に、頂点Ｎ
１，Ｎ２から最も近い最小矩形の頂点Ｎ１’,Ｎ２’と
を結ぶ最短の線分Ｎ１−Ｎ１’，Ｎ２−Ｎ２’上に配線
を決定する。次に、この線分Ｎ１−Ｎ１’，Ｎ２−Ｎ
２’のディレイ分を上記サブツリーＴ１，Ｔ２のディレ
イｔ１，ｔ２にそれぞれ加えた値をディレイ値として持
つ仮想サブツリーＴ１’，Ｔ２’を考え、この仮想サブ
ツリーＴ１’，Ｔ２’の頂点を上記最小矩形の頂点Ｎ
１’，Ｎ２’に置き、ゼロスキューマージ法によりそれ
らのツリーのマージ点を求める。そして、そのうち最小
矩形ＭＲの辺上に位置する点Ｍ’またはＭ”をマージ点
と決定する。

【００３３】サブツリーＴ１’，Ｔ２’間に配線禁止領
域ＩＡが存在しなければ、マージ点Ｍは、図９中におい
て、実線Ｍ’−Ｍ”上のどこでもよいことになるが、配
線禁止領域ＩＡを迂回するような最短の配線をレイアウ
トする場合には、マージ点を点Ｍ’またはＭ”に置き、
Ｎ１’とＭ’またはＭ”間およびＮ２’とＭ’または
Ｍ”間を結ぶ線分上に、サブツリーＴ１’，Ｔ２’とマ
ージ点とを結ぶ配線を置くように決定する。以上の手順
によって配線禁止領域ＩＡを迂回した最短の配線経路が
得られる。

【００３４】次に、本発明の第３の実施例を図１０およ
び図１１を用いて説明する。本実施例は、スタンダード
セル方式の論理ＬＳＩに本発明を適用する場合の実施例
である。そこで、本実施例の対象となった論理ＬＳＩに
ついて簡単に説明する。

【００３５】図１０および図１１において、１０はシリ
コンのような半導体チップ、１１はメモリ部、１２は演
算部、１３はレジスタ部、１４はランダムロジック部、
１５はチップの周縁に沿って多数配置された入出力バッ
ファ回路群、１６は外部から供給される発振信号（もし
くは基準クロックＣＬＫ）を波形整形して内部の末端回
路に供給するためのクロック形成回路、２０はこのクロ
ック形成回路１６から上記各内部回路１１，１２，１
３，１４にクロックを供給するツリー状クロック配線で
ある。なお、上記クロックジェネレータ１６内に前述の
ルートバッファが設けられる。

【００３６】上記回路のうち、メモリ部１１と演算部１
２、レジスタ部１３はマクロセルとして予め設計されて
いたものであり、これらのマクロセルにあっては予めク
ロック配線を含んで配線レイアウトが設計されているの
で、本実施例においては各セルの入り口に設けられたク
ロック入力端子までクロックを分配供給する配線を設計
してやれば良い。また、上記各マクロセルは本発明によ
りクロック配線のレイアウトを設計する際の配線禁止領
域となるものである。そこで、本実施例では、上述した
第２の実施例による迂回方法を適用して配線レイアウト
を設計した。図９から、上記マクロセル１１，１２，１
３の上にクロック配線２０が配設されていない様子が分
かる。

【００３７】一方、ランダムロジック部１４に関して
は、ランダムロジックを構成する末端回路としてのラッ
チ回路等までクロックを供給する配線を設計してやる必
要がある。しかるに、ランダムロジック部に関しては、
クロックを必要とする末端回路が半導体チップ上におい
て他の部位よりも局所的に多く存在するため、クロック
を末端回路に供給するまでに非常に分岐が多くなる。そ
のため、第１の実施例を末端の回路から適用するとクロ
ック配線のレイアウト設計の負担が非常に重くなる。そ
こで、この実施例では、図１１に示すように、ランダム
ロジック部１４上の配線を例えば格子状に形成してなる
網かけ方式を末端のクロック配線に適用し、網状配線２
１の適当な位置にそれぞれクロックバッファを配置し
て、上記クロックジェネレータ１６からそれらのバッフ
ァに対してクロックを供給する配線２０のレイアウトを
決定するのに、前述した第１の実施例を適用するように
した。この場合、網状クロック配線を駆動するバッファ
アンプを他の部位に設けられたクロックを必要とする末
端回路と対等な末端回路とみなしてゼロスキューマージ
法を適用すると良い（図１２参照）。

【００３８】図１０において、符号Ｘで示されている部
分は、ディレイを合わせるため余分な長さになったクロ
ック配線２０が折り返して冗長に形成されている部分で
ある。また、図１０において、ドットＢで示されている
のが、中間バッファアンプが配置されている位置であ
る。図１０においては、ドットＢで示されるバッファが
クロック配線２０の分岐点でなく途中に設けられている
様子が分かる。

【００３９】ＬＳＩ内においてランダムロジック部のよ
うに局所的にクロックを必要とする末端回路が集中する
部位に網かけ方式のクロック配線を採用すると、それが
比較的均一に分布する場合にはクロックスキューは小さ
くすることができ、これによって末端のクロック配線の
設計負担を大幅に減らすことができる。

【００４０】ただし、ランダムロジック部においてもこ
れをミクロ的に観察すると、クロックを必要とする末端
回路の配置に偏りが生じることがある。末端回路の配置
にこのような偏りがある場合、網状のクロック配線に対
して均等にクロックを供給したのでは末端回路でｔｒｆ
値がばらついてスキューが発生するおそれがある。そこ
で、本実施例では、クロックを必要とする末端回路の分
布に応じて、すなわちクロックを必要とする末端回路が
集中する部分にはまばらな部分に比べて多くのクロック
バッファを配置して、それらのバッファに対してクロッ
クを供給する配線の設計に第２実施例を適用するように
した。

【００４１】なお、上記実施例はＣＡＤによる自動配線
設計に適用することができる。

【００４２】以上説明したように上記実施例は、ゼロス
キューマージ法によりチップ全体のツリー状のクロック
配線レイアウトを一旦設計した後、末端回路でクロック
の立上り立下り時間が許容値を超えている場合には立上
り立下り時間が許容値以下になるｔrf許容点をツリー上
で求め、そこをバッファアンプ挿入位置とし、次に、ｔ
rf許容点よりも上位の配線レイアウト情報を破棄し、ｔ
rf許容点より下位のツリーのディレイを考慮してゼロス
キューマージ法により再度ツリー状配線レイアウトを設
計した後、上記バッファ挿入点でクロックの立上り立下
り時間が許容値を超えていないか調べて超えている場合
にはｔrf許容点を見つけてそこをバッファアンプ挿入位
置とし、上記手順を繰り返すことにより最終的なクロッ
ク配線レイアウトを決定するようにしたので、末端回路
での立上り立下り時間が揃いしかもスキューの小さなク
ロック配線レイアウトを得ることができるという効果が
ある。

【００４３】また、ゼロスキューマージ法によりツリー
状のクロック配線レイアウトを設計する際に、マージ点
を求めようとする２つのサブツリーの頂点としての分岐
点が互いに配線禁止領域を挟んで位置する場合、２つの
分岐点および配線禁止領域を包含する最小の矩形領域を
求め、次に、上記各分岐点とそれらに最も近い最小矩形
の頂点とを結ぶ冗長配線を決定した後、この冗長配線の
持つディレイ分を着目する２つのサブツリーの各ディレ
イにそれぞれ加えた値をディレイ値として持つサブツリ
ーを仮想し、この仮想サブツリーの頂点を上記最小矩形
の頂点に置いて、ゼロスキューマージ法によりマージ点
を求めて、そのうち上記最小矩形の辺上に位置する点を
マージ点と決定するようにしたので、クロック配線を設
計しようとするＬＳＩチップ上に配線禁止領域が存在す
る場合にも、これを迂回した最短の配線経路が得られる
という効果がある。

【００４４】さらに、クロックを必要とする末端回路が
半導体チップ上において他の部位よりも局所的に多く存
在するロジック部を有する半導体集積回路の設計におい
て、上記ロジック部には上記各末端回路のクロック入力
端子に接続された網状のクロック配線を設け、該網状ク
ロック配線を駆動するバッファアンプを他の部位に設け
られたクロックを必要とする末端回路と対等な末端回路
とみなして上記の方法を適用してチップ全体のクロック
配線を設計するようにしたので、クロック配線の設計負
担を増大させることなく、クロックスキューを低減させ
ることができるという効果がある。

【００４５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタン
ダードセル方式の論理ＬＳＩにおけるクロック配線のレ
イアウト設計に適用した場合について説明したが、本発
明はクロック配線を必要とする半導体集積回路の配線設
計一般に利用することができる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４８】すなわち、末端での立上り立下り時間が揃
いしかもスキューの小さなクロック配線レイアウトを得
ることができる。

【００４９】また、マクロセルが配置されるスタンダー
ドセル方式のＬＳＩのように配線禁止領域を有する半導
体集積回路の設計において、クロックスキューを生じる
ことなくマクロセルを迂回するクロック配線を容易に設
計することができる。

【図面の簡単な説明】

【図１】従来のＨツリー法によるクロック配線のレイア
ウトの一例を示す平面説明図、

【図２】ゼロスキューマージ法によるマージ点の決定の
仕方を説明する説明図、

【図３】論理しきい値のばらつきに伴うスキューを示す
波形図、

【図４】本発明に係るクロック配線の設計方法の第１段
階を示す説明図、

【図５】本発明に係るクロック配線の設計方法の第２段
階を示す説明図、

【図６】本発明に係るクロック配線の設計方法の第３段
階を示す説明図、

【図７】本発明に係るクロック配線の設計方法の全体の
手順を示すフローチャート、

【図８】本発明による配線迂回処理を必要とする例を示
す説明図、

【図９】本発明による配線迂回方法を示す説明図、

【図１０】本発明に係るクロック配線の設計方法をスタ
ンダードセル方式のＬＳＩに適用した場合の配線レイア
ウトの一例を示す説明図、

【図１１】図１０のクロック配線レイアウトのさらに詳
細な配線レイアウトを示す説明図、

【図１２】ランダムロジック部に網状クロック配線を用
いた場合のランダムロジック部でのゼロスキューマージ
法によるマージ点の決定の仕方を説明する説明図であ
る。

【符号の説明】

１ クロック入力端子 ２ 末端回路（ラッチ回路） ３ ルートバッファ ４ クロック配線 Ｍ マージ点 Ｔ１，Ｔ２ サブツリー ｔ１，ｔ２ ディレイ ＶLT 論理しきい値 ｔsk スキュー Ｅ 等ｔrf線 １０ 半導体チップ １１ メモリ部 １２ 演算部 １３ レジスタ部 １４ ランダムロジック部 １５ 入出力バッファ回路群 １６ クロック形成回路 ２０ ツリー状クロック配線 ２１ 網状クロック配線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ゼロスキューマージ法によりチップ全体
   のツリー状のクロック配線レイアウトを設計した後、末
   端回路でクロックの立上り立下り時間が許容値を超えて
   いるか調べ、超えている場合には立上り立下り時間が許
   容値以下になるｔrf許容点をツリー上で求め、その点を
   バッファアンプ挿入位置とし、次に、ｔrf許容点よりも
   上位の配線レイアウト情報を破棄し、ｔrf許容点より下
   位のツリーのディレイを考慮してゼロスキューマージ法
   により再度ツリー状配線レイアウトを設計した後、上記
   バッファ挿入点でクロックの立上り立下り時間が許容値
   を超えていないか調べて超えている場合にはｔrf許容点
   を見つけてその点をバッファアンプ挿入位置とし、上記
   手順を繰り返すことにより最終的なクロック配線レイア
   ウトを決定するようにしたことを特徴とする半導体集積
   回路におけるクロック配線の設計方法。
2. 【請求項２】 ゼロスキューマージ法によりツリー状の
   クロック配線レイアウトを設計する際に、ディレイの差
   を相殺可能なマージ点を求めようとする２つのサブツリ
   ーの頂点としての分岐点が互いに配線禁止領域を挟んで
   位置する場合、上記２つの分岐点および配線禁止領域を
   包含する最小の矩形領域を求め、次に、上記各分岐点と
   それらに最も近い最小矩形の頂点とを結ぶ冗長配線を決
   定した後、この冗長配線の持つディレイ分を着目する２
   つのサブツリーの各ディレイにそれぞれ加えた値をディ
   レイ値として持つサブツリーを仮想し、この仮想サブツ
   リーの頂点を上記最小矩形の頂点に置いて、ゼロスキュ
   ーマージ法によりマージ点を求めて、そのうち上記最小
   矩形の辺上に位置する点をマージ点と決定するようにし
   たことを特徴とする請求項１に記載のクロック配線の設
   計方法。
3. 【請求項３】 クロックを必要とする末端回路が半導体
   チップ上において他の部位よりも局所的に多く存在する
   ロジック部を有する半導体集積回路の設計において、上
   記ロジック部には上記各末端回路のクロック入力端子に
   接続された網状のクロック配線を設け、該網状クロック
   配線を駆動するバッファアンプを他の部位に設けられた
   クロックを必要とする末端回路と対等な末端回路とみな
   して請求項１または２に記載の方法を適用してチップ全
   体のクロック配線を設計するようにしたことを特徴とす
   るクロック配線の設計方法。
4. 【請求項４】 上記配線禁止領域がスタンダードセル方
   式の論理ＬＳＩにおけるマクロセルであることを特徴と
   する請求項２に記載のクロック配線の設計方法。