JPH08129882A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08129882A JPH08129882A JP6267654A JP26765494A JPH08129882A JP H08129882 A JPH08129882 A JP H08129882A JP 6267654 A JP6267654 A JP 6267654A JP 26765494 A JP26765494 A JP 26765494A JP H08129882 A JPH08129882 A JP H08129882A
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- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 記憶容量が大きく、かつＳＲＡＭと同等の速
度で連続的なバースト動作が可能な半導体記憶装置を提
供することである。 【構成】 ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／
ＢＬ４ｍに対応して４ｍ個の入出力レジスタ１８１〜１
８４ｍを設ける。バースト読出動作ではメモリセルＳＭ
Ｃから読出されたデータを入出力レジスタ１８１〜１８
４ｍでラッチする。このとき、リフレッシュカウンタ３
８から行デコーダ１２へリフレッシュアドレス信号ｒｅ
ｆＡｄｄを行デコーダ１２へ供給し、これにより１つの
ワード線に接続されたすべてのメモリセルＳＭＣをリフ
レッシュする。そして、入出力レジスタにラッチされた
データは入出力バス２０１〜２０４を介してｍビットず
つ出力されるようにした。
度で連続的なバースト動作が可能な半導体記憶装置を提
供することである。 【構成】 ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／
ＢＬ４ｍに対応して４ｍ個の入出力レジスタ１８１〜１
８４ｍを設ける。バースト読出動作ではメモリセルＳＭ
Ｃから読出されたデータを入出力レジスタ１８１〜１８
４ｍでラッチする。このとき、リフレッシュカウンタ３
８から行デコーダ１２へリフレッシュアドレス信号ｒｅ
ｆＡｄｄを行デコーダ１２へ供給し、これにより１つの
ワード線に接続されたすべてのメモリセルＳＭＣをリフ
レッシュする。そして、入出力レジスタにラッチされた
データは入出力バス２０１〜２０４を介してｍビットず
つ出力されるようにした。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、１つの外部アドレス信号に応答し
て複数のデータを連続的に読出しまたは書込むバースト
動作が可能な半導体記憶装置に関する。
し、さらに詳しくは、１つの外部アドレス信号に応答し
て複数のデータを連続的に読出しまたは書込むバースト
動作が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】一般にメモリは、ＲＡＭ（ランダムアク
セスメモリ）とＲＯＭ（リードオンリメモリ）とに大別
される。ＲＡＭはさらに、ＤＲＡＭ（ダイナミックＲＡ
Ｍ）とＳＲＡＭ（スタティックＲＡＭ）とに大別され
る。ＤＲＡＭは、キャパシタに蓄えられる電荷の有無に
よって情報を記憶する。ＳＲＡＭは、フリップフロップ
回路によって情報を記憶する。
セスメモリ）とＲＯＭ（リードオンリメモリ）とに大別
される。ＲＡＭはさらに、ＤＲＡＭ（ダイナミックＲＡ
Ｍ）とＳＲＡＭ（スタティックＲＡＭ）とに大別され
る。ＤＲＡＭは、キャパシタに蓄えられる電荷の有無に
よって情報を記憶する。ＳＲＡＭは、フリップフロップ
回路によって情報を記憶する。
【０００３】まず、ＤＲＡＭについて概略説明する。４
Ｋビット世代以降のＤＲＡＭでは、１つのＮチャネルＭ
ＯＳトランジスタと１つのキャパシタとを用いたメモリ
セルが主流となっている。また、このようなメモリセル
は、現在の１Ｍビット、４Ｍビットおよび１６Ｍビット
のＤＲＡＭにも採用されている。
Ｋビット世代以降のＤＲＡＭでは、１つのＮチャネルＭ
ＯＳトランジスタと１つのキャパシタとを用いたメモリ
セルが主流となっている。また、このようなメモリセル
は、現在の１Ｍビット、４Ｍビットおよび１６Ｍビット
のＤＲＡＭにも採用されている。
【０００４】図２２は、ＤＲＡＭのメモリセルを示す回
路図である。図２３（ａ）はＤＲＡＭのトレンチ型メモ
リセルの構造を示す平面図であり、図２３（ｂ）は図２
３（ａ）中のＢ−Ｂ線に沿った断面図である。図２２お
よび図２３は、「ＣＭＯＳ超ＬＳＩの設計」，１９８９
年４月２５日初版発行，培風館の第１５８頁および第１
６０頁に示されている。
路図である。図２３（ａ）はＤＲＡＭのトレンチ型メモ
リセルの構造を示す平面図であり、図２３（ｂ）は図２
３（ａ）中のＢ−Ｂ線に沿った断面図である。図２２お
よび図２３は、「ＣＭＯＳ超ＬＳＩの設計」，１９８９
年４月２５日初版発行，培風館の第１５８頁および第１
６０頁に示されている。
【０００５】図２２および図２３（ａ），（ｂ）に示す
ように、ＤＲＡＭ用のダイナミックメモリセルＤＭＣ
は、１つのアクセストランジスタＴ１と１つのセルキャ
パシタＣｓとを備える。書込動作では、ワード線ＷＬの
電位がＨ（論理ハイ）レベルになり、アクセストランジ
スタＴ１が導通状態となる。これにより、ビット線ＢＬ
の電位がアクセストランジスタＴ１を介してセルキャパ
シタＣｓの一方電極、つまりメモリノードＭ１に伝達さ
れる。ビット線ＢＬの電位がＨレベルの場合はメモリノ
ードＭ１の電位もＨレベルとなり、ビット線ＢＬの電位
がＬ（論理ロー）レベルの場合はメモリノードＭ１の電
位もＬレベルとなる。そして、ワード線ＷＬの電位がＬ
レベルになると、アクセストランジスタＴ１が非導通状
態となる。これにより、セルキャパシタＣｓに電荷が蓄
積される。なお、セルキャパシタＣｓの他方電極には一
定のセルプレート電位Ｖｃｐが与えられる。
ように、ＤＲＡＭ用のダイナミックメモリセルＤＭＣ
は、１つのアクセストランジスタＴ１と１つのセルキャ
パシタＣｓとを備える。書込動作では、ワード線ＷＬの
電位がＨ（論理ハイ）レベルになり、アクセストランジ
スタＴ１が導通状態となる。これにより、ビット線ＢＬ
の電位がアクセストランジスタＴ１を介してセルキャパ
シタＣｓの一方電極、つまりメモリノードＭ１に伝達さ
れる。ビット線ＢＬの電位がＨレベルの場合はメモリノ
ードＭ１の電位もＨレベルとなり、ビット線ＢＬの電位
がＬ（論理ロー）レベルの場合はメモリノードＭ１の電
位もＬレベルとなる。そして、ワード線ＷＬの電位がＬ
レベルになると、アクセストランジスタＴ１が非導通状
態となる。これにより、セルキャパシタＣｓに電荷が蓄
積される。なお、セルキャパシタＣｓの他方電極には一
定のセルプレート電位Ｖｃｐが与えられる。
【０００６】読出動作では、まずビット線ＢＬが一定電
位にプリチャージされ、続いてワード線ＷＬの電位がＨ
レベルとなる。これにより、アクセストランジスタＴ１
が導通状態となり、メモリノードＭ１の電荷がアクセス
トランジスタＴ１を介してビット線ＢＬに読出される。
これによりビット線ＢＬの電位が一定電位から変化し、
それにより生じた電位差がセンスアンプ（図示せず）に
よって増幅される。
位にプリチャージされ、続いてワード線ＷＬの電位がＨ
レベルとなる。これにより、アクセストランジスタＴ１
が導通状態となり、メモリノードＭ１の電荷がアクセス
トランジスタＴ１を介してビット線ＢＬに読出される。
これによりビット線ＢＬの電位が一定電位から変化し、
それにより生じた電位差がセンスアンプ（図示せず）に
よって増幅される。
【０００７】次に、ＳＲＡＭについて概略説明する。Ｓ
ＲＡＭ用のスタティックメモリセルは、フリップフロッ
プ回路などの双安定回路から構成される。スタティック
メモリセルは、負荷素子の種類によって幾つかに大別さ
れる。たとえば、負荷素子としてＮチャネルＭＯＳトラ
ンジスタを用いたものは、ＮＭＯＳ負荷型セルと呼ばれ
る。また、負荷素子としてＰチャネルＭＯＳトランジス
タを用いたものは、ＣＭＯＳ型セルと呼ばれる。また、
負荷素子として高抵抗を用いたものは、高抵抗負荷型セ
ルと呼ばれる。さらに、負荷素子としてＰチャネルＭＯ
Ｓ薄膜トランジスタを用いたものは、ＴＦＴ型セルと呼
ばれる。現在、主流として用いられているのは高抵抗負
荷型セルである。
ＲＡＭ用のスタティックメモリセルは、フリップフロッ
プ回路などの双安定回路から構成される。スタティック
メモリセルは、負荷素子の種類によって幾つかに大別さ
れる。たとえば、負荷素子としてＮチャネルＭＯＳトラ
ンジスタを用いたものは、ＮＭＯＳ負荷型セルと呼ばれ
る。また、負荷素子としてＰチャネルＭＯＳトランジス
タを用いたものは、ＣＭＯＳ型セルと呼ばれる。また、
負荷素子として高抵抗を用いたものは、高抵抗負荷型セ
ルと呼ばれる。さらに、負荷素子としてＰチャネルＭＯ
Ｓ薄膜トランジスタを用いたものは、ＴＦＴ型セルと呼
ばれる。現在、主流として用いられているのは高抵抗負
荷型セルである。
【０００８】図２４は、スタティックメモリセルを示す
回路図である。図２５は、スタティックメモリセルの構
造を示す平面図である。図２４および図２５は、上記
「ＣＭＯＳ超ＬＳＩの設計」の第１６４頁に示されてい
る。
回路図である。図２５は、スタティックメモリセルの構
造を示す平面図である。図２４および図２５は、上記
「ＣＭＯＳ超ＬＳＩの設計」の第１６４頁に示されてい
る。
【０００９】図２４および図２５に示すように、スタテ
ィックメモリセルＳＭＣは、２つのアクセストランジス
タＴ２，Ｔ３と、メモリノードＭ２，Ｍ３を電源電位Ｖ
ｃｃにプルアップする高抵抗Ｒ１，Ｒ２と、クロスカッ
プルされた２つのドライバトランジスタＴ４，Ｔ５とを
備える。
ィックメモリセルＳＭＣは、２つのアクセストランジス
タＴ２，Ｔ３と、メモリノードＭ２，Ｍ３を電源電位Ｖ
ｃｃにプルアップする高抵抗Ｒ１，Ｒ２と、クロスカッ
プルされた２つのドライバトランジスタＴ４，Ｔ５とを
備える。
【００１０】書込動作では、ワード線ＷＬの電位がＨレ
ベルとなり、アクセストランジスタＴ２，Ｔ３が導通状
態となる。それにより、ビット線ＢＬの電位はアクセス
トランジスタＴ２を介してメモリノードＭ２へ与えら
れ、ビット線／ＢＬの電位はアクセストランジスタＴ３
を介してメモリノードＭ３へ与えられる。たとえば、ビ
ット線ＢＬがＨレベルでかつビット線／ＢＬがＬレベル
の場合は、メモリノードＭ２の電位はＨレベルとなり、
メモリノードＭ３の電位はＬレベルとなる。続いて、ワ
ード線ＷＬの電位がＬレベルとなると、アクセストラン
ジスタＴ２およびＴ３はともに非導通状態となる。高抵
抗Ｒ１，Ｒ２とドライバトランジスタＴ４，Ｔ５は双安
定回路（フリップフロップ）を構成するため、メモリノ
ードＭ２，Ｍ３はその与えられた電位を保持する。
ベルとなり、アクセストランジスタＴ２，Ｔ３が導通状
態となる。それにより、ビット線ＢＬの電位はアクセス
トランジスタＴ２を介してメモリノードＭ２へ与えら
れ、ビット線／ＢＬの電位はアクセストランジスタＴ３
を介してメモリノードＭ３へ与えられる。たとえば、ビ
ット線ＢＬがＨレベルでかつビット線／ＢＬがＬレベル
の場合は、メモリノードＭ２の電位はＨレベルとなり、
メモリノードＭ３の電位はＬレベルとなる。続いて、ワ
ード線ＷＬの電位がＬレベルとなると、アクセストラン
ジスタＴ２およびＴ３はともに非導通状態となる。高抵
抗Ｒ１，Ｒ２とドライバトランジスタＴ４，Ｔ５は双安
定回路（フリップフロップ）を構成するため、メモリノ
ードＭ２，Ｍ３はその与えられた電位を保持する。
【００１１】読出動作では、ワード線ＷＬの電位がＨレ
ベルとなり、アクセストランジスタＴ２およびＴ３がと
もに導通状態となる。これにより、メモリノードＭ２お
よびＭ３の電位がビット線ＢＬおよび／ＢＬにそれぞれ
伝達され、その伝達された電位がセンスアンプ（図示せ
ず）によって増幅される。
ベルとなり、アクセストランジスタＴ２およびＴ３がと
もに導通状態となる。これにより、メモリノードＭ２お
よびＭ３の電位がビット線ＢＬおよび／ＢＬにそれぞれ
伝達され、その伝達された電位がセンスアンプ（図示せ
ず）によって増幅される。
【００１２】図２６は、バースト動作が可能な従来のＳ
ＲＡＭの一例を示すブロック図である。図２６を参照し
て、このＳＲＡＭは、メモリセルアレイ１０と、行デコ
ーダ１２と、ビット線プリチャージ回路１４と、センス
アンプおよび書込ドライバ列４２とを備える。メモリセ
ルアレイ１０は、ワード線ＷＬ１〜ＷＬｘと、それらワ
ード線に交差するビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｍ，／ＢＬｍと、ワード線およびビット線対の交点に対
応して設けられた複数のスタティックメモリセルＳＭＣ
とを備える。行デコーダ１２は、供給されたｎビットの
内部アドレス信号ｉｎｔＡｄｄをデコードしてワード線
ＷＬ１〜ＷＬｘのうち１つを選択する。ビット線プリチ
ャージ回路１４は、すべてのビット線対ＢＬ１，／ＢＬ
１〜ＢＬｍ，／ＢＬｍをプリチャージする。センスアン
プおよび書込ドライバ列４２は、ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられたｍ個の
センスアンプおよび書込ドライバ４２１〜４２ｍを備え
る。
ＲＡＭの一例を示すブロック図である。図２６を参照し
て、このＳＲＡＭは、メモリセルアレイ１０と、行デコ
ーダ１２と、ビット線プリチャージ回路１４と、センス
アンプおよび書込ドライバ列４２とを備える。メモリセ
ルアレイ１０は、ワード線ＷＬ１〜ＷＬｘと、それらワ
ード線に交差するビット線対ＢＬ１，／ＢＬ１〜ＢＬ
ｍ，／ＢＬｍと、ワード線およびビット線対の交点に対
応して設けられた複数のスタティックメモリセルＳＭＣ
とを備える。行デコーダ１２は、供給されたｎビットの
内部アドレス信号ｉｎｔＡｄｄをデコードしてワード線
ＷＬ１〜ＷＬｘのうち１つを選択する。ビット線プリチ
ャージ回路１４は、すべてのビット線対ＢＬ１，／ＢＬ
１〜ＢＬｍ，／ＢＬｍをプリチャージする。センスアン
プおよび書込ドライバ列４２は、ビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられたｍ個の
センスアンプおよび書込ドライバ４２１〜４２ｍを備え
る。
【００１３】このＳＲＡＭはさらに、アドレスレジスタ
２２と、バーストカウンタ３２と、書込制御レジスタ２
４と、読出／書込制御回路３４とを備える。アドレスレ
ジスタ２２は、ＡＮＤゲート２６を介して供給されるア
ドレスストローブ信号ＡＤＳに応答してｎビットの外部
アドレス信号を内部に取込む。バーストカウンタ３２
は、アドレスレジスタ２２からのｎビットの外部アドレ
ス信号ｅｘｔＡｄｄのうちｋビットのアドレス信号を格
納する。その格納されたアドレス信号はＡＮＤゲート２
８を介して与えられるアドバンス信号ＡＤＶに応答して
インクリメントされる。書込制御レジスタ２４は、クロ
ック信号ＣＬＯＣＫに応答して書込イネーブル信号／Ｗ
Ｅを内部に格納する。読出／書込制御回路３４は、書込
制御レジスタ２４の書込イネーブル信号／ＷＥに応答し
てビット線プリチャージ回路１４およびセンスアンプお
よび書込ドライバ４２を制御する。
２２と、バーストカウンタ３２と、書込制御レジスタ２
４と、読出／書込制御回路３４とを備える。アドレスレ
ジスタ２２は、ＡＮＤゲート２６を介して供給されるア
ドレスストローブ信号ＡＤＳに応答してｎビットの外部
アドレス信号を内部に取込む。バーストカウンタ３２
は、アドレスレジスタ２２からのｎビットの外部アドレ
ス信号ｅｘｔＡｄｄのうちｋビットのアドレス信号を格
納する。その格納されたアドレス信号はＡＮＤゲート２
８を介して与えられるアドバンス信号ＡＤＶに応答して
インクリメントされる。書込制御レジスタ２４は、クロ
ック信号ＣＬＯＣＫに応答して書込イネーブル信号／Ｗ
Ｅを内部に格納する。読出／書込制御回路３４は、書込
制御レジスタ２４の書込イネーブル信号／ＷＥに応答し
てビット線プリチャージ回路１４およびセンスアンプお
よび書込ドライバ４２を制御する。
【００１４】図２７は、図２６に示されたＳＲＡＭのバ
ースト読出動作を示すタイミングチャートである。図２
７（ｃ）のアドレスストローブ信号ＡＤＳに応答して、
図２７（ｂ）に示されるように外部アドバイス信号Ａｉ
がアドレスレジスタ２２に取込まれる。外部アドレス信
号Ａｉのうちｋビットがバーストカウンタ３２に格納さ
れる。バーストカウンタ３２は図２７（ｄ）のアドバン
ス信号ＡＤＶに応答してそのｋビットのアドレス信号を
インクリメントする。インクリメントされたｋビットの
アドレス信号は、アドレスレジスタ２２の（ｎ−ｋ）ビ
ットのアドレス信号とともに、ｎビットの内部アドレス
信号ｉｎｔＡｄｄとして行デコーダ１２に与えられる。
したがって、図２７（ｅ）に示されるように内部アドレ
ス信号ｉｎｔＡｄｄは連続的に変化する。行デコーダ１
２はこれら４つの連続する内部アドレス信号ｉｎｔＡｄ
ｄに応答して４つのワード線を順次選択する。
ースト読出動作を示すタイミングチャートである。図２
７（ｃ）のアドレスストローブ信号ＡＤＳに応答して、
図２７（ｂ）に示されるように外部アドバイス信号Ａｉ
がアドレスレジスタ２２に取込まれる。外部アドレス信
号Ａｉのうちｋビットがバーストカウンタ３２に格納さ
れる。バーストカウンタ３２は図２７（ｄ）のアドバン
ス信号ＡＤＶに応答してそのｋビットのアドレス信号を
インクリメントする。インクリメントされたｋビットの
アドレス信号は、アドレスレジスタ２２の（ｎ−ｋ）ビ
ットのアドレス信号とともに、ｎビットの内部アドレス
信号ｉｎｔＡｄｄとして行デコーダ１２に与えられる。
したがって、図２７（ｅ）に示されるように内部アドレ
ス信号ｉｎｔＡｄｄは連続的に変化する。行デコーダ１
２はこれら４つの連続する内部アドレス信号ｉｎｔＡｄ
ｄに応答して４つのワード線を順次選択する。
【００１５】ここでは図２７（ｆ）に示されるように書
込イネーブル信号／ＷＥがＨレベルにあるので、すべて
のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに読
出されたデータはセンスアンプ４２１〜４２ｍによって
それぞれ増幅される。そして、図２７（ｇ）に示される
ようにｍビットのデータＤｏｕｔ１〜Ｄｏｕｔｍが読出
バス１を介して並列的に読出される。
込イネーブル信号／ＷＥがＨレベルにあるので、すべて
のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに読
出されたデータはセンスアンプ４２１〜４２ｍによって
それぞれ増幅される。そして、図２７（ｇ）に示される
ようにｍビットのデータＤｏｕｔ１〜Ｄｏｕｔｍが読出
バス１を介して並列的に読出される。
【００１６】図２８は、図２６に示されたＳＲＡＭのバ
ースト書込動作を示すタイミングチャートである。図２
８（ｃ）のアドレスストローブ信号ＡＤＳに応答して外
部アドレス信号Ａｉが取込まれる。続いて図２８（ｄ）
のアドバンス信号ＡＤＶに応答してその外部アドレス信
号Ａｉがインクリメントされる。したがって、図２８
（ｅ）に示されるように内部アドレス信号ｉｎｔＡｄｄ
が連続的に変化する。
ースト書込動作を示すタイミングチャートである。図２
８（ｃ）のアドレスストローブ信号ＡＤＳに応答して外
部アドレス信号Ａｉが取込まれる。続いて図２８（ｄ）
のアドバンス信号ＡＤＶに応答してその外部アドレス信
号Ａｉがインクリメントされる。したがって、図２８
（ｅ）に示されるように内部アドレス信号ｉｎｔＡｄｄ
が連続的に変化する。
【００１７】一方、図２８（ｆ）の書込イネーブル信号
／ＷＥに応答して、図２８（ｇ）に示されるようにｍビ
ットのデータＤｉｎ１〜Ｄｉｎｍが書込データレジスタ
３および書込バス２を介して書込ドライバ列４２に格納
される。これらｍビットのデータＤｉｎ１〜Ｄｉｎｍ
は、選択された１つのワード線に接続されたｍ個のスタ
ティックメモリセルＳＭＣに同時に書込まれる。たとえ
ば最初のｍビットのデータＤｉは、内部アドレス信号Ａ
ｉに対応する１つのワード線に接続されたｍ個のスタテ
ィックメモリセルＳＭＣに書込まれる。
／ＷＥに応答して、図２８（ｇ）に示されるようにｍビ
ットのデータＤｉｎ１〜Ｄｉｎｍが書込データレジスタ
３および書込バス２を介して書込ドライバ列４２に格納
される。これらｍビットのデータＤｉｎ１〜Ｄｉｎｍ
は、選択された１つのワード線に接続されたｍ個のスタ
ティックメモリセルＳＭＣに同時に書込まれる。たとえ
ば最初のｍビットのデータＤｉは、内部アドレス信号Ａ
ｉに対応する１つのワード線に接続されたｍ個のスタテ
ィックメモリセルＳＭＣに書込まれる。
【００１８】図２９は、バースト動作が可能な従来のＳ
ＲＡＭの他の例を示すブロック図である。図２９を参照
して、このＳＲＡＭにおけるメモリセルアレイ１０は、
図２６の４倍のビット線対ＢＬ１，／ＢＬ１〜ＢＬ４
ｍ，／ＢＬ４ｍを備える。このＳＲＡＭはさらに、４
ｍ：ｍのマルチプレクサ４と、列デコーダ６０と、ｍ本
の双方向転送バス群５とを備える。マルチプレクサ４
は、４ｍのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／
ＢＬ４ｍのうちｍのビット線対を双方向転送バス群５を
介してセンスアンプおよび書込ドライバ列４２に接続す
る。列デコーダ６０は、バーストカウンタ３２から供給
された２ビットのアドレス信号に応答してマルチプレク
サ４を上記のように制御する。
ＲＡＭの他の例を示すブロック図である。図２９を参照
して、このＳＲＡＭにおけるメモリセルアレイ１０は、
図２６の４倍のビット線対ＢＬ１，／ＢＬ１〜ＢＬ４
ｍ，／ＢＬ４ｍを備える。このＳＲＡＭはさらに、４
ｍ：ｍのマルチプレクサ４と、列デコーダ６０と、ｍ本
の双方向転送バス群５とを備える。マルチプレクサ４
は、４ｍのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／
ＢＬ４ｍのうちｍのビット線対を双方向転送バス群５を
介してセンスアンプおよび書込ドライバ列４２に接続す
る。列デコーダ６０は、バーストカウンタ３２から供給
された２ビットのアドレス信号に応答してマルチプレク
サ４を上記のように制御する。
【００１９】
【発明が解決しようとする課題】上述したように、ダイ
ナミックメモリセルＤＭＣは１つのアクセストランジス
タＴ１および１つのセルキャパシタＣｓから構成される
ため、１つのダイナミックメモリセルＤＭＣの占有面積
は非常に小さい。したがって、記憶容量の大きいＤＲＡ
Ｍを容易に実現することができる。しかしながら、ＤＲ
ＡＭにおいては電荷がキャパシタＣｓによって保持され
ているため、その電荷量は時間の経過とともに減少す
る。したがって、一定時間ごとに電荷をキャパシタＣｓ
に再蓄積するというリフレッシュ動作が必要である。
ナミックメモリセルＤＭＣは１つのアクセストランジス
タＴ１および１つのセルキャパシタＣｓから構成される
ため、１つのダイナミックメモリセルＤＭＣの占有面積
は非常に小さい。したがって、記憶容量の大きいＤＲＡ
Ｍを容易に実現することができる。しかしながら、ＤＲ
ＡＭにおいては電荷がキャパシタＣｓによって保持され
ているため、その電荷量は時間の経過とともに減少す
る。したがって、一定時間ごとに電荷をキャパシタＣｓ
に再蓄積するというリフレッシュ動作が必要である。
【００２０】一方、スタティックメモリセルＳＭＣは双
安定性を有するため、リフレッシュ動作が不要である。
しかしながら、スタティックメモリセルは一般に６つの
素子から構成されるため、１つのメモリセルＳＭＣの占
有面積はダイナミックメモリセルのそれよりも大きい。
したがって、記憶容量の大きいＳＲＡＭを実現すること
は困難である。
安定性を有するため、リフレッシュ動作が不要である。
しかしながら、スタティックメモリセルは一般に６つの
素子から構成されるため、１つのメモリセルＳＭＣの占
有面積はダイナミックメモリセルのそれよりも大きい。
したがって、記憶容量の大きいＳＲＡＭを実現すること
は困難である。
【００２１】したがって、図２６および図２９に示され
たＳＲＡＭはリフレッシュ動作を必要としないが、記憶
容量の大きいものを実現することは困難であった。記憶
容量の大きいものを実現するには、たとえばスタティッ
クメモリセルＳＭＣをダイナミックメモリセルＤＭＣと
置換えるということが考えられる。しかしながら、ダイ
ナミックメモリセルＤＭＣを用いた場合はリフレッシュ
動作が必要となるため、リフレッシュ動作中はバースト
動作を行なうことができず、アクセス効率が低下すると
いう問題が生じる。
たＳＲＡＭはリフレッシュ動作を必要としないが、記憶
容量の大きいものを実現することは困難であった。記憶
容量の大きいものを実現するには、たとえばスタティッ
クメモリセルＳＭＣをダイナミックメモリセルＤＭＣと
置換えるということが考えられる。しかしながら、ダイ
ナミックメモリセルＤＭＣを用いた場合はリフレッシュ
動作が必要となるため、リフレッシュ動作中はバースト
動作を行なうことができず、アクセス効率が低下すると
いう問題が生じる。
【００２２】この発明の目的は、バースト動作中にリフ
レッシュ動作を行なうことができる半導体記憶装置を提
供することである。
レッシュ動作を行なうことができる半導体記憶装置を提
供することである。
【００２３】この発明の他の目的は、記憶容量の大きい
半導体記憶装置を提供することである。
半導体記憶装置を提供することである。
【００２４】この発明のさらに他の目的は、アクセス速
度の速い半導体記憶装置を提供することである。
度の速い半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のメモリセルと、バースト手段と、リフ
レッシュ手段とを備える。バースト手段は、外部から供
給された１つの外部アドレス信号に応答して複数のメモ
リセルのうち少なくとも２つのメモリセルを連続的にア
クセスする。リフレッシュ手段は、バースト手段による
アクセス中に複数のメモリセルのうちいずれかのメモリ
セルをリフレッシュする。
憶装置は、複数のメモリセルと、バースト手段と、リフ
レッシュ手段とを備える。バースト手段は、外部から供
給された１つの外部アドレス信号に応答して複数のメモ
リセルのうち少なくとも２つのメモリセルを連続的にア
クセスする。リフレッシュ手段は、バースト手段による
アクセス中に複数のメモリセルのうちいずれかのメモリ
セルをリフレッシュする。
【００２６】請求項２に係る半導体記憶装置において
は、上記請求項１のバースト手段が読出手段と記憶手段
と出力手段とを備える。読出手段は、１つの外部アドレ
ス信号に応答して少なくとも２つのメモリセルからデー
タを読出す。記憶手段は、読出手段によって読出された
データを記憶する。出力手段は、記憶手段に記憶された
データを順次出力する。さらに上記請求項１のリフレッ
シュ手段は、記憶手段にデータが記憶された後にいずれ
かのメモリセルをリフレッシュする。
は、上記請求項１のバースト手段が読出手段と記憶手段
と出力手段とを備える。読出手段は、１つの外部アドレ
ス信号に応答して少なくとも２つのメモリセルからデー
タを読出す。記憶手段は、読出手段によって読出された
データを記憶する。出力手段は、記憶手段に記憶された
データを順次出力する。さらに上記請求項１のリフレッ
シュ手段は、記憶手段にデータが記憶された後にいずれ
かのメモリセルをリフレッシュする。
【００２７】請求項３に係る半導体記憶装置において
は、上記請求項１のバースト手段が入力手段と記憶手段
と書込手段とを備える。入力手段は、外部から供給され
たデータを順次入力する。記憶手段は、入力手段によっ
て入力されたデータを記憶する。書込手段は、１つの外
部アドレス信号に応答して記憶手段に記憶されたデータ
を少なくとも２つのメモリセルに書込む。さらに上記請
求項１のリフレッシュ手段は、少なくとも２つのメモリ
セルにデータが書込まれる前にいずれかのメモリセルを
リフレッシュする。
は、上記請求項１のバースト手段が入力手段と記憶手段
と書込手段とを備える。入力手段は、外部から供給され
たデータを順次入力する。記憶手段は、入力手段によっ
て入力されたデータを記憶する。書込手段は、１つの外
部アドレス信号に応答して記憶手段に記憶されたデータ
を少なくとも２つのメモリセルに書込む。さらに上記請
求項１のリフレッシュ手段は、少なくとも２つのメモリ
セルにデータが書込まれる前にいずれかのメモリセルを
リフレッシュする。
【００２８】請求項４に係る半導体記憶装置は、メモリ
セルアレイと、デコード手段と、複数の記憶手段と、出
力手段と、リフレッシュアドレス発生手段と、内部アド
レス供給手段とを備える。メモリセルアレイは、複数の
ワード線と、複数のビット線対と、複数のメモリセルと
を含む。複数のビット線対はワード線と交差する。複数
のメモリセルはワード線およびビット線対のいずれかの
交点に対応して設けられる。各メモリセルは、対応する
ワード線および対応するビット線対の少なくともいずれ
か一方のビット線に接続される。デコード手段は、供給
された内部アドレス信号をデコードしてワード線のうち
１つを選択する。複数の記憶手段は、ビット線対に対応
して設けられる。各記憶手段は、対応するビット線対か
ら転送されたデータを記憶する。出力手段は、記憶手段
の各々に記憶されたデータを順次出力する。リフレッシ
ュアドレス発生手段は、所定のリフレッシュアドレス信
号を発生する。内部アドレス供給手段は、外部から供給
された外部アドレス信号をデコード手段に内部アドレス
信号として供給するとともに、ビット線対から記憶手段
にデータが転送されたとき外部アドレス信号の代わりに
リフレッシュアドレス信号を供給する。
セルアレイと、デコード手段と、複数の記憶手段と、出
力手段と、リフレッシュアドレス発生手段と、内部アド
レス供給手段とを備える。メモリセルアレイは、複数の
ワード線と、複数のビット線対と、複数のメモリセルと
を含む。複数のビット線対はワード線と交差する。複数
のメモリセルはワード線およびビット線対のいずれかの
交点に対応して設けられる。各メモリセルは、対応する
ワード線および対応するビット線対の少なくともいずれ
か一方のビット線に接続される。デコード手段は、供給
された内部アドレス信号をデコードしてワード線のうち
１つを選択する。複数の記憶手段は、ビット線対に対応
して設けられる。各記憶手段は、対応するビット線対か
ら転送されたデータを記憶する。出力手段は、記憶手段
の各々に記憶されたデータを順次出力する。リフレッシ
ュアドレス発生手段は、所定のリフレッシュアドレス信
号を発生する。内部アドレス供給手段は、外部から供給
された外部アドレス信号をデコード手段に内部アドレス
信号として供給するとともに、ビット線対から記憶手段
にデータが転送されたとき外部アドレス信号の代わりに
リフレッシュアドレス信号を供給する。
【００２９】請求項５に係る半導体記憶装置において
は、上記請求項４のリフレッシュアドレス発生手段が、
ビット線対から記憶手段にデータが転送されてから再び
ビット線対から記憶手段にその次のデータが転送される
までの間に少なくとも２つのリフレッシュアドレス信号
を順次発生する。
は、上記請求項４のリフレッシュアドレス発生手段が、
ビット線対から記憶手段にデータが転送されてから再び
ビット線対から記憶手段にその次のデータが転送される
までの間に少なくとも２つのリフレッシュアドレス信号
を順次発生する。
【００３０】請求項６に係る半導体記憶装置は、メモリ
セルアレイと、デコード手段と、複数の記憶手段と、入
力手段と、リフレッシュアドレス発生手段と、内部アド
レス供給手段とを備える。メモリセルアレイは、複数の
ワード線と、複数のビット線対と、複数のメモリセルと
を含む。複数のビット線対はワード線と交差する。複数
のメモリセルは、ワード線およびビット線対のいずれか
の交点に対応して設けられる。各メモリセルは、対応す
るワード線および対応するビット線対の少なくともいず
れか一方のビット線に接続される。デコード手段は、供
給された内部アドレス信号をデコードしてワード線のう
ち１つを選択する。複数の記憶手段は、ビット線対に対
応して設けられる。各記憶手段は、対応するビット線対
に転送されるべきデータを記憶する。入力手段は、外部
から供給されたデータを記憶手段の各々に順次入力す
る。リフレッシュアドレス発生手段は、所定のリフレッ
シュアドレス信号を発生する。内部アドレス供給手段
は、外部から供給された外部アドレス信号をデコード手
段に内部アドレス信号として供給するとともに、記憶手
段からビット線対にデータが転送される前は外部アドレ
ス信号の代わりにリフレッシュアドレス信号を供給す
る。
セルアレイと、デコード手段と、複数の記憶手段と、入
力手段と、リフレッシュアドレス発生手段と、内部アド
レス供給手段とを備える。メモリセルアレイは、複数の
ワード線と、複数のビット線対と、複数のメモリセルと
を含む。複数のビット線対はワード線と交差する。複数
のメモリセルは、ワード線およびビット線対のいずれか
の交点に対応して設けられる。各メモリセルは、対応す
るワード線および対応するビット線対の少なくともいず
れか一方のビット線に接続される。デコード手段は、供
給された内部アドレス信号をデコードしてワード線のう
ち１つを選択する。複数の記憶手段は、ビット線対に対
応して設けられる。各記憶手段は、対応するビット線対
に転送されるべきデータを記憶する。入力手段は、外部
から供給されたデータを記憶手段の各々に順次入力す
る。リフレッシュアドレス発生手段は、所定のリフレッ
シュアドレス信号を発生する。内部アドレス供給手段
は、外部から供給された外部アドレス信号をデコード手
段に内部アドレス信号として供給するとともに、記憶手
段からビット線対にデータが転送される前は外部アドレ
ス信号の代わりにリフレッシュアドレス信号を供給す
る。
【００３１】請求項７に係る半導体記憶装置において
は、上記請求項４または請求項６のリフレッシュアドレ
ス発生手段が、デコード手段がワード線の各々を一定期
間ごとに選択するようにリフレッシュアドレス信号を順
次発生する。
は、上記請求項４または請求項６のリフレッシュアドレ
ス発生手段が、デコード手段がワード線の各々を一定期
間ごとに選択するようにリフレッシュアドレス信号を順
次発生する。
【００３２】請求項８に係る半導体記憶装置において
は、上記請求項４または請求項６のメモリセルの各々が
アクセストランジスタとセルキャパシタとを含む。アク
セストランジスタは、対応するビット線対の一方のビッ
ト線とメモリノードとの間に接続され、対応するワード
線の電位に応答して導通状態となる。セルキャパシタ
は、メモリノードと所定の電位が供給される所定電位ノ
ードとの間に接続される。
は、上記請求項４または請求項６のメモリセルの各々が
アクセストランジスタとセルキャパシタとを含む。アク
セストランジスタは、対応するビット線対の一方のビッ
ト線とメモリノードとの間に接続され、対応するワード
線の電位に応答して導通状態となる。セルキャパシタ
は、メモリノードと所定の電位が供給される所定電位ノ
ードとの間に接続される。
【００３３】請求項９に係る半導体記憶装置において
は、上記請求項４または請求項６のメモリセルの各々
が、第１のアクセストランジスタと、第２のアクセスト
ランジスタと、第１のドライバトランジスタと、第２の
ドライバトランジスタとを含む。第１のアクセストラン
ジスタは、対応するビット線対の一方のビット線と第１
のメモリノードとの間に接続され、対応するワード線の
電位に応答して導通状態となる。第２のアクセストラン
ジスタは、対応するビット線対の他方のビット線と第２
のメモリノードとの間に接続され、対応するワード線の
電位に応答して導通状態となる。第１のドライバトラン
ジスタは、第１のメモリノードと接地ノードとの間に接
続され、第２のメモリノードの電位に応答して導通状態
となる。第２のドライバトランジスタは、第２のメモリ
ノードと接地ノードとの間に接続され、第１のメモリノ
ードの電位に応答して導通状態となる。
は、上記請求項４または請求項６のメモリセルの各々
が、第１のアクセストランジスタと、第２のアクセスト
ランジスタと、第１のドライバトランジスタと、第２の
ドライバトランジスタとを含む。第１のアクセストラン
ジスタは、対応するビット線対の一方のビット線と第１
のメモリノードとの間に接続され、対応するワード線の
電位に応答して導通状態となる。第２のアクセストラン
ジスタは、対応するビット線対の他方のビット線と第２
のメモリノードとの間に接続され、対応するワード線の
電位に応答して導通状態となる。第１のドライバトラン
ジスタは、第１のメモリノードと接地ノードとの間に接
続され、第２のメモリノードの電位に応答して導通状態
となる。第２のドライバトランジスタは、第２のメモリ
ノードと接地ノードとの間に接続され、第１のメモリノ
ードの電位に応答して導通状態となる。
【００３４】請求項１０に係る半導体記憶装置は、第１
のメモリセルアレイと、第２のメモリセルアレイと、複
数のワード線と、複数の第１のビット線対と、少なくと
も１つの第２のビット線対と、デコード手段と、複数の
第１の記憶手段と、少なくとも１つの第２の記憶手段
と、出力手段と、リフレッシュアドレス発生手段と、ア
ドレス供給手段とを備える。第１のメモリセルアレイは
複数の第１のメモリセルを含む。複数の第１のメモリセ
ルは、複数の行および複数の第１の列からなるマトリッ
クス状に配置される。各第１のメモリセルは第１のアク
セス速度を有する。第２のメモリセルアレイは、第１の
メモリセルアレイとその行が延びる一方側に隣接して配
置され、複数の第２のメモリセルを含む。複数の第２の
メモリセルは、複数の行および少なくとも１つの第２の
列からなるマトリックス状に配置される。各第２のメモ
リセルは、第１のアクセス速度よりも速い第２のアクセ
ス速度を有する。複数のワード線は複数の行に配置され
る。各ワード線は、対応する行に配置された第１および
第２のメモリセルと接続される。複数の第１のビット線
対は複数の第１の列に配置される。各第１のビット線対
は、対応する第１の列に配置された第１のメモリセルと
接続される。第２のビット線対は、第２の列に配置さ
れ、その第２の列に配置された第２のメモリセルと接続
される。デコード手段は、供給された内部アドレス信号
をデコードしてワード線のうち１つを選択する。複数の
第１の記憶手段は、第１のビット線対に対応して設けら
れる。各第１の記憶手段は、対応する第１のビット線対
から転送されたデータを記憶する。第２の記憶手段は、
第２のビット線対に対応して設けられ、対応する第２の
ビット線対から転送されたデータを記憶する。出力手段
は、第１および第２の記憶手段の各々に記憶されたデー
タを順次出力する。リフレッシュアドレス発生手段は、
所定のリフレッシュアドレス信号を発生する。内部アド
レス供給手段は、外部から供給された外部アドレス信号
をデコード手段に内部アドレス信号として供給するとと
もに、第１および第２のビット線対から第１および第２
の記憶手段にデータが転送されたとき外部アドレス信号
の代わりにリフレッシュアドレス信号を供給する。
のメモリセルアレイと、第２のメモリセルアレイと、複
数のワード線と、複数の第１のビット線対と、少なくと
も１つの第２のビット線対と、デコード手段と、複数の
第１の記憶手段と、少なくとも１つの第２の記憶手段
と、出力手段と、リフレッシュアドレス発生手段と、ア
ドレス供給手段とを備える。第１のメモリセルアレイは
複数の第１のメモリセルを含む。複数の第１のメモリセ
ルは、複数の行および複数の第１の列からなるマトリッ
クス状に配置される。各第１のメモリセルは第１のアク
セス速度を有する。第２のメモリセルアレイは、第１の
メモリセルアレイとその行が延びる一方側に隣接して配
置され、複数の第２のメモリセルを含む。複数の第２の
メモリセルは、複数の行および少なくとも１つの第２の
列からなるマトリックス状に配置される。各第２のメモ
リセルは、第１のアクセス速度よりも速い第２のアクセ
ス速度を有する。複数のワード線は複数の行に配置され
る。各ワード線は、対応する行に配置された第１および
第２のメモリセルと接続される。複数の第１のビット線
対は複数の第１の列に配置される。各第１のビット線対
は、対応する第１の列に配置された第１のメモリセルと
接続される。第２のビット線対は、第２の列に配置さ
れ、その第２の列に配置された第２のメモリセルと接続
される。デコード手段は、供給された内部アドレス信号
をデコードしてワード線のうち１つを選択する。複数の
第１の記憶手段は、第１のビット線対に対応して設けら
れる。各第１の記憶手段は、対応する第１のビット線対
から転送されたデータを記憶する。第２の記憶手段は、
第２のビット線対に対応して設けられ、対応する第２の
ビット線対から転送されたデータを記憶する。出力手段
は、第１および第２の記憶手段の各々に記憶されたデー
タを順次出力する。リフレッシュアドレス発生手段は、
所定のリフレッシュアドレス信号を発生する。内部アド
レス供給手段は、外部から供給された外部アドレス信号
をデコード手段に内部アドレス信号として供給するとと
もに、第１および第２のビット線対から第１および第２
の記憶手段にデータが転送されたとき外部アドレス信号
の代わりにリフレッシュアドレス信号を供給する。
【００３５】請求項１１に係る半導体記憶装置は、複数
のブロックと、出力手段と、リフレッシュアドレス発生
手段と、内部アドレス供給手段とを備える。各ブロック
は、メモリセルアレイと、デコード手段と、複数の記憶
手段とを含む。メモリセルアレイは、複数のワード線
と、複数のビット線対と、複数のメモリセルとを含む。
複数のビット線対はワード線と交差する。複数のメモリ
セルは、ワード線およびビット線対のいずれかの交点に
対応して設けられる。各メモリセルは、対応するワード
線および対応するビット線対の少なくともいずれか一方
のビット線に接続される。デコード手段は、供給された
内部アドレス信号をデコードしてワード線のうち１つを
選択する。複数の記憶手段は、ビット線対に対応して設
けられる。各記憶手段は、対応するビット線対から転送
されたデータを記憶する。出力手段は、記憶手段の各々
に記憶されたデータを順次出力する。リフレッシュアド
レス発生手段は、所定のリフレッシュアドレス信号を発
生する。内部アドレス供給手段は、外部から供給された
外部アドレス信号を各ブロックにおけるデコード手段に
内部アドレス信号として供給するとともに、各ブロック
におけるビット線対から記憶手段にデータが転送された
とき外部アドレス信号の代わりにリフレッシュアドレス
信号を供給する。
のブロックと、出力手段と、リフレッシュアドレス発生
手段と、内部アドレス供給手段とを備える。各ブロック
は、メモリセルアレイと、デコード手段と、複数の記憶
手段とを含む。メモリセルアレイは、複数のワード線
と、複数のビット線対と、複数のメモリセルとを含む。
複数のビット線対はワード線と交差する。複数のメモリ
セルは、ワード線およびビット線対のいずれかの交点に
対応して設けられる。各メモリセルは、対応するワード
線および対応するビット線対の少なくともいずれか一方
のビット線に接続される。デコード手段は、供給された
内部アドレス信号をデコードしてワード線のうち１つを
選択する。複数の記憶手段は、ビット線対に対応して設
けられる。各記憶手段は、対応するビット線対から転送
されたデータを記憶する。出力手段は、記憶手段の各々
に記憶されたデータを順次出力する。リフレッシュアド
レス発生手段は、所定のリフレッシュアドレス信号を発
生する。内部アドレス供給手段は、外部から供給された
外部アドレス信号を各ブロックにおけるデコード手段に
内部アドレス信号として供給するとともに、各ブロック
におけるビット線対から記憶手段にデータが転送された
とき外部アドレス信号の代わりにリフレッシュアドレス
信号を供給する。
【００３６】請求項１２に係る半導体記憶装置は、複数
のブロックと、入力手段と、リフレッシュアドレス発生
手段と、アドレス供給手段とを備える。各ブロックは、
メモリセルアレイと、デコード手段と、複数の記憶手段
とを含む。メモリセルアレイは、複数のワード線と、複
数のビット線対と、複数のメモリセルとを含む。複数の
ビット線対はワード線と交差する。複数のメモリセル
は、ワード線およびビット線対のいずれかの交点に対応
して設けられる。各メモリセルは、対応するワード線お
よび対応するビット線対の少なくともいずれか一方のビ
ット線に接続される。デコード手段は、供給された内部
アドレス信号をデコードしてワード線のうち１つを選択
する。複数の記憶手段は、ビット線対に対応して設けら
れる。各記憶手段は、対応するビット線対に転送される
べきデータを記憶する。入力手段は、外部から供給され
たデータを記憶手段の各々に順次入力する。リフレッシ
ュアドバイス発生手段は、所定のリフレッシュアドレス
信号を発生する。内部アドレス供給手段は、外部から供
給された外部アドレス信号を各ブロックにおけるデコー
ド手段に内部アドレス信号として供給するとともに、各
ブロックにおける記憶手段からビット線対にデータが転
送される前は外部アドレス信号の代わりにリフレッシュ
アドレス信号を供給する。
のブロックと、入力手段と、リフレッシュアドレス発生
手段と、アドレス供給手段とを備える。各ブロックは、
メモリセルアレイと、デコード手段と、複数の記憶手段
とを含む。メモリセルアレイは、複数のワード線と、複
数のビット線対と、複数のメモリセルとを含む。複数の
ビット線対はワード線と交差する。複数のメモリセル
は、ワード線およびビット線対のいずれかの交点に対応
して設けられる。各メモリセルは、対応するワード線お
よび対応するビット線対の少なくともいずれか一方のビ
ット線に接続される。デコード手段は、供給された内部
アドレス信号をデコードしてワード線のうち１つを選択
する。複数の記憶手段は、ビット線対に対応して設けら
れる。各記憶手段は、対応するビット線対に転送される
べきデータを記憶する。入力手段は、外部から供給され
たデータを記憶手段の各々に順次入力する。リフレッシ
ュアドバイス発生手段は、所定のリフレッシュアドレス
信号を発生する。内部アドレス供給手段は、外部から供
給された外部アドレス信号を各ブロックにおけるデコー
ド手段に内部アドレス信号として供給するとともに、各
ブロックにおける記憶手段からビット線対にデータが転
送される前は外部アドレス信号の代わりにリフレッシュ
アドレス信号を供給する。
【００３７】請求項１３に係る半導体記憶装置は、複数
のブロックと、バースト手段と、リフレッシュ手段とを
備える。各ブロックは複数のメモリセルを含む。バース
ト手段は、外部から供給された１つの外部アドレス信号
に応答して１つのブロックにおける少なくとも１つのメ
モリセルともう１つのブロックにおける少なくとも１つ
のメモリセルとを連続的にアクセスする。リフレッシュ
手段は、バースト手段が１つのブロックにおける少なく
とも１つのメモリセルをアクセスしているときもう１つ
のブロックにおけるいずれかのメモリセルをリフレッシ
ュする。
のブロックと、バースト手段と、リフレッシュ手段とを
備える。各ブロックは複数のメモリセルを含む。バース
ト手段は、外部から供給された１つの外部アドレス信号
に応答して１つのブロックにおける少なくとも１つのメ
モリセルともう１つのブロックにおける少なくとも１つ
のメモリセルとを連続的にアクセスする。リフレッシュ
手段は、バースト手段が１つのブロックにおける少なく
とも１つのメモリセルをアクセスしているときもう１つ
のブロックにおけるいずれかのメモリセルをリフレッシ
ュする。
【００３８】
【作用】このような半導体記憶装置においては、外部か
ら供給された１つの外部アドレス信号に応答して２以上
のメモリセルから連続的にデータが読出され、あるいは
２以上のメモリセルに連続的にデータが書込まれるとい
うバースト動作が行なわれる。しかも、このようなバー
スト動作が行なわれている最中に、１または２以上のメ
モリセルがリフレッシュされる。したがって、バースト
動作とその次のバースト動作との間にリフレッシュを行
なう必要がなく、連続的にバースト動作を行なうことが
できる。
ら供給された１つの外部アドレス信号に応答して２以上
のメモリセルから連続的にデータが読出され、あるいは
２以上のメモリセルに連続的にデータが書込まれるとい
うバースト動作が行なわれる。しかも、このようなバー
スト動作が行なわれている最中に、１または２以上のメ
モリセルがリフレッシュされる。したがって、バースト
動作とその次のバースト動作との間にリフレッシュを行
なう必要がなく、連続的にバースト動作を行なうことが
できる。
【００３９】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【００４０】［実施例１］図１は、この発明の実施例１
によるバースト動作が可能な半導体記憶装置の全体構成
を示すブロック図である。図１を参照して、この半導体
記憶装置は、メモリセルアレイ１０と、行デコーダ１２
と、ビット線プリチャージ回路１４と、センスアンプお
よび書込ドライバ列１６と、双方向転送バス群１７と、
入出力レジスタ列１８と、双方向転送バス群１９と、入
出力バス群２０とを備える。
によるバースト動作が可能な半導体記憶装置の全体構成
を示すブロック図である。図１を参照して、この半導体
記憶装置は、メモリセルアレイ１０と、行デコーダ１２
と、ビット線プリチャージ回路１４と、センスアンプお
よび書込ドライバ列１６と、双方向転送バス群１７と、
入出力レジスタ列１８と、双方向転送バス群１９と、入
出力バス群２０とを備える。
【００４１】メモリセルアレイ１０は、複数のワード線
ＷＬ１〜ＷＬｘと、それらワード線に交差する複数のビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ４ｍと、
それらワード線およびビット線対の交点に対応して設け
られた複数のメモリセルＳＭＣとを備える。したがっ
て、メモリセルＳＭＣは行および列からなるマトリック
ス状に配置されている。
ＷＬ１〜ＷＬｘと、それらワード線に交差する複数のビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ４ｍと、
それらワード線およびビット線対の交点に対応して設け
られた複数のメモリセルＳＭＣとを備える。したがっ
て、メモリセルＳＭＣは行および列からなるマトリック
ス状に配置されている。
【００４２】図２は、このメモリセルＳＭＣの構成を示
す回路図である。図２を参照して、このメモリセルＳＭ
Ｃは、アクセストランジスタ１０１および１０２と、ド
ライバトランジスタ１０３および１０４とを備える。ア
クセストランジスタ１０１は、対応するビット線ＢＬと
メモリノードＭ２との間に接続され、対応するワード線
ＷＬに接続されたゲート電極を有する。アクセストラン
ジスタ１０２は、対応するビット線／ＢＬとメモリノー
ドＭ３との間に接続され、対応するワード線ＷＬと接続
されたゲート電極を有する。ドライバトランジスタ１０
３は、メモリノードＭ２と接地ノード１０５との間に接
続され、メモリノードＭ３と接続されたゲート電極を有
する。ドライバトランジスタ１０４は、メモリノードＭ
３と接地ノード１０６との間に接続され、メモリノード
Ｍ２と接続されたゲート電極を有する。したがって、こ
のメモリセルＳＭＣは、図２４のスタティックメモリセ
ルＳＭＣと異なり、高抵抗Ｒ１およびＲ２を有していな
い。このような無負荷のＳＲＡＭ系メモリセルＳＭＣ
は、メモリノードＭ２およびＭ３の寄生容量においてデ
ータを保持する。したがって、このメモリセルＳＭＣは
スタティックなデータを保持することはできない。
す回路図である。図２を参照して、このメモリセルＳＭ
Ｃは、アクセストランジスタ１０１および１０２と、ド
ライバトランジスタ１０３および１０４とを備える。ア
クセストランジスタ１０１は、対応するビット線ＢＬと
メモリノードＭ２との間に接続され、対応するワード線
ＷＬに接続されたゲート電極を有する。アクセストラン
ジスタ１０２は、対応するビット線／ＢＬとメモリノー
ドＭ３との間に接続され、対応するワード線ＷＬと接続
されたゲート電極を有する。ドライバトランジスタ１０
３は、メモリノードＭ２と接地ノード１０５との間に接
続され、メモリノードＭ３と接続されたゲート電極を有
する。ドライバトランジスタ１０４は、メモリノードＭ
３と接地ノード１０６との間に接続され、メモリノード
Ｍ２と接続されたゲート電極を有する。したがって、こ
のメモリセルＳＭＣは、図２４のスタティックメモリセ
ルＳＭＣと異なり、高抵抗Ｒ１およびＲ２を有していな
い。このような無負荷のＳＲＡＭ系メモリセルＳＭＣ
は、メモリノードＭ２およびＭ３の寄生容量においてデ
ータを保持する。したがって、このメモリセルＳＭＣは
スタティックなデータを保持することはできない。
【００４３】ここで、このメモリセルＳＭＣの書込動作
について説明する。たとえばビット線ＢＬの電位がＨレ
ベルで、ビット線／ＢＬの電位がＬレベルである場合
は、ワード線ＷＬの電位がＨレベルになると、アクセス
トランジスタ１０１および１０２はともに導通状態とな
る。これによりビット線ＢＬの電位がアクセストランジ
スタ１０１を介してメモリノードＭ２へ伝達され、ビッ
ト線／ＢＬの電位はアクセストランジスタ１０２を介し
てメモリノードＭ３へ伝達される。したがって、メモリ
ノードＭ２の寄生容量は充電され、これによりメモリノ
ードＭ２の電位がＨレベルとなる。一方、メモリノード
Ｍ３の寄生容量は放電され、これによりメモリノードＭ
３の電位はＬレベルとなる。このように無負荷のＳＲＡ
Ｍ系メモリセルＳＭＣであっても、１ビットのデータを
ストアすることができる。また、このメモリセルＳＭＣ
はＳＲＡＭ系であるため、図２２のメモリセルＤＭＣよ
りも高速にデータが書込まれる。
について説明する。たとえばビット線ＢＬの電位がＨレ
ベルで、ビット線／ＢＬの電位がＬレベルである場合
は、ワード線ＷＬの電位がＨレベルになると、アクセス
トランジスタ１０１および１０２はともに導通状態とな
る。これによりビット線ＢＬの電位がアクセストランジ
スタ１０１を介してメモリノードＭ２へ伝達され、ビッ
ト線／ＢＬの電位はアクセストランジスタ１０２を介し
てメモリノードＭ３へ伝達される。したがって、メモリ
ノードＭ２の寄生容量は充電され、これによりメモリノ
ードＭ２の電位がＨレベルとなる。一方、メモリノード
Ｍ３の寄生容量は放電され、これによりメモリノードＭ
３の電位はＬレベルとなる。このように無負荷のＳＲＡ
Ｍ系メモリセルＳＭＣであっても、１ビットのデータを
ストアすることができる。また、このメモリセルＳＭＣ
はＳＲＡＭ系であるため、図２２のメモリセルＤＭＣよ
りも高速にデータが書込まれる。
【００４４】次に、このメモリセルＳＭＣの読出動作に
ついて説明する。メモリノードＭ２にＨレベルの電荷が
蓄積され、かつメモリノードＭ３にＬレベルの電荷が蓄
積されている場合において、ワード線ＷＬの電位がＨレ
ベルになると、アクセストランジスタ１０１および１０
２はともに導通状態となる。これによりメモリノードＭ
２の電位はアクセストランジスタ１０１を介してビット
線ＢＬに伝達され、メモリノードＭ３の電位はアクセス
トランジスタ１０２を介してビット線／ＢＬに伝達され
る。したがって、ビット線対ＢＬ１，／ＢＬ１に相補的
な１ビットのデータが現われる。このメモリセルＳＭＣ
はメモリノードＭ２，Ｍ３の寄生容量でデータを保持す
るため、そのデータは時間の経過とともに消失する。し
たがって、このメモリセルＳＭＣはリフレッシュを行な
う必要がある。
ついて説明する。メモリノードＭ２にＨレベルの電荷が
蓄積され、かつメモリノードＭ３にＬレベルの電荷が蓄
積されている場合において、ワード線ＷＬの電位がＨレ
ベルになると、アクセストランジスタ１０１および１０
２はともに導通状態となる。これによりメモリノードＭ
２の電位はアクセストランジスタ１０１を介してビット
線ＢＬに伝達され、メモリノードＭ３の電位はアクセス
トランジスタ１０２を介してビット線／ＢＬに伝達され
る。したがって、ビット線対ＢＬ１，／ＢＬ１に相補的
な１ビットのデータが現われる。このメモリセルＳＭＣ
はメモリノードＭ２，Ｍ３の寄生容量でデータを保持す
るため、そのデータは時間の経過とともに消失する。し
たがって、このメモリセルＳＭＣはリフレッシュを行な
う必要がある。
【００４５】再び図１を参照して、行デコーダ１２は内
部アドレス信号ｉｎｔＡｄｄをデコードしてワード線Ｗ
Ｌ１〜ＷＬｘのうち１つを選択する。ビット線プリチャ
ージ回路１４は、すべてのビット線対ＢＬ１，／ＢＬ１
〜ＢＬ４ｍ，／ＢＬ４ｍをプリチャージする。
部アドレス信号ｉｎｔＡｄｄをデコードしてワード線Ｗ
Ｌ１〜ＷＬｘのうち１つを選択する。ビット線プリチャ
ージ回路１４は、すべてのビット線対ＢＬ１，／ＢＬ１
〜ＢＬ４ｍ，／ＢＬ４ｍをプリチャージする。
【００４６】センスアンプおよび書込ドライバ列１６
は、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ４
ｍに対応する４ｍ個のセンスアンプおよび書込ドライバ
１６１〜１６４ｍから構成される。各センスアンプは、
読出動作において対応するビット線対の間に生じた電位
差を増幅する。各書込ドライバは、書込動作において対
応するビット線対に供給されるべきデータを増幅する。
は、ビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ４
ｍに対応する４ｍ個のセンスアンプおよび書込ドライバ
１６１〜１６４ｍから構成される。各センスアンプは、
読出動作において対応するビット線対の間に生じた電位
差を増幅する。各書込ドライバは、書込動作において対
応するビット線対に供給されるべきデータを増幅する。
【００４７】入出力レジスタ列１８は、センスアンプお
よび書込ドライバ１６１〜１６４ｍに対応する４ｍ個の
入出力レジスタ１８１〜１８４ｍから構成される。各レ
ジスタは、読出動作において対応するセンスアンプによ
って増幅されたデータをストアし、書込動作において対
応する書込ドライバによって増幅されるべきデータをス
トアする。双方向転送バス群１７は、４ｍ本の双方向転
送バス１７１〜１７４ｍから構成される。各双方向転送
バスは、対応するセンスアンプおよび書込ドライバと入
出力レジスタとの間でデータを相互に転送する。
よび書込ドライバ１６１〜１６４ｍに対応する４ｍ個の
入出力レジスタ１８１〜１８４ｍから構成される。各レ
ジスタは、読出動作において対応するセンスアンプによ
って増幅されたデータをストアし、書込動作において対
応する書込ドライバによって増幅されるべきデータをス
トアする。双方向転送バス群１７は、４ｍ本の双方向転
送バス１７１〜１７４ｍから構成される。各双方向転送
バスは、対応するセンスアンプおよび書込ドライバと入
出力レジスタとの間でデータを相互に転送する。
【００４８】入出力バス群２０は４つの入出力バス２０
１〜２０４から構成される。各入出力バスはｍビットの
データを輸送することができる。双方向転送バス群１９
は４ｍ本の双方向転送バス１９１〜１９４ｍから構成さ
れる。各双方向転送バスは、対応する入出力レジスタお
よび入出力バスの間でデータを相互に転送する。双方向
転送バス１９１，１９５，…，１９４ｍ−３は、入出力
レジスタ１８１，１８５，…、１９４ｍ−３と入出力バ
ス２０１との間でｍビットのデータを同時に転送する。
双方向転送バス１９２，１９６，…，１９４ｍ−３は、
入出力レジスタ１８２，１８６，…，１８４ｍ−２と入
出力バス２０１との間でｍビットのデータを同時に転送
する。双方向転送バス１９３，１９７，…，１９４ｍ−
１は、入出力レジスタ１８３，１８７，１８４ｍ−１と
入出力バス２０３との間でｍビットのデータを同時に転
送する。双方向転送バス１９４，１９８，…，１９４ｍ
は、入出力レジスタ１８４，１８８，…，１８４ｍと入
出力バス２０４との間でｍビットのデータを同時に転送
する。
１〜２０４から構成される。各入出力バスはｍビットの
データを輸送することができる。双方向転送バス群１９
は４ｍ本の双方向転送バス１９１〜１９４ｍから構成さ
れる。各双方向転送バスは、対応する入出力レジスタお
よび入出力バスの間でデータを相互に転送する。双方向
転送バス１９１，１９５，…，１９４ｍ−３は、入出力
レジスタ１８１，１８５，…、１９４ｍ−３と入出力バ
ス２０１との間でｍビットのデータを同時に転送する。
双方向転送バス１９２，１９６，…，１９４ｍ−３は、
入出力レジスタ１８２，１８６，…，１８４ｍ−２と入
出力バス２０１との間でｍビットのデータを同時に転送
する。双方向転送バス１９３，１９７，…，１９４ｍ−
１は、入出力レジスタ１８３，１８７，１８４ｍ−１と
入出力バス２０３との間でｍビットのデータを同時に転
送する。双方向転送バス１９４，１９８，…，１９４ｍ
は、入出力レジスタ１８４，１８８，…，１８４ｍと入
出力バス２０４との間でｍビットのデータを同時に転送
する。
【００４９】この半導体記憶装置はさらに、アドレスレ
ジスタ２２と、書込制御レジスタ２４と、ＡＮＤゲート
２６および２８と、マルチプレクサ（ＭＵＸ）３０およ
び４０と、バーストカウンタ３２と、読出／書込制御回
路３４とを備える。
ジスタ２２と、書込制御レジスタ２４と、ＡＮＤゲート
２６および２８と、マルチプレクサ（ＭＵＸ）３０およ
び４０と、バーストカウンタ３２と、読出／書込制御回
路３４とを備える。
【００５０】アドレスレジスタ２２は、ＮＡＮＤゲート
２６を介して与えられるアドレスストローブ信号ＡＤＳ
およびクロック信号ＣＬＯＣＫに応答して、外部から供
給されたｎビットの外部アドレスｅｘｔＡｄｄを内部に
取込む。書込制御レジスタ２４は、クロック信号ＣＬＯ
ＣＫに応答して外部から供給された書込イネーブル信号
／ＷＥを内部に取込む。読出／書込制御回路３４は、書
込イネーブル信号／ＷＥに応答して制御信号ＣＮＴ１を
生成してビット線プリチャージ回路１４、センスアンプ
および書込ドライバ列１６ならびに入出力レジスタ１８
に供給する。バーストカウンタ３２は、ＡＮＤゲート２
８を介して供給されたアドバンス信号ＡＤＶおよびクロ
ック信号ＣＬＯＣＫに応答して、アドレスレジスタ２２
内のｎビットの外部アドレス信号ｅｘｔＡｄｄのうち２
ビットを取込む。バーストカウンタ３２はさらに、その
２ビットのアドレス信号に応答して選択信号ＳＥＬを生
成し、それをマルチプレクサ４０へ供給する。マルチプ
レクサ４０はその選択信号ＳＥＬに応答して、４つの入
出力バス２０１〜２０４のうち１つを選択し、その選択
された入出力バスからデータを出力したり、あるいはそ
の選択された入出力バスへデータを入力したりする。ア
ドレスレジスタ２２内の残り（ｎ−２）ビットのアドレ
ス信号はマルチプレクサ３０に供給される。
２６を介して与えられるアドレスストローブ信号ＡＤＳ
およびクロック信号ＣＬＯＣＫに応答して、外部から供
給されたｎビットの外部アドレスｅｘｔＡｄｄを内部に
取込む。書込制御レジスタ２４は、クロック信号ＣＬＯ
ＣＫに応答して外部から供給された書込イネーブル信号
／ＷＥを内部に取込む。読出／書込制御回路３４は、書
込イネーブル信号／ＷＥに応答して制御信号ＣＮＴ１を
生成してビット線プリチャージ回路１４、センスアンプ
および書込ドライバ列１６ならびに入出力レジスタ１８
に供給する。バーストカウンタ３２は、ＡＮＤゲート２
８を介して供給されたアドバンス信号ＡＤＶおよびクロ
ック信号ＣＬＯＣＫに応答して、アドレスレジスタ２２
内のｎビットの外部アドレス信号ｅｘｔＡｄｄのうち２
ビットを取込む。バーストカウンタ３２はさらに、その
２ビットのアドレス信号に応答して選択信号ＳＥＬを生
成し、それをマルチプレクサ４０へ供給する。マルチプ
レクサ４０はその選択信号ＳＥＬに応答して、４つの入
出力バス２０１〜２０４のうち１つを選択し、その選択
された入出力バスからデータを出力したり、あるいはそ
の選択された入出力バスへデータを入力したりする。ア
ドレスレジスタ２２内の残り（ｎ−２）ビットのアドレ
ス信号はマルチプレクサ３０に供給される。
【００５１】この半導体記憶装置はさらに、リフレッシ
ュ制御回路３６およびリフレッシュカウンタ３８を備え
る。リフレッシュ制御回路３６は読出／書込制御回路３
４からの制御信号ＣＮＴ２に応答してリフレッシュイネ
ーブル信号ＲＥＦＥを生成し、それをリフレッシュカウ
ンタ３８、マルチプレクサ３０および読出／書込制御回
路３４に供給する。リフレッシュカウンタ３８はリフレ
ッシュイネーブル信号ＲＥＦＥに応答して（ｎ−２）ビ
ットのリフレッシュアドレス信号ｒｅｆＡｄｄを順次発
生する。リフレッシュアドレス信号ｒｅｆＡｄｄはマル
チプレクサ３０に供給される。リフレッシュイネーブル
信号ＲＥＦＥがＬレベルのとき、マルチプレクサ３０は
（ｎ−２）ビットの外部アドレス信号ｅｘｔＡｄｄを内
部アドレス信号ｉｎｔＡｄｄとして行デコーダ１２に供
給する。リフレッシュイネーブル信号ＲＥＦＥがＨレベ
ルのとき、マルチプレクサ３０は（ｎ−２）ビットのリ
フレッシュアドレス信号ｒｅｆＡｄｄを内部アドレス信
号ｉｎｔＡｄｄとして行デコーダ１２に供給する。
ュ制御回路３６およびリフレッシュカウンタ３８を備え
る。リフレッシュ制御回路３６は読出／書込制御回路３
４からの制御信号ＣＮＴ２に応答してリフレッシュイネ
ーブル信号ＲＥＦＥを生成し、それをリフレッシュカウ
ンタ３８、マルチプレクサ３０および読出／書込制御回
路３４に供給する。リフレッシュカウンタ３８はリフレ
ッシュイネーブル信号ＲＥＦＥに応答して（ｎ−２）ビ
ットのリフレッシュアドレス信号ｒｅｆＡｄｄを順次発
生する。リフレッシュアドレス信号ｒｅｆＡｄｄはマル
チプレクサ３０に供給される。リフレッシュイネーブル
信号ＲＥＦＥがＬレベルのとき、マルチプレクサ３０は
（ｎ−２）ビットの外部アドレス信号ｅｘｔＡｄｄを内
部アドレス信号ｉｎｔＡｄｄとして行デコーダ１２に供
給する。リフレッシュイネーブル信号ＲＥＦＥがＨレベ
ルのとき、マルチプレクサ３０は（ｎ−２）ビットのリ
フレッシュアドレス信号ｒｅｆＡｄｄを内部アドレス信
号ｉｎｔＡｄｄとして行デコーダ１２に供給する。
【００５２】（１）バースト読出動作 次に、この半導体記憶装置のバースト読出動作を図３の
タイミングチャートを参照して説明する。図３（ｃ）の
アドレスストローブ信号ＡＤＳがＨレベルにある間に図
３（ａ）のクロック信号ＣＬＯＣＫが立上がると、図３
（ｂ）のｎビットの外部アドレス信号Ａｉがアドレスレ
ジスタ２２内に取込まれる。この外部アドレス信号Ａｉ
のうち２ビットはバーストカウンタ３２に与えられ、残
り（ｎ−２）ビットはマルチプレクサ３０を介して図３
（ｅ）の内部アドレス信号Ａｉとして行デコーダ１２に
与えられる。行デコーダ１２はこの内部アドレス信号Ａ
ｉをデコードし、ワード線ＷＬ１〜ＷＬｘのうち１つを
選択する。内部アドレス信号Ａｉに対応する第ｉ番目の
ワード線ＷＬｉが選択されると、図３（ｆ）に示される
ようにそのワード線ＷＬｉの電位はＨレベルとなる。
タイミングチャートを参照して説明する。図３（ｃ）の
アドレスストローブ信号ＡＤＳがＨレベルにある間に図
３（ａ）のクロック信号ＣＬＯＣＫが立上がると、図３
（ｂ）のｎビットの外部アドレス信号Ａｉがアドレスレ
ジスタ２２内に取込まれる。この外部アドレス信号Ａｉ
のうち２ビットはバーストカウンタ３２に与えられ、残
り（ｎ−２）ビットはマルチプレクサ３０を介して図３
（ｅ）の内部アドレス信号Ａｉとして行デコーダ１２に
与えられる。行デコーダ１２はこの内部アドレス信号Ａ
ｉをデコードし、ワード線ＷＬ１〜ＷＬｘのうち１つを
選択する。内部アドレス信号Ａｉに対応する第ｉ番目の
ワード線ＷＬｉが選択されると、図３（ｆ）に示される
ようにそのワード線ＷＬｉの電位はＨレベルとなる。
【００５３】ワード線ＷＬｉの電位がＨレベルになる
と、そのワード線ＷＬｉに接続されたすべてのメモリセ
ルＳＭＣ内のアクセストランジスタ１０１および１０２
が導通状態となる。これにより各メモリセルＳＭＣにお
けるメモリノードＭ２の電位がアクセストランジスタ１
０１を介して対応するビット線に伝達され、メモリノー
ドＭ３の電位はアクセストランジスタ１０２を介して対
応するビット線に伝達される。これにより各ビット線対
の間に電位差が生じ、この各ビット線対の間に生じた電
位差は対応するセンスアンプによって増幅され、これに
より各ビット線対の一方の電位がＨレベルとなり、他方
の電位がＬレベルとなる。このように、選択されたワー
ド線に接続されたすべてのメモリセルＳＭＣのデータは
それぞれセンスアンプ１６１〜１６４ｍにラッチされ
る。
と、そのワード線ＷＬｉに接続されたすべてのメモリセ
ルＳＭＣ内のアクセストランジスタ１０１および１０２
が導通状態となる。これにより各メモリセルＳＭＣにお
けるメモリノードＭ２の電位がアクセストランジスタ１
０１を介して対応するビット線に伝達され、メモリノー
ドＭ３の電位はアクセストランジスタ１０２を介して対
応するビット線に伝達される。これにより各ビット線対
の間に電位差が生じ、この各ビット線対の間に生じた電
位差は対応するセンスアンプによって増幅され、これに
より各ビット線対の一方の電位がＨレベルとなり、他方
の電位がＬレベルとなる。このように、選択されたワー
ド線に接続されたすべてのメモリセルＳＭＣのデータは
それぞれセンスアンプ１６１〜１６４ｍにラッチされ
る。
【００５４】次いで、センスアンプ１６１〜１６４ｍに
ラッチされたデータは双方向転送バス１７１〜１７４ｍ
を介して入出力レジスタ１８１〜１８４ｍにそれぞれ転
送される。入出力レジスタ１８１〜１８４ｍにデータが
転送されると、図３（ｆ）に示されるようにワード線Ｗ
Ｌｉの電位はＨレベルに立下がる。
ラッチされたデータは双方向転送バス１７１〜１７４ｍ
を介して入出力レジスタ１８１〜１８４ｍにそれぞれ転
送される。入出力レジスタ１８１〜１８４ｍにデータが
転送されると、図３（ｆ）に示されるようにワード線Ｗ
Ｌｉの電位はＨレベルに立下がる。
【００５５】次いで、図３（ｄ）のアドバンス信号ＡＤ
ＶがＨレベルにある間に図３（ａ）のクロック信号ＣＬ
ＯＣＫが立上がると、バーストカウンタ３２内のアドレ
ス信号がインクリメントされる。ここでは、連続した３
つのアドバンス信号ＡＤＶが与えられるため、バースト
カウンタ３２は３回インクリメントされる。したがっ
て、バーストカウンタ３２からマルチプレクサ４０に
は、４種類の選択信号ＳＥＬが順次供給される。最初の
選択信号ＳＥＬに応答してマルチプレクサ４０は入出力
バス２０１を選択する。このため、入出力レジスタ１８
１，１８５，…，１８４ｍ−３内のデータはそれぞれ双
方向転送バス１９１，１９５，…，１９４ｍ−３を介し
て入出力バス２０１へ転送される。入出力バス２０１へ
転送されたｍビットのデータＱｉはマルチプレクサ４０
を介して出力される。
ＶがＨレベルにある間に図３（ａ）のクロック信号ＣＬ
ＯＣＫが立上がると、バーストカウンタ３２内のアドレ
ス信号がインクリメントされる。ここでは、連続した３
つのアドバンス信号ＡＤＶが与えられるため、バースト
カウンタ３２は３回インクリメントされる。したがっ
て、バーストカウンタ３２からマルチプレクサ４０に
は、４種類の選択信号ＳＥＬが順次供給される。最初の
選択信号ＳＥＬに応答してマルチプレクサ４０は入出力
バス２０１を選択する。このため、入出力レジスタ１８
１，１８５，…，１８４ｍ−３内のデータはそれぞれ双
方向転送バス１９１，１９５，…，１９４ｍ−３を介し
て入出力バス２０１へ転送される。入出力バス２０１へ
転送されたｍビットのデータＱｉはマルチプレクサ４０
を介して出力される。
【００５６】続いて、マルチプレクサ４０は次の選択信
号ＳＥＬに応答して入出力バス２０１の代わりに入出力
バス２０２を選択する。この入出力バス２０２には、入
出力レジスタ１８２，１８６，…，１８４ｍ−２内のデ
ータが双方向転送バス１９２，１９６，…，１９４ｍ−
２を介して転送される。入出力バス２０２に転送された
ｍビットのデータＱｉ＋１はマルチプレクサ４０を介し
て出力される。続いて、マルチプレクサ４０はさらに次
の選択信号ＳＥＬに応答して入出力バス２０２の代わり
に入出力バス２０３を選択する。この入出力バス２０３
には、入出力レジスタ１８３，１８７，…，１９４ｍ−
１内のデータが転送される。入出力バス２０３に転送さ
れたｍビットのデータＱｉ＋２はマルチプレクサ４０を
介して出力される。続いて、マルチプレクサ４０は最後
の選択信号ＳＥＬに応答して入出力バス２０３の代わり
に入出力バス２０４を選択する。この入出力バス２０４
には、入出力レジスタ１８４，１８８，…，１８４ｍの
データが転送される。入出力バス２０４に転送されたｍ
ビットのデータＱｉ＋３はマルチプレクサ４０を介して
出力される。
号ＳＥＬに応答して入出力バス２０１の代わりに入出力
バス２０２を選択する。この入出力バス２０２には、入
出力レジスタ１８２，１８６，…，１８４ｍ−２内のデ
ータが双方向転送バス１９２，１９６，…，１９４ｍ−
２を介して転送される。入出力バス２０２に転送された
ｍビットのデータＱｉ＋１はマルチプレクサ４０を介し
て出力される。続いて、マルチプレクサ４０はさらに次
の選択信号ＳＥＬに応答して入出力バス２０２の代わり
に入出力バス２０３を選択する。この入出力バス２０３
には、入出力レジスタ１８３，１８７，…，１９４ｍ−
１内のデータが転送される。入出力バス２０３に転送さ
れたｍビットのデータＱｉ＋２はマルチプレクサ４０を
介して出力される。続いて、マルチプレクサ４０は最後
の選択信号ＳＥＬに応答して入出力バス２０３の代わり
に入出力バス２０４を選択する。この入出力バス２０４
には、入出力レジスタ１８４，１８８，…，１８４ｍの
データが転送される。入出力バス２０４に転送されたｍ
ビットのデータＱｉ＋３はマルチプレクサ４０を介して
出力される。
【００５７】一方、アドレスレジスタ２２内の外部アド
レス信号Ａｉがマルチプレクサ３０を介して行デコーダ
１２に与えられた後、リフレッシュ制御回路３６はＨレ
ベルのリフレッシュイネーブル信号ＲＥＦＥを生成し、
それをリフレッシュカウンタ３８およびマルチプレクサ
３０に与える。リフレッシュカウンタ３８はリフレッシ
ュイネーブル信号ＲＥＦＥに応答して（ｎ−２）ビット
のリフレッシュアドレス信号Ａ１を生成し、それをマル
チプレクサ３０を介して内部アドレス信号ｉｎｔＡｄｄ
として行デコーダ１２に与える。行デコーダ１２はこの
内部アドレス信号Ａ１をデコードし、ワード線ＷＬ１〜
ＷＬｘのうち１つを選択する。ここでは、図３（ｈ）に
示されるように、内部アドレス信号Ａｌに対応する第１
番目のワード線ＷＬ１の電位がＨレベルとなる。これに
より、その選択されたワード線ＷＬ１に接続されたすべ
てのメモリセルＳＭＣがすべてリフレッシュされる。こ
のとき先のワード線ＷＬｉの電位はＬレベルに立下がっ
ているので、そのワード線ＷＬｉに接続されたメモリセ
ルＳＭＣのデータが破壊されることはない。このように
メモリセルＳＭＣではドライバトランジスタ１０３およ
び１０４がクロスカップルされているので、ワード線の
電位が立上がるだけでそのワード線に接続されたすべて
のメモリセルＳＭＣがリフレッシュされる。
レス信号Ａｉがマルチプレクサ３０を介して行デコーダ
１２に与えられた後、リフレッシュ制御回路３６はＨレ
ベルのリフレッシュイネーブル信号ＲＥＦＥを生成し、
それをリフレッシュカウンタ３８およびマルチプレクサ
３０に与える。リフレッシュカウンタ３８はリフレッシ
ュイネーブル信号ＲＥＦＥに応答して（ｎ−２）ビット
のリフレッシュアドレス信号Ａ１を生成し、それをマル
チプレクサ３０を介して内部アドレス信号ｉｎｔＡｄｄ
として行デコーダ１２に与える。行デコーダ１２はこの
内部アドレス信号Ａ１をデコードし、ワード線ＷＬ１〜
ＷＬｘのうち１つを選択する。ここでは、図３（ｈ）に
示されるように、内部アドレス信号Ａｌに対応する第１
番目のワード線ＷＬ１の電位がＨレベルとなる。これに
より、その選択されたワード線ＷＬ１に接続されたすべ
てのメモリセルＳＭＣがすべてリフレッシュされる。こ
のとき先のワード線ＷＬｉの電位はＬレベルに立下がっ
ているので、そのワード線ＷＬｉに接続されたメモリセ
ルＳＭＣのデータが破壊されることはない。このように
メモリセルＳＭＣではドライバトランジスタ１０３およ
び１０４がクロスカップルされているので、ワード線の
電位が立上がるだけでそのワード線に接続されたすべて
のメモリセルＳＭＣがリフレッシュされる。
【００５８】次いで、図３（ｂ）に示されるように外部
アドレス信号Ａｊが取込まれると、その外部アドレス信
号Ａｊに対応する１つのワード線ＷＬｊの電位が図３
（ｆ）に示されるようにＨレベルに立上がる。したがっ
て、このワード線ＷＬｊに接続されたすべてのメモリセ
ルＳＭＣのデータは入出力レジスタ１８１〜１８４ｍに
ラッチされる。次いで図３（ｇ）に示されるように、こ
れら４ｍビットのデータのうち最初のｍビットのデータ
Ｑｊが入出力バス２０１およびマルチプレクサ４０を介
して出力される。次いで、これら４ｍビットのデータの
うち次のｍビットのデータＱｊ＋１が入出力バス２０２
およびマルチプレクサ４０を介して出力される。次い
で、これら４ｍビットのデータのうちその次のｍビット
のデータＱｊ＋２が入出力バス２０３およびマルチプレ
クサ４０を介して出力される。次いで、これら４ｍビッ
トのデータのうち残りｍビットのデータＱｊ＋３が入出
力バス２０４およびマルチプレクサ４０を介して出力さ
れる。
アドレス信号Ａｊが取込まれると、その外部アドレス信
号Ａｊに対応する１つのワード線ＷＬｊの電位が図３
（ｆ）に示されるようにＨレベルに立上がる。したがっ
て、このワード線ＷＬｊに接続されたすべてのメモリセ
ルＳＭＣのデータは入出力レジスタ１８１〜１８４ｍに
ラッチされる。次いで図３（ｇ）に示されるように、こ
れら４ｍビットのデータのうち最初のｍビットのデータ
Ｑｊが入出力バス２０１およびマルチプレクサ４０を介
して出力される。次いで、これら４ｍビットのデータの
うち次のｍビットのデータＱｊ＋１が入出力バス２０２
およびマルチプレクサ４０を介して出力される。次い
で、これら４ｍビットのデータのうちその次のｍビット
のデータＱｊ＋２が入出力バス２０３およびマルチプレ
クサ４０を介して出力される。次いで、これら４ｍビッ
トのデータのうち残りｍビットのデータＱｊ＋３が入出
力バス２０４およびマルチプレクサ４０を介して出力さ
れる。
【００５９】図３（ｅ）に示されるように、アドレスレ
ジスタ２２から行デコーダ１２へ内部アドレス信号Ａｊ
が行デコーダ１２へ与えられた後、リフレッシュカウン
タ３８から行デコーダ１２へリフレッシュアドレス信号
Ａ２が与えられる。したがって、このリフレッシュアド
レスＡ２に対応する１つのワード線ＷＬ２の電位が図３
（ｈ）に示されるようにＨレベルに立上がる。そのた
め、このワード線ＷＬ２に接続されたすべてのメモリセ
ルＳＭＣはリフレッシュされる。
ジスタ２２から行デコーダ１２へ内部アドレス信号Ａｊ
が行デコーダ１２へ与えられた後、リフレッシュカウン
タ３８から行デコーダ１２へリフレッシュアドレス信号
Ａ２が与えられる。したがって、このリフレッシュアド
レスＡ２に対応する１つのワード線ＷＬ２の電位が図３
（ｈ）に示されるようにＨレベルに立上がる。そのた
め、このワード線ＷＬ２に接続されたすべてのメモリセ
ルＳＭＣはリフレッシュされる。
【００６０】このように、バースト動作によって１つの
ワード線に接続されたメモリセルＳＭＣからデータが連
続的に読出されている間に１つのワード線に接続された
すべてのメモリセルＳＭＣがリフレッシュされるため、
１つのバースト動作ともう１つのバースト動作との間に
リフレッシュ動作を行なう必要はなく、バースト動作を
連続的に行なうことが可能となる。
ワード線に接続されたメモリセルＳＭＣからデータが連
続的に読出されている間に１つのワード線に接続された
すべてのメモリセルＳＭＣがリフレッシュされるため、
１つのバースト動作ともう１つのバースト動作との間に
リフレッシュ動作を行なう必要はなく、バースト動作を
連続的に行なうことが可能となる。
【００６１】（２） バースト書込動作 次に、この半導体記憶装置のバースト書込動作について
図４のタイミングチャートを参照して説明する。図４
（ｈ）に示されるように、最初に外部から供給されたｍ
ビットのデータＱｉはマルチプレクサ４０、入出力バス
２０１および双方向転送バス１９１，１９５，…，１９
４ｍ−３を介して入出力レジスタ１８１，１８５，…，
１８４ｍ−３にそれぞれ格納される。次に外部から供給
されたｍビットのデータＱｉ＋１は、マルチプレクサ４
０、入出力バス２０２および双方向転送バス１９２，１
９６，…，１９４ｍ−２を介して入出力レジスタ１８
２，１８６，…，１８４ｍ−２にそれぞれ格納される。
さらにその次に外部から供給されたｍビットのデータＱ
ｉ＋２は、マルチプレクサ４０、入出力バス２０３およ
び双方向転送バス１９３，１９７，…，１９４ｍ−１を
介して入出力レジスタ１８３，１８７，…，１８４ｍ−
１にそれぞれ格納される。最後に外部から供給されたｍ
ビットのデータＱｉ＋３は、マルチプレクサ４０、入出
力バス２０４および双方向転送バス１９４，１９８，
…，１９４ｍを介して入出力レジスタ１８４，１８８，
…，１８４ｍにそれぞれ格納される。なお、これらのデ
ータＱｉ〜Ｑｉ＋３は、図４（ｄ）に示されるようにＬ
レベルの書込イネーブル信号／ＷＥに応答して格納され
る。
図４のタイミングチャートを参照して説明する。図４
（ｈ）に示されるように、最初に外部から供給されたｍ
ビットのデータＱｉはマルチプレクサ４０、入出力バス
２０１および双方向転送バス１９１，１９５，…，１９
４ｍ−３を介して入出力レジスタ１８１，１８５，…，
１８４ｍ−３にそれぞれ格納される。次に外部から供給
されたｍビットのデータＱｉ＋１は、マルチプレクサ４
０、入出力バス２０２および双方向転送バス１９２，１
９６，…，１９４ｍ−２を介して入出力レジスタ１８
２，１８６，…，１８４ｍ−２にそれぞれ格納される。
さらにその次に外部から供給されたｍビットのデータＱ
ｉ＋２は、マルチプレクサ４０、入出力バス２０３およ
び双方向転送バス１９３，１９７，…，１９４ｍ−１を
介して入出力レジスタ１８３，１８７，…，１８４ｍ−
１にそれぞれ格納される。最後に外部から供給されたｍ
ビットのデータＱｉ＋３は、マルチプレクサ４０、入出
力バス２０４および双方向転送バス１９４，１９８，
…，１９４ｍを介して入出力レジスタ１８４，１８８，
…，１８４ｍにそれぞれ格納される。なお、これらのデ
ータＱｉ〜Ｑｉ＋３は、図４（ｄ）に示されるようにＬ
レベルの書込イネーブル信号／ＷＥに応答して格納され
る。
【００６２】一方、図４（ｂ）の外部アドレス信号Ａｉ
に応答して図４（ｊ）に示されるように１つのワード線
ＷＬｉの電位がＨレベルとなる。これにより、入出力レ
ジスタ１８１〜１８４ｍに格納された４ｍビットのデー
タは書込ドライバ１６１〜１６４ｍによってそれぞれ増
幅され、さらにそのワード線ＷＬｉに接続されたすべて
のメモリセルＳＭＣに書込まれる。
に応答して図４（ｊ）に示されるように１つのワード線
ＷＬｉの電位がＨレベルとなる。これにより、入出力レ
ジスタ１８１〜１８４ｍに格納された４ｍビットのデー
タは書込ドライバ１６１〜１６４ｍによってそれぞれ増
幅され、さらにそのワード線ＷＬｉに接続されたすべて
のメモリセルＳＭＣに書込まれる。
【００６３】また、このように外部からのデータＱｉ〜
Ｑｉ＋３が入出力レジスタ１８１〜１８４ｍに格納され
ている間に、図４（ｆ）に示されるようにリフレッシュ
カウンタ３８から行デコーダ１２へリフレッシュアドレ
ス信号Ａ１が与えられ、これにより図４（ｉ）に示され
るように１つのワード線ＷＬ１の電位がＨレベルに立上
がる。そのため、このワード線ＷＬ１に接続されたすべ
てのメモリセルＳＭＣはリフレッシュされる。
Ｑｉ＋３が入出力レジスタ１８１〜１８４ｍに格納され
ている間に、図４（ｆ）に示されるようにリフレッシュ
カウンタ３８から行デコーダ１２へリフレッシュアドレ
ス信号Ａ１が与えられ、これにより図４（ｉ）に示され
るように１つのワード線ＷＬ１の電位がＨレベルに立上
がる。そのため、このワード線ＷＬ１に接続されたすべ
てのメモリセルＳＭＣはリフレッシュされる。
【００６４】次いで、データＱｊ〜Ｑｊ＋３が外部から
入出力レジスタ１８１〜１８４ｍに格納されている間に
は、リフレッシュカウンタ３８から行デコーダ１２へは
リフレッシュアドレス信号Ａ２が与えられ、そのリフレ
ッシュアドレス信号Ａ２に対応するワード線ＷＬ２の電
位がＨレベルとなり、それによりそのワード線ＷＬ２に
接続されたすべてのメモリセルＳＭＣがリフレッシュさ
れる。
入出力レジスタ１８１〜１８４ｍに格納されている間に
は、リフレッシュカウンタ３８から行デコーダ１２へは
リフレッシュアドレス信号Ａ２が与えられ、そのリフレ
ッシュアドレス信号Ａ２に対応するワード線ＷＬ２の電
位がＨレベルとなり、それによりそのワード線ＷＬ２に
接続されたすべてのメモリセルＳＭＣがリフレッシュさ
れる。
【００６５】このように４ｍビットのデータが入出力レ
ジスタ列１８に連続的に格納されている間に１つのワー
ド線に接続されたすべてのメモリセルがリフレッシュさ
れるので、あるバースト書込動作とその次のバースト書
込動作との間にリフレッシュを行なう必要はない。した
がって、バースト書込動作を連続的に行なうことが可能
となる。
ジスタ列１８に連続的に格納されている間に１つのワー
ド線に接続されたすべてのメモリセルがリフレッシュさ
れるので、あるバースト書込動作とその次のバースト書
込動作との間にリフレッシュを行なう必要はない。した
がって、バースト書込動作を連続的に行なうことが可能
となる。
【００６６】この実施例１によれば、バースト読出／書
込動作中にメモリセルのリフレッシュを行なうことがで
きるので、連続したバースト動作が可能となる。ここ
で、読出／書込データは一時的に入出力レジスタに格納
されるため、バースト動作中にリフレッシュを行なうこ
とによってデータが破壊されることはない。しかも、ワ
ード線ＷＬ１から順にすべてのワード線ＷＬ１〜ＷＬｘ
がリフレッシュのために選択されるので、すべてのメモ
リセルＳＭＣが均一にリフレッシュされる。また、メモ
リセルＳＭＣは高抵抗を有していないため、高抵抗負荷
型スタティックメモリセルに比べてレイアウト面積が小
さくなる。そのため、この半導体記憶装置の記憶容量を
大きくすることが可能である。また、このメモリセルＳ
ＭＣにおいてはドライバトランジスタ１０３および１０
４がクロスカップルされているため、そのアクセス速度
はダイナミックメモリセルよりも速く、しかもワード線
の電位が立上がるだけで、このメモリセルＳＭＣはリフ
レッシュされる。したがって、リフレッシュ時にセンス
アンプを動作させる必要がなく、全体として高速な動作
が可能となる。さらにこのメモリセルＳＭＣは負荷素子
を有していないため、約２０〜３０％の製造工程が削減
され得る。これにより歩留りが向上し、大幅なコストダ
ウンが期待できる。したがって、この半導体記憶装置は
ＳＲＡＭと同等の性能を有するにもかかわらず、ＳＲＡ
Ｍよりも大きい記憶容量を実現することができる。
込動作中にメモリセルのリフレッシュを行なうことがで
きるので、連続したバースト動作が可能となる。ここ
で、読出／書込データは一時的に入出力レジスタに格納
されるため、バースト動作中にリフレッシュを行なうこ
とによってデータが破壊されることはない。しかも、ワ
ード線ＷＬ１から順にすべてのワード線ＷＬ１〜ＷＬｘ
がリフレッシュのために選択されるので、すべてのメモ
リセルＳＭＣが均一にリフレッシュされる。また、メモ
リセルＳＭＣは高抵抗を有していないため、高抵抗負荷
型スタティックメモリセルに比べてレイアウト面積が小
さくなる。そのため、この半導体記憶装置の記憶容量を
大きくすることが可能である。また、このメモリセルＳ
ＭＣにおいてはドライバトランジスタ１０３および１０
４がクロスカップルされているため、そのアクセス速度
はダイナミックメモリセルよりも速く、しかもワード線
の電位が立上がるだけで、このメモリセルＳＭＣはリフ
レッシュされる。したがって、リフレッシュ時にセンス
アンプを動作させる必要がなく、全体として高速な動作
が可能となる。さらにこのメモリセルＳＭＣは負荷素子
を有していないため、約２０〜３０％の製造工程が削減
され得る。これにより歩留りが向上し、大幅なコストダ
ウンが期待できる。したがって、この半導体記憶装置は
ＳＲＡＭと同等の性能を有するにもかかわらず、ＳＲＡ
Ｍよりも大きい記憶容量を実現することができる。
【００６７】［実施例２］図５は、この発明の実施例２
による半導体記憶装置の全体構成を示すブロック図であ
る。図５を参照して、この半導体記憶装置におけるメモ
リセルＤＭＣは図１と異なり１つのアクセストランジス
タおよび１つのセルキャパシタを備える。したがって、
このメモリセルＤＭＣは図２２に示されたものと同じで
ある。
による半導体記憶装置の全体構成を示すブロック図であ
る。図５を参照して、この半導体記憶装置におけるメモ
リセルＤＭＣは図１と異なり１つのアクセストランジス
タおよび１つのセルキャパシタを備える。したがって、
このメモリセルＤＭＣは図２２に示されたものと同じで
ある。
【００６８】（１） バースト読出動作 次に、この半導体記憶装置のバースト読出動作について
図６のタイミングチャートを参照して説明する。この実
施例２においては、メモリセルＤＭＣからデータが読出
される前に、ビット線プリチャージ回路１４によってす
べてのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ
４ｍが中間電位Ｖｃｃ／２（Ｖｃｃは電源電位）にプリ
チャージされる。次いで、供給された外部アドレス信号
Ａｉに応答して１つのワード線ＷＬｉが選択される。こ
れにより選択されたワード線ＷＬｉに接続されたすべて
のメモリセルＤＭＣからデータが読出される。このメモ
リセルＤＭＣにおいては、セルキャパシタに電荷を蓄積
することによってデータを記憶している。したがって、
メモリセルＤＭＣのアクセストランジスタが導通状態と
なると、ビット線とセルキャパシタとの間で電荷の再配
置が行なわれる。たとえばセルキャパシタが十分に充電
されている場合は、アクセストランジスタが導通状態と
なると、セルキャパシタの電荷が対応するビット線に流
出し、そのビット線の電位が中間電位から僅かに上昇す
る。セルキャパシタが完全に放電されている場合にアク
セストランジスタが導通状態となると、対応するビット
線の電荷がセルキャパシタに流入し、そのビット線の電
位は中間電位Ｖｃｃ／２から僅かに低下する。このよう
にワード線が選択されると、すべてのビット線対ＢＬ
１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ４ｍの間に電位差が生
じる。各ビット線対間に生じた電位差は対応するセンス
アンプによって増幅される。したがって、この実施例２
においては、図６（ｇ）および（ｈ）に示されるよう
に、ワード線ＷＬｉの電位が立上がってから最初のｍビ
ットのデータＱｉが出力されるまでの時間が、上記実施
例１のそれよりも長くなる。上述したところが実施例１
のバースト読出動作と異なるところで、それ以外は実施
例１と同様であるので、その詳細な説明は省略する。
図６のタイミングチャートを参照して説明する。この実
施例２においては、メモリセルＤＭＣからデータが読出
される前に、ビット線プリチャージ回路１４によってす
べてのビット線対ＢＬ１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ
４ｍが中間電位Ｖｃｃ／２（Ｖｃｃは電源電位）にプリ
チャージされる。次いで、供給された外部アドレス信号
Ａｉに応答して１つのワード線ＷＬｉが選択される。こ
れにより選択されたワード線ＷＬｉに接続されたすべて
のメモリセルＤＭＣからデータが読出される。このメモ
リセルＤＭＣにおいては、セルキャパシタに電荷を蓄積
することによってデータを記憶している。したがって、
メモリセルＤＭＣのアクセストランジスタが導通状態と
なると、ビット線とセルキャパシタとの間で電荷の再配
置が行なわれる。たとえばセルキャパシタが十分に充電
されている場合は、アクセストランジスタが導通状態と
なると、セルキャパシタの電荷が対応するビット線に流
出し、そのビット線の電位が中間電位から僅かに上昇す
る。セルキャパシタが完全に放電されている場合にアク
セストランジスタが導通状態となると、対応するビット
線の電荷がセルキャパシタに流入し、そのビット線の電
位は中間電位Ｖｃｃ／２から僅かに低下する。このよう
にワード線が選択されると、すべてのビット線対ＢＬ
１，／ＢＬ１〜ＢＬ４ｍ，／ＢＬ４ｍの間に電位差が生
じる。各ビット線対間に生じた電位差は対応するセンス
アンプによって増幅される。したがって、この実施例２
においては、図６（ｇ）および（ｈ）に示されるよう
に、ワード線ＷＬｉの電位が立上がってから最初のｍビ
ットのデータＱｉが出力されるまでの時間が、上記実施
例１のそれよりも長くなる。上述したところが実施例１
のバースト読出動作と異なるところで、それ以外は実施
例１と同様であるので、その詳細な説明は省略する。
【００６９】（２） バースト書込動作 図７は、この半導体記憶装置のバースト書込動作を示す
タイミングチャートである。このバースト書込動作は、
上記実施例１のそれとほぼ同様であるので、その詳細な
説明は省略する。
タイミングチャートである。このバースト書込動作は、
上記実施例１のそれとほぼ同様であるので、その詳細な
説明は省略する。
【００７０】この実施例２によれば、上記実施例１と同
様にバースト読出／書込動作中にリフレッシュを行なう
ことができるので、バースト動作を連続的に行なうこと
ができる。また、ダイナミックメモリセルが使用されて
いるため、上記実施例１よりもアクセス速度が遅くな
り、しかもリフレッシュ時にはセンスアンプを動作させ
る必要があるため消費電流が増加するが、このダイナミ
ックメモリセルＤＭＣの占有面積はスタティックメモリ
セルＳＭＣのそれの４分の１となる。そのため、大きな
記憶容量を持つ半導体記憶装置を実現しやすく、その製
造コストも上記実施例１の約４分の１となる。
様にバースト読出／書込動作中にリフレッシュを行なう
ことができるので、バースト動作を連続的に行なうこと
ができる。また、ダイナミックメモリセルが使用されて
いるため、上記実施例１よりもアクセス速度が遅くな
り、しかもリフレッシュ時にはセンスアンプを動作させ
る必要があるため消費電流が増加するが、このダイナミ
ックメモリセルＤＭＣの占有面積はスタティックメモリ
セルＳＭＣのそれの４分の１となる。そのため、大きな
記憶容量を持つ半導体記憶装置を実現しやすく、その製
造コストも上記実施例１の約４分の１となる。
【００７１】［実施例３］図８は、この発明の実施例３
による半導体記憶装置の全体構成を示すブロック図であ
る。この実施例３は上記実施例１を２つのブロックＢ
１，Ｂ２に分割したものである。各ブロックは、メモリ
セルアレイ１０、行デコーダ１２、ビット線プリチャー
ジ回路１４、センスアンプおよび書込ドライバ列１６、
双方向転送バス群１７、入出力レジスタ列１８および双
方向転送バス群１９を備える。各ブロックは、上記実施
例１と同様に動作する。
による半導体記憶装置の全体構成を示すブロック図であ
る。この実施例３は上記実施例１を２つのブロックＢ
１，Ｂ２に分割したものである。各ブロックは、メモリ
セルアレイ１０、行デコーダ１２、ビット線プリチャー
ジ回路１４、センスアンプおよび書込ドライバ列１６、
双方向転送バス群１７、入出力レジスタ列１８および双
方向転送バス群１９を備える。各ブロックは、上記実施
例１と同様に動作する。
【００７２】この実施例３によれば、ワード線が分割さ
れ、その長さが上記実施例１の半分になっている。その
ため、１つのワード線が持つ負荷が小さくなり、上記実
施例１よりもワード線の電位を速く立上げることができ
る。なお、ビット線を複数に分割してもこれと同様の効
果が得られる。
れ、その長さが上記実施例１の半分になっている。その
ため、１つのワード線が持つ負荷が小さくなり、上記実
施例１よりもワード線の電位を速く立上げることができ
る。なお、ビット線を複数に分割してもこれと同様の効
果が得られる。
【００７３】［実施例４］図９は、この発明の実施例４
による半導体記憶装置の全体構成を示すブロック図であ
る。図９を参照して、この半導体記憶装置は、ＤＲＡＭ
系のメモリセルアレイ４１と、ＳＲＡＭ系のメモリセル
アレイ１０と備える。メモリセルアレイ４１には、３ｍ
のビット線対ＤＢＬ１，／ＤＢＬ１〜ＤＢＬ３ｍ，／Ｄ
ＢＬ３ｍが配置されている。メモリセルアレイ１０に
は、ｍのビット線対ＳＢＬ１，／ＳＢＬ１〜ＳＢＬｍ，
／ＳＢＬｍが配置されている。
による半導体記憶装置の全体構成を示すブロック図であ
る。図９を参照して、この半導体記憶装置は、ＤＲＡＭ
系のメモリセルアレイ４１と、ＳＲＡＭ系のメモリセル
アレイ１０と備える。メモリセルアレイ４１には、３ｍ
のビット線対ＤＢＬ１，／ＤＢＬ１〜ＤＢＬ３ｍ，／Ｄ
ＢＬ３ｍが配置されている。メモリセルアレイ１０に
は、ｍのビット線対ＳＢＬ１，／ＳＢＬ１〜ＳＢＬｍ，
／ＳＢＬｍが配置されている。
【００７４】メモリセルアレイ１０に対応してＳＲＡＭ
系のセンスアンプおよび書込ドライバ列４２が配置さ
れ、メモリセルアレイ４１に対応してＤＲＡＭ系のセン
スアンプおよび書込ドライバ列４４が配置されている。
また、センスアンプおよび書込ドライバ列４２に対応し
てＳＲＡＭ系の入出力レジスタ４７が配置され、センス
アンプおよび書込ドライバ列４４に対応してＤＲＡＭ系
の入出力レジスタ４８が配置されている。センスアンプ
および書込ドライバ列４２は、ｍ個のセンスアンプおよ
び書込ドライバ４２１〜４２ｍから構成される。センス
アンプおよび書込ドライバ列４４は、３ｍ個のセンスア
ンプおよび書込ドライバ４４１〜４４３ｍから構成され
る。入出力レジスタ４７は、センスアンプおよび書込ド
ライバ４２１〜４２ｍに対応するｍ個の入出力レジスタ
４７１〜４７ｍから構成される。入出力レジスタ列４８
は、センスアンプおよび書込ドライバ４４１〜４４３ｍ
に対応する３ｍ個の入出力レジスタ４８１〜４８３ｍか
ら構成される。
系のセンスアンプおよび書込ドライバ列４２が配置さ
れ、メモリセルアレイ４１に対応してＤＲＡＭ系のセン
スアンプおよび書込ドライバ列４４が配置されている。
また、センスアンプおよび書込ドライバ列４２に対応し
てＳＲＡＭ系の入出力レジスタ４７が配置され、センス
アンプおよび書込ドライバ列４４に対応してＤＲＡＭ系
の入出力レジスタ４８が配置されている。センスアンプ
および書込ドライバ列４２は、ｍ個のセンスアンプおよ
び書込ドライバ４２１〜４２ｍから構成される。センス
アンプおよび書込ドライバ列４４は、３ｍ個のセンスア
ンプおよび書込ドライバ４４１〜４４３ｍから構成され
る。入出力レジスタ４７は、センスアンプおよび書込ド
ライバ４２１〜４２ｍに対応するｍ個の入出力レジスタ
４７１〜４７ｍから構成される。入出力レジスタ列４８
は、センスアンプおよび書込ドライバ４４１〜４４３ｍ
に対応する３ｍ個の入出力レジスタ４８１〜４８３ｍか
ら構成される。
【００７５】センスアンプおよび書込ドライバ列４２お
よび入出力レジスタ４７の間には、ｍ本の双方向転送バ
ス４５１〜４５ｍからなる双方向転送バス群４５が配置
されている。センスアンプおよび書込ドライバ列４４お
よび入出力レジスタ列４８の間には、３ｍ本の双方向転
送バス４６１〜４６３ｍからなる双方向転送バス群４６
が配置されている。
よび入出力レジスタ４７の間には、ｍ本の双方向転送バ
ス４５１〜４５ｍからなる双方向転送バス群４５が配置
されている。センスアンプおよび書込ドライバ列４４お
よび入出力レジスタ列４８の間には、３ｍ本の双方向転
送バス４６１〜４６３ｍからなる双方向転送バス群４６
が配置されている。
【００７６】（１） バースト読出動作 図１０は、この半導体記憶装置のバースト読出動作を示
すタイミングチャートである。図１０のタイミングチャ
ートを参照して、外部アドレス信号Ａｉに応答して１つ
のワード線ＷＬｉが選択されると、その選択されたワー
ド線ＷＬｉに接続されたすべてのメモリセルＳＭＣおよ
びＤＭＣからデータがすべてのビット線対ＳＢＬ１，／
ＳＢＬ１〜ＳＢＬｍ，／ＳＢＬｍおよびＤＢＬ１，／Ｄ
ＢＬ１〜ＤＢＬ３ｍ，／ＤＢＬ３ｍに読出される。メモ
リセルＳＭＣはメモリセルＤＭＣよりも高速に動作する
ため、図１０（ｇ）および（ｈ）に示されるように、Ｓ
ＲＡＭ系のセンスアンプ４２１〜４２ｍの出力は、ＤＲ
ＡＭ系のセンスアンプ４４１〜４６３ｍの出力よりも速
く決定される。
すタイミングチャートである。図１０のタイミングチャ
ートを参照して、外部アドレス信号Ａｉに応答して１つ
のワード線ＷＬｉが選択されると、その選択されたワー
ド線ＷＬｉに接続されたすべてのメモリセルＳＭＣおよ
びＤＭＣからデータがすべてのビット線対ＳＢＬ１，／
ＳＢＬ１〜ＳＢＬｍ，／ＳＢＬｍおよびＤＢＬ１，／Ｄ
ＢＬ１〜ＤＢＬ３ｍ，／ＤＢＬ３ｍに読出される。メモ
リセルＳＭＣはメモリセルＤＭＣよりも高速に動作する
ため、図１０（ｇ）および（ｈ）に示されるように、Ｓ
ＲＡＭ系のセンスアンプ４２１〜４２ｍの出力は、ＤＲ
ＡＭ系のセンスアンプ４４１〜４６３ｍの出力よりも速
く決定される。
【００７７】したがって、センスアンプおよび書込ドラ
イバ列４２にはセンスアンプおよび書込ドライバ列４４
よりも速くｍビットのデータＱｉがラッチされる。この
ｍビットのデータＱｉは双方向転送バス群４５を介して
入出力レジスタ４７に転送されて出力される。このよう
にＳＲＡＭ系のメモリセルアレイ１０からｍビットのデ
ータが出力されている間に、ＤＲＡＭ系のメモリセルア
レイ４１からの３ｍビットのデータがセンスアンプおよ
び書込ドライバ列４４にラッチされる。３ｍビットのデ
ータは、双方向転送バス群４６を介して入出力レジスタ
列４８に転送される。入出力レジスタ列４８に格納され
た３ｍビットのデータのうちｍビットのデータＱｉ＋１
がデータＱｉに続いて出力される。次いで、入出力レジ
スタ列４８に格納された３ｍビットのデータのうち他の
ｍビットのデータＱｉ＋２が出力される。そして、入出
力レジスタ列４８に格納された３ｍビットのデータのう
ち残りｍビットのデータＱｉ＋３が出力される。
イバ列４２にはセンスアンプおよび書込ドライバ列４４
よりも速くｍビットのデータＱｉがラッチされる。この
ｍビットのデータＱｉは双方向転送バス群４５を介して
入出力レジスタ４７に転送されて出力される。このよう
にＳＲＡＭ系のメモリセルアレイ１０からｍビットのデ
ータが出力されている間に、ＤＲＡＭ系のメモリセルア
レイ４１からの３ｍビットのデータがセンスアンプおよ
び書込ドライバ列４４にラッチされる。３ｍビットのデ
ータは、双方向転送バス群４６を介して入出力レジスタ
列４８に転送される。入出力レジスタ列４８に格納され
た３ｍビットのデータのうちｍビットのデータＱｉ＋１
がデータＱｉに続いて出力される。次いで、入出力レジ
スタ列４８に格納された３ｍビットのデータのうち他の
ｍビットのデータＱｉ＋２が出力される。そして、入出
力レジスタ列４８に格納された３ｍビットのデータのう
ち残りｍビットのデータＱｉ＋３が出力される。
【００７８】４ｍビットのデータＱｉ〜Ｑｉ＋３がバー
スト出力されている間に、図１０（ｊ）に示されるよう
に１つのワード線の電位がＨレベルとなり、そのワード
線に接続されたメモリセルＳＭＣおよびＤＭＣがリフレ
ッシュされるのは、上述した実施例と同様である。
スト出力されている間に、図１０（ｊ）に示されるよう
に１つのワード線の電位がＨレベルとなり、そのワード
線に接続されたメモリセルＳＭＣおよびＤＭＣがリフレ
ッシュされるのは、上述した実施例と同様である。
【００７９】（２） バースト書込動作 図１１は、この半導体記憶装置のバースト書込動作を示
すタイミングチャートである。図１１に示されるよう
に、最初に入力されるｍビットのデータＱｉは対応する
ＳＲＡＭ系のｍ個のメモリセルＳＭＣに格納され、それ
に続く３ｍビットのデータＱｉ＋１〜Ｑｉ＋３は対応す
るＤＲＡＭ系のメモリセルＤＭＣに格納される。４ｍビ
ットのデータＱｉ〜Ｑｉ＋３が入出力レジスタ列４７お
よび４８に格納される間に、図１１（ｉ）に示されるよ
うに１つのワード線ＷＬ１の電位がＨレベルとなり、そ
のワード線ＷＬ１に接続されたすべてのメモリセルＳＭ
ＣおよびＤＭＣがリフレッシュされる点は、上述した実
施例と同様である。
すタイミングチャートである。図１１に示されるよう
に、最初に入力されるｍビットのデータＱｉは対応する
ＳＲＡＭ系のｍ個のメモリセルＳＭＣに格納され、それ
に続く３ｍビットのデータＱｉ＋１〜Ｑｉ＋３は対応す
るＤＲＡＭ系のメモリセルＤＭＣに格納される。４ｍビ
ットのデータＱｉ〜Ｑｉ＋３が入出力レジスタ列４７お
よび４８に格納される間に、図１１（ｉ）に示されるよ
うに１つのワード線ＷＬ１の電位がＨレベルとなり、そ
のワード線ＷＬ１に接続されたすべてのメモリセルＳＭ
ＣおよびＤＭＣがリフレッシュされる点は、上述した実
施例と同様である。
【００８０】この実施例４によれば、バースト読出／書
込動作中にリフレッシュを行なうことができるため、バ
ースト動作を連続的に行なうことができる。しかも、メ
モリセルのほとんどが１つのアクセストランジスタおよ
び１つのセルキャパシタから構成されるため、記憶容量
の大きい半導体記憶装置を容易に実現することができ
る。また、最初にアクセス速度の速いＳＲＡＭ系のメモ
リセルＳＭＣからデータが読出されるため、ワード線の
電位が立上げられた後直ちに正確なデータを読出すこと
ができる。
込動作中にリフレッシュを行なうことができるため、バ
ースト動作を連続的に行なうことができる。しかも、メ
モリセルのほとんどが１つのアクセストランジスタおよ
び１つのセルキャパシタから構成されるため、記憶容量
の大きい半導体記憶装置を容易に実現することができ
る。また、最初にアクセス速度の速いＳＲＡＭ系のメモ
リセルＳＭＣからデータが読出されるため、ワード線の
電位が立上げられた後直ちに正確なデータを読出すこと
ができる。
【００８１】［実施例５］図１２は、この発明の実施例
５による半導体記憶装置の全体構成を示すブロック図で
ある。図１２を参照して、この半導体記憶装置は２つの
ブロックＢ１，Ｂ２を備え、さらにそれらブロックを選
択するためのブロックデコーダ５０を備える。各ブロッ
クは、メモリセルアレイ１０と、行デコーダ１２と、ビ
ット線プリチャージ回路１４と、センスアンプおよび書
込ドライバ列１６と、読出バッファ５４と、書込バッフ
ァ５５と、マルチプレクサ（ＭＵＸ）５２とを備える。
５による半導体記憶装置の全体構成を示すブロック図で
ある。図１２を参照して、この半導体記憶装置は２つの
ブロックＢ１，Ｂ２を備え、さらにそれらブロックを選
択するためのブロックデコーダ５０を備える。各ブロッ
クは、メモリセルアレイ１０と、行デコーダ１２と、ビ
ット線プリチャージ回路１４と、センスアンプおよび書
込ドライバ列１６と、読出バッファ５４と、書込バッフ
ァ５５と、マルチプレクサ（ＭＵＸ）５２とを備える。
【００８２】バーストカウンタ３２の出力はブロックデ
コーダ５０およびマルチプレクサ５２に与えられる。ブ
ロックデコーダ５０はバーストカウンタ３２の出力に応
答して、ブロックＢ１を活性化するためのブロック信号
ＢＬＫ１か、あるいはブロックＢ２を活性化するための
ブロック信号ＢＬＫ２を生成する。ブロック信号ＢＬＫ
１またはＢＬＫ２は、マルチプレクサ５２、読出バッフ
ァ５４および書込バッファ５５に与えられる。リフレッ
シュカウンタ３８からのリフレッシュアドレス信号ｒｅ
ｆＡｄｄはブロックＢ１およびＢ２のマルチプレクサ５
２にそれぞれ与えられる。マルチプレクサ５２はブロッ
ク信号ＢＬＫ１またはＢＬＫ２に応答して、アドレスレ
ジスタ２２およびバーストカウンタ３２からのアドレス
信号か、リフレッシュカウンタ３８からのリフレッシュ
アドレス信号ｒｅｆＡｄｄかを選択し、その選択された
アドレス信号を行デコーダ１２へ与える。読出バッファ
５４および書込バッファ５５は、ブロック信号ＢＬＫ１
またはＢＬＫ２に応答して活性化される。したがって、
ブロックＢ１およびＢ２における読出バッファ５４およ
び書込バッファ５５はマルチプレクサを構成する。
コーダ５０およびマルチプレクサ５２に与えられる。ブ
ロックデコーダ５０はバーストカウンタ３２の出力に応
答して、ブロックＢ１を活性化するためのブロック信号
ＢＬＫ１か、あるいはブロックＢ２を活性化するための
ブロック信号ＢＬＫ２を生成する。ブロック信号ＢＬＫ
１またはＢＬＫ２は、マルチプレクサ５２、読出バッフ
ァ５４および書込バッファ５５に与えられる。リフレッ
シュカウンタ３８からのリフレッシュアドレス信号ｒｅ
ｆＡｄｄはブロックＢ１およびＢ２のマルチプレクサ５
２にそれぞれ与えられる。マルチプレクサ５２はブロッ
ク信号ＢＬＫ１またはＢＬＫ２に応答して、アドレスレ
ジスタ２２およびバーストカウンタ３２からのアドレス
信号か、リフレッシュカウンタ３８からのリフレッシュ
アドレス信号ｒｅｆＡｄｄかを選択し、その選択された
アドレス信号を行デコーダ１２へ与える。読出バッファ
５４および書込バッファ５５は、ブロック信号ＢＬＫ１
またはＢＬＫ２に応答して活性化される。したがって、
ブロックＢ１およびＢ２における読出バッファ５４およ
び書込バッファ５５はマルチプレクサを構成する。
【００８３】（１） バースト読出動作 図１３は、この半導体記憶装置のバースト読出動作の一
例を示すタイミングチャートである。図１３に示される
ように、アドレスストローブ信号ＡＤＳがＨレベルの間
にクロック信号ＣＬＯＣＫが立上がると、外部アドレス
信号Ａｉがアドレスレジスタ２２に取込まれる。この外
部アドレス信号Ａｉのうち２ビットはバーストカウンタ
３２に格納される。バーストカウンタ３２は、アドバン
ス信号ＡＤＶがＨレベルの間にクロック信号ＣＬＯＣＫ
が立上がると、インクリメントされる。バーストカウン
タ３２内の値はブロックデコーダ５０に与えられる。し
たがって、ブロックデコーダ５０はブロック信号ＢＬＫ
１およびＢＬＫ２を交互にＨレベルにする。すなわち、
ブロックデコーダ５０はブロックＢ１およびＢ２を交互
に選択する。ブロック信号ＢＬＫ１がＨレベルのとき、
ブロックＢ１におけるマルチプレクサ５２はアドレスレ
ジスタ２２およびバーストカウンタ３２からのアドレス
信号を行デコーダ１２へ供給する。したがって、ブロッ
クＢ１においては、行デコーダ１２がその外部アドレス
信号Ａｉに対応する１つのワード線ＷＬｉを選択する。
ワード線ＷＬｉが選択されると、その選択されたワード
線ＷＬｉに接続されたすべてのメモリセルＳＭＣからビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータ
が読出され、さらにセンスアンプ列１６および読出バッ
ファ５４を介してｍビットのデータＱｉが出力される。
例を示すタイミングチャートである。図１３に示される
ように、アドレスストローブ信号ＡＤＳがＨレベルの間
にクロック信号ＣＬＯＣＫが立上がると、外部アドレス
信号Ａｉがアドレスレジスタ２２に取込まれる。この外
部アドレス信号Ａｉのうち２ビットはバーストカウンタ
３２に格納される。バーストカウンタ３２は、アドバン
ス信号ＡＤＶがＨレベルの間にクロック信号ＣＬＯＣＫ
が立上がると、インクリメントされる。バーストカウン
タ３２内の値はブロックデコーダ５０に与えられる。し
たがって、ブロックデコーダ５０はブロック信号ＢＬＫ
１およびＢＬＫ２を交互にＨレベルにする。すなわち、
ブロックデコーダ５０はブロックＢ１およびＢ２を交互
に選択する。ブロック信号ＢＬＫ１がＨレベルのとき、
ブロックＢ１におけるマルチプレクサ５２はアドレスレ
ジスタ２２およびバーストカウンタ３２からのアドレス
信号を行デコーダ１２へ供給する。したがって、ブロッ
クＢ１においては、行デコーダ１２がその外部アドレス
信号Ａｉに対応する１つのワード線ＷＬｉを選択する。
ワード線ＷＬｉが選択されると、その選択されたワード
線ＷＬｉに接続されたすべてのメモリセルＳＭＣからビ
ット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍにデータ
が読出され、さらにセンスアンプ列１６および読出バッ
ファ５４を介してｍビットのデータＱｉが出力される。
【００８４】一方、ブロック信号ＢＬＫ１がＨレベルの
とき、ブロックＢＬＫ２はＬレベルであるので、ブロッ
クＢ２におけるマルチプレクサ５２はリフレッシュカウ
ンタ３８からのリフレッシュアドレスＢ１を行デコーダ
１２へ供給する。したがって、ブロックＢ２において
は、行デコーダ１２はそのリフレッシュアドレス信号Ｂ
１に対応するワード線を選択する。これによりその選択
されたワード線に接続されたすべてのメモリセルがリフ
レッシュされる。
とき、ブロックＢＬＫ２はＬレベルであるので、ブロッ
クＢ２におけるマルチプレクサ５２はリフレッシュカウ
ンタ３８からのリフレッシュアドレスＢ１を行デコーダ
１２へ供給する。したがって、ブロックＢ２において
は、行デコーダ１２はそのリフレッシュアドレス信号Ｂ
１に対応するワード線を選択する。これによりその選択
されたワード線に接続されたすべてのメモリセルがリフ
レッシュされる。
【００８５】次いで、アドバンス信号ＡＤＶがＨレベル
の間にクロック信号ＣＬＯＣＫが立上がると、バースト
カウンタ３２はインクリメントされる。したがって、ブ
ロック信号ＢＬＫ２がＨレベルになると、アドレスレジ
スタ２２およびバーストカウンタ３２からの内部アドレ
ス信号Ａｉ＋１がブロックＢ２におけるマルチプレクサ
５２を介して行デコーダ１２へ供給される。したがっ
て、行デコーダ１２はその内部アドレス信号Ａｉ＋１に
対応するワード線ＷＬｉ＋１を選択する。選択されたワ
ード線ＷＬｉ＋１の電位は、図１３（ｇ）に示すように
Ｈレベルとなり、これによりその選択されたワード線Ｗ
Ｌｉ＋１に接続されたすべてのメモリセルＳＭＣからｍ
ビットのデータＱｉ＋１が出力される。
の間にクロック信号ＣＬＯＣＫが立上がると、バースト
カウンタ３２はインクリメントされる。したがって、ブ
ロック信号ＢＬＫ２がＨレベルになると、アドレスレジ
スタ２２およびバーストカウンタ３２からの内部アドレ
ス信号Ａｉ＋１がブロックＢ２におけるマルチプレクサ
５２を介して行デコーダ１２へ供給される。したがっ
て、行デコーダ１２はその内部アドレス信号Ａｉ＋１に
対応するワード線ＷＬｉ＋１を選択する。選択されたワ
ード線ＷＬｉ＋１の電位は、図１３（ｇ）に示すように
Ｈレベルとなり、これによりその選択されたワード線Ｗ
Ｌｉ＋１に接続されたすべてのメモリセルＳＭＣからｍ
ビットのデータＱｉ＋１が出力される。
【００８６】一方、ブロック信号ＢＬＫ２がＨレベルの
とき、ブロック信号ＢＬＫ１はＬレベルとなるため、リ
フレッシュカウンタ３８からのリフレッシュアドレス信
号Ａ１はブロックＢ１におけるマルチプレクサ５２を介
して行デコーダ１２へ供給される。したがって、行デコ
ーダ１２はそのリフレッシュアドレス信号Ａ１に対応す
るワード線を選択し、これによりその選択されたワード
線に接続されたすべてのメモリセルＳＭＣがリフレッシ
ュされる。
とき、ブロック信号ＢＬＫ１はＬレベルとなるため、リ
フレッシュカウンタ３８からのリフレッシュアドレス信
号Ａ１はブロックＢ１におけるマルチプレクサ５２を介
して行デコーダ１２へ供給される。したがって、行デコ
ーダ１２はそのリフレッシュアドレス信号Ａ１に対応す
るワード線を選択し、これによりその選択されたワード
線に接続されたすべてのメモリセルＳＭＣがリフレッシ
ュされる。
【００８７】以下同様にして、ブロックＢ１からｍビッ
トのデータＱｉ＋２が出力される間にブロックＢ２にお
けるメモリセルがリフレッシュされ、さらにブロックＢ
２からｍビットのデータＱｉ＋３が出力される間にブロ
ックＢ１内のメモリセルがリフレッシュされる。
トのデータＱｉ＋２が出力される間にブロックＢ２にお
けるメモリセルがリフレッシュされ、さらにブロックＢ
２からｍビットのデータＱｉ＋３が出力される間にブロ
ックＢ１内のメモリセルがリフレッシュされる。
【００８８】このように１つの外部アドレス信号Ａｉに
応答して、ｍビットのデータがブロックＢ１およびＢ２
から交互に読出される。このような一連のバースト動作
中において、ブロックＢ１からデータが読出されている
間にブロックＢ２内のメモリセルがリフレッシュされ、
逆にブロックＢ２からデータが読出されている間にブロ
ックＢ１内のメモリセルがリフレッシュされる。
応答して、ｍビットのデータがブロックＢ１およびＢ２
から交互に読出される。このような一連のバースト動作
中において、ブロックＢ１からデータが読出されている
間にブロックＢ２内のメモリセルがリフレッシュされ、
逆にブロックＢ２からデータが読出されている間にブロ
ックＢ１内のメモリセルがリフレッシュされる。
【００８９】（２） バースト書込動作 図１４は、この半導体記憶装置のバースト書込動作の一
例を示すタイミングチャートである。図１４に示される
ように、最初に供給されたｍビットのデータＱｉは、内
部アドレス信号Ａｉに対応するワード線に接続されたメ
モリセルＳＭＣに書込まれる。一方、ブロックＢ１への
書込中に、ブロックＢ２においてはリフレッシュアドレ
ス信号Ｂ１に対応するワード線に接続されたメモリセル
ＳＭＣがリフレッシュされる。
例を示すタイミングチャートである。図１４に示される
ように、最初に供給されたｍビットのデータＱｉは、内
部アドレス信号Ａｉに対応するワード線に接続されたメ
モリセルＳＭＣに書込まれる。一方、ブロックＢ１への
書込中に、ブロックＢ２においてはリフレッシュアドレ
ス信号Ｂ１に対応するワード線に接続されたメモリセル
ＳＭＣがリフレッシュされる。
【００９０】続いて供給されたｍビットのデータＱｉ＋
１は、ブロックＢ２内の内部アドレス信号Ａｉ＋１に対
応するワード線に接続されたメモリセルＳＭＣに書込ま
れる。一方、この書込中に、ブロックＢ１においては、
リフレッシュアドレス信号Ａ１に対応するワード線に接
続されたメモリセルＳＭＣがリフレッシュされる。
１は、ブロックＢ２内の内部アドレス信号Ａｉ＋１に対
応するワード線に接続されたメモリセルＳＭＣに書込ま
れる。一方、この書込中に、ブロックＢ１においては、
リフレッシュアドレス信号Ａ１に対応するワード線に接
続されたメモリセルＳＭＣがリフレッシュされる。
【００９１】以下同様にして、続いて供給されたｍビッ
トのデータＱｉ＋２はブロックＢ１内のメモリセルに書
込まれ、その間にブロックＢ２内のメモリセルがリフレ
ッシュされる。さらに続いて供給されたｍビットのデー
タＱｉ＋３はブロックＢ２内のメモリセルに書込まれ、
その間にブロックＢ１内のメモリセルがリフレッシュさ
れる。
トのデータＱｉ＋２はブロックＢ１内のメモリセルに書
込まれ、その間にブロックＢ２内のメモリセルがリフレ
ッシュされる。さらに続いて供給されたｍビットのデー
タＱｉ＋３はブロックＢ２内のメモリセルに書込まれ、
その間にブロックＢ１内のメモリセルがリフレッシュさ
れる。
【００９２】このように１つの外部アドレス信号Ａｉに
応答して、ｍビットずつ４回にわたって連続的に供給さ
れたデータＱｉ〜Ｑｉ＋３は、ブロックＢ１およびＢ２
に交互に書込まれる。そして、ブロックＢ１内のメモリ
セルＳＭＣにデータが書込まれている間にブロックＢ２
内のメモリセルがリフレッシュされ、逆にブロックＢ２
内のメモリセルＳＭＣにデータが書込まれている間にブ
ロックＢ１内のメモリセルＳＭＣがリフレッシュされ
る。すなわち、ブロックＢ１およびＢ２にわたって一連
のバースト動作が行なわれている最中にリフレッシュ動
作が行なわれている。
応答して、ｍビットずつ４回にわたって連続的に供給さ
れたデータＱｉ〜Ｑｉ＋３は、ブロックＢ１およびＢ２
に交互に書込まれる。そして、ブロックＢ１内のメモリ
セルＳＭＣにデータが書込まれている間にブロックＢ２
内のメモリセルがリフレッシュされ、逆にブロックＢ２
内のメモリセルＳＭＣにデータが書込まれている間にブ
ロックＢ１内のメモリセルＳＭＣがリフレッシュされ
る。すなわち、ブロックＢ１およびＢ２にわたって一連
のバースト動作が行なわれている最中にリフレッシュ動
作が行なわれている。
【００９３】（３） バースト読出動作 図１５は、この半導体記憶装置のバースト読出動作の他
の例を示すタイミングチャートである。図１５に示され
るように、このバースト読出動作においては、ブロック
Ｂ１内のメモリセルＳＭＣからデータＱｉおよびＱｉ＋
１が連続的に読出され、次いでブロックＢ２内のメモリ
セルＳＭＣからデータＱｉ＋２およびＱｉ＋３が連続的
に読出される。一方、ブロックＢ１内のメモリセルＳＭ
ＣからデータＱｉおよびＱｉ＋１が連続的に読出されて
いる間に、ブロックＢ２内のメモリセルＳＭＣが連続的
にリフレッシュされる。また、ブロックＢ２内のメモリ
セルＳＭＣからデータＱｉ＋２およびＱｉ＋３が連続的
に読出されている間に、ブロックＢ１内のメモリセルが
連続的にリフレッシュされる。
の例を示すタイミングチャートである。図１５に示され
るように、このバースト読出動作においては、ブロック
Ｂ１内のメモリセルＳＭＣからデータＱｉおよびＱｉ＋
１が連続的に読出され、次いでブロックＢ２内のメモリ
セルＳＭＣからデータＱｉ＋２およびＱｉ＋３が連続的
に読出される。一方、ブロックＢ１内のメモリセルＳＭ
ＣからデータＱｉおよびＱｉ＋１が連続的に読出されて
いる間に、ブロックＢ２内のメモリセルＳＭＣが連続的
にリフレッシュされる。また、ブロックＢ２内のメモリ
セルＳＭＣからデータＱｉ＋２およびＱｉ＋３が連続的
に読出されている間に、ブロックＢ１内のメモリセルが
連続的にリフレッシュされる。
【００９４】このようにブロックＢ１およびＢ２にわた
って２回ずつ交互にデータが読出される場合において、
データが読出されていないブロック内のメモリセルがリ
フレッシュされてもよい。
って２回ずつ交互にデータが読出される場合において、
データが読出されていないブロック内のメモリセルがリ
フレッシュされてもよい。
【００９５】（４） バースト書込動作 図１６は、この半導体記憶装置のバースト書込動作の他
の例を示すタイミングチャートである。図１６に示され
るように、このバースト書込動作においては、データＱ
ｉおよびＱｉ＋１がブロックＢ１内のメモリセルＳＭＣ
に連続的に書込まれ、データＱｉ＋２およびＱｉ＋３が
ブロックＢ２内のメモリセルＳＭＣに連続的に書込まれ
る。一方、ブロックＢ１内のメモリセルＳＭＣにデータ
ＱｉおよびＱｉ＋１が連続的に書込まれている間に、ブ
ロックＢ２内のメモリセルＳＭＣが連続的にリフレッシ
ュされる。また、ブロックＢ２内のメモリセルＳＭＣに
データＱｉ＋２およびＱｉ＋３が連続的に書込まれてい
る間に、ブロックＢ１内のメモリセルＳＭＣがリフレッ
シュされる。
の例を示すタイミングチャートである。図１６に示され
るように、このバースト書込動作においては、データＱ
ｉおよびＱｉ＋１がブロックＢ１内のメモリセルＳＭＣ
に連続的に書込まれ、データＱｉ＋２およびＱｉ＋３が
ブロックＢ２内のメモリセルＳＭＣに連続的に書込まれ
る。一方、ブロックＢ１内のメモリセルＳＭＣにデータ
ＱｉおよびＱｉ＋１が連続的に書込まれている間に、ブ
ロックＢ２内のメモリセルＳＭＣが連続的にリフレッシ
ュされる。また、ブロックＢ２内のメモリセルＳＭＣに
データＱｉ＋２およびＱｉ＋３が連続的に書込まれてい
る間に、ブロックＢ１内のメモリセルＳＭＣがリフレッ
シュされる。
【００９６】このようにブロックＢ１およびＢ２に連続
的にデータが書込まれる場合において、データが書込ま
れていないブロック内のメモリセルがリフレッシュされ
てもよい。
的にデータが書込まれる場合において、データが書込ま
れていないブロック内のメモリセルがリフレッシュされ
てもよい。
【００９７】［実施例６］上述した実施例では１回のバ
ースト動作中に１回のリフレッシュ動作が行なわれてい
るが、１回のバースト動作の時間が長い場合は１回のバ
ースト動作中に２回以上のリフレッシュ動作が行なわれ
てもよい。図１７は、１回のバースト読出動作中に３回
のリフレッシュ動作が行なわれる場合を示すタイミング
チャートである。
ースト動作中に１回のリフレッシュ動作が行なわれてい
るが、１回のバースト動作の時間が長い場合は１回のバ
ースト動作中に２回以上のリフレッシュ動作が行なわれ
てもよい。図１７は、１回のバースト読出動作中に３回
のリフレッシュ動作が行なわれる場合を示すタイミング
チャートである。
【００９８】図１７に示されるように、外部アドレス信
号Ａｉに応答して１つのワード線ＷＬｉが選択される
と、その選択されたワード線ＷＬｉに接続されたすべて
のメモリセルからデータが読出される。この場合におい
ては１つのアドレスストローブ信号ＡＤＳに対して７つ
のアドバンス信号ＡＤＶが与えられるので、それぞれｍ
ビットのデータＱｉ〜Ｑｉ＋７が８回にわたって連続的
に出力される。したがって図１７（ｆ）に示されるよう
にワード線の非選択期間が長くなるため、この間に３つ
のワード線が連続的に選択され、これにより、それら選
択された３つのワード線に接続されたすべてのメモリセ
ルがリフレッシュされる。
号Ａｉに応答して１つのワード線ＷＬｉが選択される
と、その選択されたワード線ＷＬｉに接続されたすべて
のメモリセルからデータが読出される。この場合におい
ては１つのアドレスストローブ信号ＡＤＳに対して７つ
のアドバンス信号ＡＤＶが与えられるので、それぞれｍ
ビットのデータＱｉ〜Ｑｉ＋７が８回にわたって連続的
に出力される。したがって図１７（ｆ）に示されるよう
にワード線の非選択期間が長くなるため、この間に３つ
のワード線が連続的に選択され、これにより、それら選
択された３つのワード線に接続されたすべてのメモリセ
ルがリフレッシュされる。
【００９９】［実施例７］図１８は、この発明の実施例
７による半導体記憶装置の全体構成を示すブロック図で
ある。図１８を参照して、この半導体記憶装置における
各ブロックは、図１２の実施例５と異なり、列デコーダ
６０と、マルチプレクサ６２と、センスアンプおよび書
込ドライバ１６１とを備える。この実施例７において
は、バーストカウンタ３２からの内部アドレス信号はマ
ルチプレクサ５２および行デコーダ１２を介して列デコ
ーダ６０に供給される。マルチプレクサ６２は、列デコ
ーダ６０からのデコード信号に応答してビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのうち１つを選択し、
このマルチプレクサ６２に対応して設けられた１つのセ
ンスアンプおよび書込ドライバ１６１にその選択された
１つのビット線対を接続する。
７による半導体記憶装置の全体構成を示すブロック図で
ある。図１８を参照して、この半導体記憶装置における
各ブロックは、図１２の実施例５と異なり、列デコーダ
６０と、マルチプレクサ６２と、センスアンプおよび書
込ドライバ１６１とを備える。この実施例７において
は、バーストカウンタ３２からの内部アドレス信号はマ
ルチプレクサ５２および行デコーダ１２を介して列デコ
ーダ６０に供給される。マルチプレクサ６２は、列デコ
ーダ６０からのデコード信号に応答してビット線対ＢＬ
１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのうち１つを選択し、
このマルチプレクサ６２に対応して設けられた１つのセ
ンスアンプおよび書込ドライバ１６１にその選択された
１つのビット線対を接続する。
【０１００】したがって、バースト読出動作において
は、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに
読出されたｍビットのデータのうち１つがマルチプレク
サ６２によってセンスアンプ１６１に供給される。その
供給されたデータはセンスアンプ１６１によって増幅さ
れ、さらに読出バッファ５４を介して出力される。これ
と同様に、残り（ｍ−１）ビットのデータも１ビットず
つセンスアンプ１６１に供給され、さらに読出バッファ
５４を介して出力される。
は、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに
読出されたｍビットのデータのうち１つがマルチプレク
サ６２によってセンスアンプ１６１に供給される。その
供給されたデータはセンスアンプ１６１によって増幅さ
れ、さらに読出バッファ５４を介して出力される。これ
と同様に、残り（ｍ−１）ビットのデータも１ビットず
つセンスアンプ１６１に供給され、さらに読出バッファ
５４を介して出力される。
【０１０１】一方、バースト書込動作においては、ｍビ
ットのデータが書込バッファ５５を介して書込ドライバ
１６１に順次供給される。その供給されたデータは書込
ドライバ１６１によって増幅され、さらにマルチプレク
サ６２によってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，
／ＢＬｍへ順次供給される。
ットのデータが書込バッファ５５を介して書込ドライバ
１６１に順次供給される。その供給されたデータは書込
ドライバ１６１によって増幅され、さらにマルチプレク
サ６２によってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，
／ＢＬｍへ順次供給される。
【０１０２】この実施例７においても、ブロックＢ１に
おいて読出動作が行なわれている最中にブロックＢ２に
おいてリフレッシュ動作が行なわれ、逆にブロックＢ２
において読出動作が行なわれている最中にブロックＢ１
においてリフレッシュ動作が行なわれる。また、ブロッ
クＢ１において書込動作が行なわれている最中にブロッ
クＢ２においてリフレッシュ動作が行なわれ、逆にブロ
ックＢ２において書込動作が行なわれている最中にブロ
ックＢ１においてリフレッシュ動作が行なわれる。
おいて読出動作が行なわれている最中にブロックＢ２に
おいてリフレッシュ動作が行なわれ、逆にブロックＢ２
において読出動作が行なわれている最中にブロックＢ１
においてリフレッシュ動作が行なわれる。また、ブロッ
クＢ１において書込動作が行なわれている最中にブロッ
クＢ２においてリフレッシュ動作が行なわれ、逆にブロ
ックＢ２において書込動作が行なわれている最中にブロ
ックＢ１においてリフレッシュ動作が行なわれる。
【０１０３】この実施例７によれば、列デコーダ６０お
よびマルチプレクサ６２によってビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍのうち１つが選択されるた
め、センスアンプおよび書込ドライバ１６１は１つだけ
設けられればよい。
よびマルチプレクサ６２によってビット線対ＢＬ１，／
ＢＬ１〜ＢＬｍ，／ＢＬｍのうち１つが選択されるた
め、センスアンプおよび書込ドライバ１６１は１つだけ
設けられればよい。
【０１０４】［実施例８］図１９は、この発明の実施例
８による半導体記憶装置の全体構成を示すブロック図で
ある。図１９を参照して、この半導体記憶装置は、ｑ個
のブロックＢ１〜Ｂｑと、ブロック選択デコーダ６４と
を備える。各ブロックは、メモリセルアレイ１０と、行
デコーダ１２と、ビット線プリチャージ回路１４と、セ
ンスアンプおよび書込ドライバ列１６と、入出力レジス
タ列１８と、マルチプレクサ５２と、ＯＲゲート６６と
を備える。マルチプレクサ５２は、リフレッシュイネー
ブル信号ＲＥＦＥがＬレベルのとき、アドレスレジスタ
２２からの（ｎ−２−ｐ）ビットの内部アドレス信号を
行デコーダ１２に供給し、リフレッシュイネーブル信号
ＲＥＦＥがＨレベルのとき、リフレッシュカウンタ３８
からの（ｎ−２−ｐ）ビットのリフレッシュアドレス信
号ｒｅｆＡｄｄを行デコーダ１２に供給する。ブロック
選択デコーダ６４は、アドレスレジスタ２２からのｐビ
ットの内部アドレス信号に応答してブロック選択信号Ｂ
Ｓ１〜ＢＳｑのうち１つをＨレベルとする。ＯＲゲート
６６は１つのブロック選択信号およびリフレッシュイネ
ーブル信号ＲＥＦＥを受け、そのＯＲ出力を行デコー
ダ、センスアンプおよび書込ドライバ列１６および入出
力レジスタ列１８に供給する。したがって、各ブロック
は、対応するブロック選択信号またはリフレッシュイネ
ーブル信号ＲＥＦＥのいずれかがＨレベルのとき、活性
化される。
８による半導体記憶装置の全体構成を示すブロック図で
ある。図１９を参照して、この半導体記憶装置は、ｑ個
のブロックＢ１〜Ｂｑと、ブロック選択デコーダ６４と
を備える。各ブロックは、メモリセルアレイ１０と、行
デコーダ１２と、ビット線プリチャージ回路１４と、セ
ンスアンプおよび書込ドライバ列１６と、入出力レジス
タ列１８と、マルチプレクサ５２と、ＯＲゲート６６と
を備える。マルチプレクサ５２は、リフレッシュイネー
ブル信号ＲＥＦＥがＬレベルのとき、アドレスレジスタ
２２からの（ｎ−２−ｐ）ビットの内部アドレス信号を
行デコーダ１２に供給し、リフレッシュイネーブル信号
ＲＥＦＥがＨレベルのとき、リフレッシュカウンタ３８
からの（ｎ−２−ｐ）ビットのリフレッシュアドレス信
号ｒｅｆＡｄｄを行デコーダ１２に供給する。ブロック
選択デコーダ６４は、アドレスレジスタ２２からのｐビ
ットの内部アドレス信号に応答してブロック選択信号Ｂ
Ｓ１〜ＢＳｑのうち１つをＨレベルとする。ＯＲゲート
６６は１つのブロック選択信号およびリフレッシュイネ
ーブル信号ＲＥＦＥを受け、そのＯＲ出力を行デコー
ダ、センスアンプおよび書込ドライバ列１６および入出
力レジスタ列１８に供給する。したがって、各ブロック
は、対応するブロック選択信号またはリフレッシュイネ
ーブル信号ＲＥＦＥのいずれかがＨレベルのとき、活性
化される。
【０１０５】（１） バースト読出動作 図２０は、この半導体記憶装置のバースト読出動作を示
すタイミングチャートである。たとえばブロック選択信
号ＢＳ１〜ＢＳｑのうちブロック選択信号ＢＳ１だけが
Ｈレベルになると、ブロックＢ１だけが活性化される。
したがって、アドレスレジスタ２２内の外部アドレス信
号Ａｉのうち（ｎ−２−ｐ）ビットの内部アドレス信号
がブロックＢ１におけるマルチプレクサ５２を介して行
デコーダ１２に供給される。行デコーダ１２はその供給
された内部アドレス信号に応答して１つのワード線を選
択する。その選択されたワード線の電位は、図２０
（ｈ）に示されるようにＨレベルとなる。これによりそ
の選択されたワード線に接続されたすべてのメモリセル
からデータが読出され、さらにセンスアンプ列１６およ
び双方向転送バス１７を介して入出力レジスタ列１８に
ラッチされる。入出力レジスタ列１８にラッチされた４
ｍビットのデータは、バーストカウンタ３２に応答し
て、ｍビットずつ出力される。すなわち、図２０（ｊ）
に示されるように、最初にｍビットのデータＱｉが出力
され、続いてデータＱｉ＋１が出力され、さらに続いて
データＱｉ＋２が出力され、最後にデータＱｉ＋３が出
力される。
すタイミングチャートである。たとえばブロック選択信
号ＢＳ１〜ＢＳｑのうちブロック選択信号ＢＳ１だけが
Ｈレベルになると、ブロックＢ１だけが活性化される。
したがって、アドレスレジスタ２２内の外部アドレス信
号Ａｉのうち（ｎ−２−ｐ）ビットの内部アドレス信号
がブロックＢ１におけるマルチプレクサ５２を介して行
デコーダ１２に供給される。行デコーダ１２はその供給
された内部アドレス信号に応答して１つのワード線を選
択する。その選択されたワード線の電位は、図２０
（ｈ）に示されるようにＨレベルとなる。これによりそ
の選択されたワード線に接続されたすべてのメモリセル
からデータが読出され、さらにセンスアンプ列１６およ
び双方向転送バス１７を介して入出力レジスタ列１８に
ラッチされる。入出力レジスタ列１８にラッチされた４
ｍビットのデータは、バーストカウンタ３２に応答し
て、ｍビットずつ出力される。すなわち、図２０（ｊ）
に示されるように、最初にｍビットのデータＱｉが出力
され、続いてデータＱｉ＋１が出力され、さらに続いて
データＱｉ＋２が出力され、最後にデータＱｉ＋３が出
力される。
【０１０６】一方、このようにデータがバースト出力さ
れている間に、図２０（ｆ）に示されるようにリフレッ
シュイネーブル信号ＲＥＦＥがＨレベルになると、その
リフレッシュイネーブル信号ＲＥＦＥはすべてのブロッ
クＢ１〜ＢｑにおけるＯＲゲート６６を介して行デコー
ダ１２などへ供給される。したがって、非選択のブロッ
クＢ２〜Ｂｑも活性化される。また、リフレッシュイネ
ーブル信号ＲＥＦＥがＨレベルになると、リフレッシュ
カウンタ３８からのリフレッシュアドレス信号Ａ１がす
べてのブロックＢ１〜Ｂｑにおけるマルチプレクサ５２
を介して行デコーダ１２へ供給される。したがって、選
択されたブロックＢ１だけでなく、非選択のブロックＢ
２〜Ｂｑにおいても、図２０（ｉ）および（ｌ）に示さ
れるように、そのリフレッシュアドレス信号Ａ１に対応
する１つのワード線の電位がＨレベルとなる。これによ
りその選択されたワード線に接続されたすべてのメモリ
セルがリフレッシュされる。なお、リフレッシュアドレ
ス信号ｒｅｆＡｄｄはリフレッシュイネーブル信号ＲＥ
ＦＥの立下がりに応答してインクリメントされる。
れている間に、図２０（ｆ）に示されるようにリフレッ
シュイネーブル信号ＲＥＦＥがＨレベルになると、その
リフレッシュイネーブル信号ＲＥＦＥはすべてのブロッ
クＢ１〜ＢｑにおけるＯＲゲート６６を介して行デコー
ダ１２などへ供給される。したがって、非選択のブロッ
クＢ２〜Ｂｑも活性化される。また、リフレッシュイネ
ーブル信号ＲＥＦＥがＨレベルになると、リフレッシュ
カウンタ３８からのリフレッシュアドレス信号Ａ１がす
べてのブロックＢ１〜Ｂｑにおけるマルチプレクサ５２
を介して行デコーダ１２へ供給される。したがって、選
択されたブロックＢ１だけでなく、非選択のブロックＢ
２〜Ｂｑにおいても、図２０（ｉ）および（ｌ）に示さ
れるように、そのリフレッシュアドレス信号Ａ１に対応
する１つのワード線の電位がＨレベルとなる。これによ
りその選択されたワード線に接続されたすべてのメモリ
セルがリフレッシュされる。なお、リフレッシュアドレ
ス信号ｒｅｆＡｄｄはリフレッシュイネーブル信号ＲＥ
ＦＥの立下がりに応答してインクリメントされる。
【０１０７】（２） バースト書込動作 図２１は、この半導体記憶装置のバースト書込動作を示
すタイミングチャートである。バースト書込動作におい
ては、図２１（ｊ）に示されるようにそれぞれｍビット
のデータＱｉ〜Ｑｉ＋３が選択ブロック（たとえばＢ
１）における入出力レジスタ列１８にラッチされる。次
いで、選択ブロックＢ１における１つのワード線の電位
が図２１（ｈ）に示されるようにＨレベルになると、そ
の４ｍビットのデータＱｉ〜Ｑｉ＋３がそのワード線に
接続されたすべてのメモリセルに書込まれる。
すタイミングチャートである。バースト書込動作におい
ては、図２１（ｊ）に示されるようにそれぞれｍビット
のデータＱｉ〜Ｑｉ＋３が選択ブロック（たとえばＢ
１）における入出力レジスタ列１８にラッチされる。次
いで、選択ブロックＢ１における１つのワード線の電位
が図２１（ｈ）に示されるようにＨレベルになると、そ
の４ｍビットのデータＱｉ〜Ｑｉ＋３がそのワード線に
接続されたすべてのメモリセルに書込まれる。
【０１０８】一方、このようにデータＱｉ〜Ｑｉ＋３が
バースト入力されている間に、図２１（ｆ）に示される
ようにリフレッシュイネーブル信号ＲＥＦＥがＨレベル
になると、選択ブロックだけでなく非選択ブロックも活
性化される。したがって、すべてのブロックＢ１〜Ｂｑ
において、行デコーダ１２は供給されたリフレッシュア
ドレス信号Ａ１に応答して１つのワード線を選択する。
これにより図２１（ｉ）および（ｌ）に示されるように
そのワード線の電位はＨレベルとなり、そのワード線に
接続されたすべてのメモリセルがリフレッシュされる。
バースト入力されている間に、図２１（ｆ）に示される
ようにリフレッシュイネーブル信号ＲＥＦＥがＨレベル
になると、選択ブロックだけでなく非選択ブロックも活
性化される。したがって、すべてのブロックＢ１〜Ｂｑ
において、行デコーダ１２は供給されたリフレッシュア
ドレス信号Ａ１に応答して１つのワード線を選択する。
これにより図２１（ｉ）および（ｌ）に示されるように
そのワード線の電位はＨレベルとなり、そのワード線に
接続されたすべてのメモリセルがリフレッシュされる。
【０１０９】このように、選択ブロックにおいてバース
ト動作中にリフレッシュを行なうとともに、非選択ブロ
ックにおいてもリフレッシュを行なうようにしてもよ
い。
ト動作中にリフレッシュを行なうとともに、非選択ブロ
ックにおいてもリフレッシュを行なうようにしてもよ
い。
【０１１０】以上、この発明の実施例を詳述したが、こ
の発明の範囲は上述した実施例によって限定されるもの
ではなく、この発明はその主旨を逸脱しない範囲内で当
業者の知識に基づき種々の改良、修正、変形などを加え
た態様で実施し得るものである。
の発明の範囲は上述した実施例によって限定されるもの
ではなく、この発明はその主旨を逸脱しない範囲内で当
業者の知識に基づき種々の改良、修正、変形などを加え
た態様で実施し得るものである。
【０１１１】
【発明の効果】以上のようにこの発明によれば、バース
ト動作中にリフレッシュが行なわれるため、連続してバ
ースト動作を行なうことが可能である。また、リフレッ
シュが必要なダイナミックメモリセルが採用されている
にもかかわらず、バースト動作中にリフレッシュが行な
われるため、ＳＲＡＭと同様に取扱うことができる。さ
らに、ダイナミックメモリセルが採用されているため、
記憶容量の大きい半導体記憶装置を容易に実現すること
ができる。
ト動作中にリフレッシュが行なわれるため、連続してバ
ースト動作を行なうことが可能である。また、リフレッ
シュが必要なダイナミックメモリセルが採用されている
にもかかわらず、バースト動作中にリフレッシュが行な
われるため、ＳＲＡＭと同様に取扱うことができる。さ
らに、ダイナミックメモリセルが採用されているため、
記憶容量の大きい半導体記憶装置を容易に実現すること
ができる。
【図１】 この発明の実施例１による半導体記憶装置の
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図２】 図１に示された半導体記憶装置における１つ
のメモリセルの構成を示す回路図である。
のメモリセルの構成を示す回路図である。
【図３】 図１に示された半導体記憶装置のバースト読
出動作を示すタイミングチャートである。
出動作を示すタイミングチャートである。
【図４】 図１に示された半導体記憶装置のバースト書
込動作を示すタイミングチャートである。
込動作を示すタイミングチャートである。
【図５】 この発明の実施例２による半導体記憶装置の
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図６】 図５に示された半導体記憶装置のバースト読
出動作を示すタイミングチャートである。
出動作を示すタイミングチャートである。
【図７】 図５に示された半導体記憶装置のバースト書
込動作を示すタイミングチャートである。
込動作を示すタイミングチャートである。
【図８】 この発明の実施例３による半導体記憶装置の
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図９】 この発明の実施例４による半導体記憶装置の
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図１０】 図９に示された半導体記憶装置のバースト
読出動作を示すタイミングチャートである。
読出動作を示すタイミングチャートである。
【図１１】 図９に示された半導体記憶装置のバースト
書込動作を示すタイミングチャートである。
書込動作を示すタイミングチャートである。
【図１２】 この発明の実施例５による半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図１３】 図１２に示された半導体記憶装置のバース
ト読出動作の一例を示すタイミングチャートである。
ト読出動作の一例を示すタイミングチャートである。
【図１４】 図１２に示された半導体記憶装置のバース
ト書込動作の一例を示すタイミングチャートである。
ト書込動作の一例を示すタイミングチャートである。
【図１５】 図１２に示された半導体記憶装置のバース
ト読出動作の他の例を示すタイミングチャートである。
ト読出動作の他の例を示すタイミングチャートである。
【図１６】 図１２に示された半導体記憶装置のバース
ト書込動作の他の例を示すタイミングチャートである。
ト書込動作の他の例を示すタイミングチャートである。
【図１７】 この発明の実施例６による半導体記憶装置
のバースト読出動作を示すタイミングチャートである。
のバースト読出動作を示すタイミングチャートである。
【図１８】 この発明の実施例７による半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図１９】 この発明の実施例８による半導体記憶装置
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図２０】 図１９に示された半導体記憶装置のバース
ト読出動作を示すタイミングチャートである。
ト読出動作を示すタイミングチャートである。
【図２１】 図１９に示された半導体記憶装置のバース
ト書込動作を示すタイミングチャートである。
ト書込動作を示すタイミングチャートである。
【図２２】 ＤＲＡＭのメモリセルの構成を示す回路図
である。
である。
【図２３】 図２２に示されたメモリセルの構成を示す
図であり、（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ
線に沿った断面図である。
図であり、（ａ）は平面図、（ｂ）は（ａ）中のＢ−Ｂ
線に沿った断面図である。
【図２４】 ＳＲＡＭのメモリセルの構成を示す回路図
である。
である。
【図２５】 図２４に示されたメモリセルの構成を示す
平面図である。
平面図である。
【図２６】 バースト動作が可能な従来のＳＲＡＭの一
例を示すブロック図である。
例を示すブロック図である。
【図２７】 図２６に示されたＳＲＡＭのバースト読出
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図２８】 図２６に示されたＳＲＡＭのバースト書込
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図２９】 バースト読出動作が可能な従来のＳＲＡＭ
の他の例を示すブロック図である。
の他の例を示すブロック図である。
１０，４１ メモリセルアレイ、１２ 行デコーダ、１
６，４２，４４ センスアンプおよび書込ドライバ列、
１８，４７，４８ 入力レジスタ列、３２ バーストカ
ウンタ、３６ リフレッシュ制御回路、３８ リフレッ
シュカウンタ、５０ ブロックデコーダ、６０ 列デコ
ーダ、ＷＬ１〜ＷＬｘ ワード線、ＢＬ１，／ＢＬ１〜
ＢＬ４ｍ，／ＢＬ４ｍ，ＳＢＬ１，／ＳＢＬ１〜ＳＢＬ
ｍ，／ＳＢＬｍ，ＤＢＬ１，／ＤＢＬ１〜ＤＢＬ３ｍ，
／ＤＢＬ３ｍ ビット線対、ＳＭＣ，ＤＭＣ メモリセ
ル、ｅｘｔＡｄｄ 外部アドレス信号、ｒｅｆＡｄｄ
リフレッシュアドレス信号。
６，４２，４４ センスアンプおよび書込ドライバ列、
１８，４７，４８ 入力レジスタ列、３２ バーストカ
ウンタ、３６ リフレッシュ制御回路、３８ リフレッ
シュカウンタ、５０ ブロックデコーダ、６０ 列デコ
ーダ、ＷＬ１〜ＷＬｘ ワード線、ＢＬ１，／ＢＬ１〜
ＢＬ４ｍ，／ＢＬ４ｍ，ＳＢＬ１，／ＳＢＬ１〜ＳＢＬ
ｍ，／ＳＢＬｍ，ＤＢＬ１，／ＤＢＬ１〜ＤＢＬ３ｍ，
／ＤＢＬ３ｍ ビット線対、ＳＭＣ，ＤＭＣ メモリセ
ル、ｅｘｔＡｄｄ 外部アドレス信号、ｒｅｆＡｄｄ
リフレッシュアドレス信号。
Claims (13)
- 【請求項１】 複数のメモリセルと、 外部から供給された１つの外部アドレス信号に応答して
前記複数のメモリセルのうち少なくとも２つのメモリセ
ルを連続的にアクセスするバースト手段と、 前記バースト手段によるアクセス中に前記複数のメモリ
セルのうちいずれかのメモリセルをリフレッシュするリ
フレッシュ手段とを備えた半導体記憶装置。 - 【請求項２】 前記バースト手段は、 前記１つの外部アドレス信号に応答して前記少なくとも
２つのメモリセルからデータを読出す読出手段と、 前記読出手段によって読出されたデータを記憶する記憶
手段と、 前記記憶手段に記憶されたデータを順次出力する出力手
段とを備え、 前記リフレッシュ手段は前記記憶手段にデータが記憶さ
れた後に前記いずれかのメモリセルをリフレッシュする
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記バースト手段は、 外部から供給されたデータを順次入力する入力手段と、 前記入力手段によって入力されたデータを記憶する記憶
手段と、 前記１つの外部アドレス信号に応答して前記記憶手段に
記憶されたデータを前記少なくとも２つのメモリセルに
書込む書込手段と、 前記リフレッシュ手段は前記少なくとも２つのメモリセ
ルにデータが書込まれる前に前記いずれかのメモリセル
をリフレッシュすることを特徴とする請求項１に記載の
半導体記憶装置。 - 【請求項４】 複数のワード線、前記ワード線と交差す
る複数のビット線対、ならびに前記ワード線および前記
ビット線対のいずれかの交点に対応して設けられ各々が
対応するワード線および対応するビット線対の少なくと
もいずれか一方のビット線に接続された複数のメモリセ
ルを含むメモリセルアレイと、 供給された内部アドレス信号をデコードして前記ワード
線のうち１つを選択するデコード手段と、 前記ビット線対に対応して設けられ、各々が対応するビ
ット線対から転送されたデータを記憶する複数の記憶手
段と、 前記記憶手段の各々に記憶されたデータを順次出力する
出力手段と、 所定のリフレッシュアドレス信号を発生するリフレッシ
ュアドレス発生手段と、 外部から供給された外部アドレス信号を前記デコード手
段に前記内部アドレス信号として供給するとともに、前
記ビット線対から前記記憶手段にデータが転送されたと
き前記外部アドレス信号の代わりに前記リフレッシュア
ドレス信号を供給する内部アドレス供給手段とを備えた
半導体記憶装置。 - 【請求項５】 前記リフレッシュアドレス発生手段は、
前記ビット線対から前記記憶手段にデータが転送されて
から再び前記ビット線対から前記記憶手段にその次のデ
ータが転送されるまでの間に少なくとも２つのリフレッ
シュアドレス信号を順次発生することを特徴とする請求
項４に記載の半導体記憶装置。 - 【請求項６】 複数のワード線、前記ワード線と交差す
る複数のビット線対、ならびに前記ワード線および前記
ビット線対のいずれかの交点に対応して設けられ各々が
対応するワード線および対応するビット線対の少なくと
もいずれか一方のビット線に接続された複数のメモリセ
ルを含むメモリセルアレイと、 供給された内部アドレス信号をデコードして前記ワード
線のうち１つを選択するデコード手段と、 前記ビット線対に対応して設けられ、各々が対応するビ
ット線対に転送されるべきデータを記憶する複数の記憶
手段と、 外部から供給されたデータを前記記憶手段の各々に順次
入力する入力手段と、 所定のリフレッシュアドレス信号を発生するリフレッシ
ュアドレス発生手段と、 外部から供給された外部アドレス信号を前記デコード手
段に前記内部アドレス信号として供給するとともに、前
記記憶手段から前記ビット線対にデータが転送される前
は前記外部アドレス信号の代わりに前記リフレッシュア
ドレス信号を供給する内部アドレス供給手段とを備えた
半導体記憶装置。 - 【請求項７】 前記リフレッシュアドレス発生手段は、
前記デコード手段が前記ワード線の各々を一定期間ごと
に選択するように前記リフレッシュアドレス信号を順次
発生することを特徴とする請求項４または請求項５に記
載の半導体記憶装置。 - 【請求項８】 前記メモリセルの各々は、 前記対応するビット線対の一方のビット線とメモリノー
ドとの間に接続され、前記対応するワード線の電位に応
答して導通状態となるアクセストランジスタと、 前記メモリノードと所定の電位が供給される所定電位ノ
ードとの間に接続されたセルキャパシタとを備えたこと
を特徴とする請求項４または請求項６に記載の半導体記
憶装置。 - 【請求項９】 前記メモリセルの各々は、 前記対応するビット線対の一方のビット線と第１のメモ
リノードとの間に接続され、前記対応するワード線の電
位に応答して導通状態となる第１のアクセストランジス
タと、 前記対応するビット線対の他方のビット線と第２のメモ
リノードとの間に接続され、前記対応するワード線の電
位に応答して導通状態となる第２のアクセストランジス
タと、 前記第１のメモリノードと接地ノードとの間に接続さ
れ、前記第２のメモリノードの電位に応答して導通状態
となる第１のドライバトランジスタと、 前記第２のメモリノードと接地ノードとの間に接続さ
れ、前記第１のメモリノードの電位に応答して導通状態
となる第２のドライバトランジスタとを備えたことを特
徴とする請求項４または請求項６に記載の半導体記憶装
置。 - 【請求項１０】 複数の行および複数の第１の列からな
るマトリックス状に配置され各々が第１のアクセス速度
を有する複数の第１のメモリセルを含む第１のメモリセ
ルアレイと、 前記第１のメモリセルアレイとその行が延びる一方側に
隣接して配置され、前記複数の行および少なくとも１つ
の第２の列からなるマトリックス状に配置され各々が前
記第１のアクセス速度よりも速い第２のアクセス速度を
有する複数の第２のメモリセルを含む第２のメモリセル
アレイと、 前記複数の行に配置され、各々が対応する行に配置され
た第１および第２のメモリセルと接続された複数のワー
ド線と、 前記複数の第１の列に配置され、各々が対応する第１の
列に配置された第１のメモリセルと接続された複数の第
１のビット線対と、 前記第２の列に配置され、その第２の列に配置された第
２のメモリセルと接続された少なくとも１つの第２のビ
ット線対と、 供給された内部アドレス信号をデコードして前記ワード
線のうち１つを選択するデコード手段と、 前記第１のビット線対に対応して設けられ、各々が対応
する第１のビット線対から転送されたデータを記憶する
複数の第１の記憶手段と、 前記第２のビット線対に対応して設けられ、対応する第
２のビット線対から転送されたデータを記憶する少なく
とも１つの第２の記憶手段と、 前記第１および第２の記憶手段の各々に記憶されたデー
タを順次出力する出力手段と、 所定のリフレッシュアドレス信号を発生するリフレッシ
ュアドレス発生手段と、 外部から供給された外部アドレス信号を前記デコード手
段に前記内部アドレス信号として供給するとともに、前
記第１および第２のビット線対から前記第１および第２
の記憶手段にデータが転送されたとき前記外部アドレス
信号の代わりに前記リフレッシュアドレス信号を供給す
る内部アドレス供給手段とを備えた半導体記憶装置。 - 【請求項１１】 複数のワード線、前記ワード線と交差
する複数のビット線対、ならびに前記ワード線および前
記ビット線対のいずれかの交点に対応して設けられ各々
が対応するワード線および対応するビット線対の少なく
ともいずれか一方のビット線に接続された複数のメモリ
セルを含むメモリセルアレイと、 供給された内部アドレス信号をデコードして前記ワード
線のうち１つを選択するデコード手段と、 前記ビット線対に対応して設けられ、各々が対応するビ
ット線対から転送されたデータを記憶する複数の記憶手
段とをそれぞれ含む複数のブロックと、 前記記憶手段の各々に記憶されたデータを順次出力する
出力手段と、 所定のリフレッシュアドレス信号を発生するリフレッシ
ュアドレス発生手段と、 外部から供給された外部アドレス信号を前記ブロックの
各々における前記デコード手段に前記内部アドレス信号
として供給するとともに、前記ブロックの各々における
前記ビット線対から前記記憶手段にデータが転送された
とき前記外部アドレス信号の代わりに前記リフレッシュ
アドレス信号を供給する内部アドレス供給手段とを備え
た半導体記憶装置。 - 【請求項１２】 複数のワード線、前記ワード線と交差
する複数のビット線対、ならびに前記ワード線および前
記ビット線対のいずれかの交点に対応して設けられ各々
が対応するワード線および対応するビット線対の少なく
ともいずれか一方のビット線に接続された複数のメモリ
セルを含むメモリセルアレイと、 供給された内部アドレス信号をデコードして前記ワード
線のうち１つを選択するデコード手段と、 前記ビット線対に対応して設けられ、各々が対応するビ
ット線対に転送されるべきデータを記憶する複数の記憶
手段とをそれぞれ含む複数のブロックと、 外部から供給されたデータを前記記憶手段の各々に順次
入力する入力手段と、 所定のリフレッシュアドレス信号を発生するリフレッシ
ュアドレス発生手段と、 外部から供給された外部アドレス信号を前記ブロックの
各々における前記デコード手段に前記内部アドレス信号
として供給するとともに、前記ブロックの各々における
前記記憶手段から前記ビット線対にデータが転送される
前は前記外部アドレス信号の代わりに前記リフレッシュ
アドレス信号を供給する内部アドレス供給手段とを備え
た半導体記憶装置。 - 【請求項１３】 各々が複数のメモリセルを含む複数の
ブロックと、 外部から供給された１つの外部アドレス信号に応答して
前記ブロックのうち１つのブロックにおける少なくとも
１つのメモリセルと前記ブロックのうちもう１つのブロ
ックにおける少なくとも１つのメモリセルとを連続的に
アクセスするバースト手段と、 前記バースト手段が前記１つのブロックにおける少なく
とも１つのメモリセルをアクセスしているとき前記もう
１つのブロックにおけるいずれかのメモリセルをリフレ
ッシュするリフレッシュ手段とを備えた半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267654A JPH08129882A (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置 |
| TW083110663A TW339439B (en) | 1994-10-31 | 1994-11-17 | A semiconductor memory device |
| US08/520,190 US5659515A (en) | 1994-10-31 | 1995-08-28 | Semiconductor memory device capable of refresh operation in burst mode |
| KR1019950038764A KR100211182B1 (ko) | 1994-10-31 | 1995-10-31 | 버스트 동작중에 리프레시 동작이 가능한 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267654A JPH08129882A (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129882A true JPH08129882A (ja) | 1996-05-21 |
Family
ID=17447689
Family Applications (1)
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328330B1 (ko) * | 1998-01-07 | 2002-03-12 | 가네꼬 히사시 | 버스트 전송용 데이터 시퀀스를 변화시키는 것이 가능한 |
| US6842392B2 (en) | 2000-10-27 | 2005-01-11 | Seiko Epson Corporation | Activation of word lines in semiconductor memory device |
| JP2007103009A (ja) * | 2002-04-15 | 2007-04-19 | Fujitsu Ltd | 半導体メモリ |
| JP2008226459A (ja) * | 2008-06-23 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
| JP2010152957A (ja) * | 2008-12-24 | 2010-07-08 | Fujitsu Semiconductor Ltd | インターフェース回路およびインターフェース方法 |
| JP2010237808A (ja) * | 2009-03-30 | 2010-10-21 | Fujitsu Semiconductor Ltd | インターフェース回路、メモリシステム、およびアクセス制御方法 |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0934827A (ja) * | 1995-07-14 | 1997-02-07 | Canon Inc | メモリ制御装置 |
| US6125425A (en) * | 1996-03-29 | 2000-09-26 | Intel Corporation | Memory controller performing a mid transaction refresh and handling a suspend signal |
| KR100206600B1 (ko) * | 1996-06-03 | 1999-07-01 | 김영환 | 싱크로노스 디램의 리프레쉬 카운터 테스트 모드방법 및 그 장치 |
| KR100248353B1 (ko) * | 1997-04-09 | 2000-03-15 | 김영환 | 반도체 메모리 소자 |
| JPH1145594A (ja) * | 1997-07-30 | 1999-02-16 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US8489861B2 (en) * | 1997-12-23 | 2013-07-16 | Round Rock Research, Llc | Split embedded DRAM processor |
| US6401167B1 (en) * | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
| AU9604698A (en) | 1997-10-10 | 1999-05-03 | Rambus Incorporated | Method and apparatus for two step memory write operations |
| US6075744A (en) * | 1997-10-10 | 2000-06-13 | Rambus Inc. | Dram core refresh with reduced spike current |
| JP3204384B2 (ja) | 1997-12-10 | 2001-09-04 | エヌイーシーマイクロシステム株式会社 | 半導体記憶回路 |
| US6415353B1 (en) | 1998-10-01 | 2002-07-02 | Monolithic System Technology, Inc. | Read/write buffers for complete hiding of the refresh of a semiconductor memory and method of operating same |
| US6370073B2 (en) | 1998-10-01 | 2002-04-09 | Monlithic System Technology, Inc. | Single-port multi-bank memory system having read and write buffers and method of operating same |
| US6898140B2 (en) | 1998-10-01 | 2005-05-24 | Monolithic System Technology, Inc. | Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors |
| US6504780B2 (en) | 1998-10-01 | 2003-01-07 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a dram device using clock division |
| US6707743B2 (en) | 1998-10-01 | 2004-03-16 | Monolithic System Technology, Inc. | Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division |
| US5999474A (en) | 1998-10-01 | 1999-12-07 | Monolithic System Tech Inc | Method and apparatus for complete hiding of the refresh of a semiconductor memory |
| US6075740A (en) * | 1998-10-27 | 2000-06-13 | Monolithic System Technology, Inc. | Method and apparatus for increasing the time available for refresh for 1-t SRAM compatible devices |
| JP4106811B2 (ja) | 1999-06-10 | 2008-06-25 | 富士通株式会社 | 半導体記憶装置及び電子装置 |
| US6425062B1 (en) | 1999-09-14 | 2002-07-23 | Intel Corporation | Controlling burst sequence in synchronous memories |
| JP2001118383A (ja) | 1999-10-20 | 2001-04-27 | Fujitsu Ltd | リフレッシュを自動で行うダイナミックメモリ回路 |
| KR100390160B1 (ko) * | 1999-12-10 | 2003-07-04 | 손원근 | 옥의 원적외선 방사에너지를 흡수한 옥소금 및 그 제조방법 |
| JP3519334B2 (ja) * | 2000-02-14 | 2004-04-12 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP3708801B2 (ja) | 2000-06-16 | 2005-10-19 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6400631B1 (en) * | 2000-09-15 | 2002-06-04 | Intel Corporation | Circuit, system and method for executing a refresh in an active memory bank |
| US6795364B1 (en) * | 2003-02-28 | 2004-09-21 | Monolithic System Technology, Inc. | Method and apparatus for lengthening the data-retention time of a DRAM device in standby mode |
| US20050226079A1 (en) * | 2004-04-08 | 2005-10-13 | Yiming Zhu | Methods and apparatus for dual port memory devices having hidden refresh and double bandwidth |
| US20060190678A1 (en) * | 2005-02-22 | 2006-08-24 | Butler Douglas B | Static random access memory (SRAM) compatible, high availability memory array and method employing synchronous dynamic random access memory (DRAM) in conjunction with a single DRAM cache and tag |
| US7506100B2 (en) * | 2005-02-23 | 2009-03-17 | United Memories, Inc. | Static random access memory (SRAM) compatible, high availability memory array and method employing synchronous dynamic random access memory (DRAM) in conjunction with a data cache and separate read and write registers and tag blocks |
| US7274618B2 (en) * | 2005-06-24 | 2007-09-25 | Monolithic System Technology, Inc. | Word line driver for DRAM embedded in a logic process |
| KR20110004165A (ko) * | 2009-07-07 | 2011-01-13 | 삼성전자주식회사 | 리플레시 피크 전류를 줄일 수 있는 멀티채널 반도체 메모리 장치 및 이 장치의 리플레시 방법 |
| JP2012094217A (ja) * | 2010-10-27 | 2012-05-17 | Toshiba Corp | 同期型半導体記憶装置 |
| US9384826B2 (en) * | 2014-12-05 | 2016-07-05 | Texas Instruments Incorporated | Circuits and methods for performance optimization of SRAM memory |
| US10796750B2 (en) * | 2018-07-10 | 2020-10-06 | Globalfoundries Inc. | Sequential read mode static random access memory (SRAM) |
| US10923185B2 (en) * | 2019-06-04 | 2021-02-16 | Qualcomm Incorporated | SRAM with burst mode operation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4185323A (en) * | 1978-07-20 | 1980-01-22 | Honeywell Information Systems Inc. | Dynamic memory system which includes apparatus for performing refresh operations in parallel with normal memory operations |
| US4691303A (en) * | 1985-10-31 | 1987-09-01 | Sperry Corporation | Refresh system for multi-bank semiconductor memory |
| JPS62165784A (ja) * | 1986-01-16 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01243147A (ja) * | 1988-03-25 | 1989-09-27 | Hitachi Ltd | バッファ記憶装置 |
| JPH027141A (ja) * | 1988-06-27 | 1990-01-11 | Toshiba Corp | キャッシュメモリシステム |
| JPH04318391A (ja) * | 1991-04-16 | 1992-11-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328330B1 (ko) * | 1998-01-07 | 2002-03-12 | 가네꼬 히사시 | 버스트 전송용 데이터 시퀀스를 변화시키는 것이 가능한 |
| US6842392B2 (en) | 2000-10-27 | 2005-01-11 | Seiko Epson Corporation | Activation of word lines in semiconductor memory device |
| JP2007103009A (ja) * | 2002-04-15 | 2007-04-19 | Fujitsu Ltd | 半導体メモリ |
| JP2008226459A (ja) * | 2008-06-23 | 2008-09-25 | Fujitsu Ltd | 半導体記憶装置 |
| JP2010152957A (ja) * | 2008-12-24 | 2010-07-08 | Fujitsu Semiconductor Ltd | インターフェース回路およびインターフェース方法 |
| JP2010237808A (ja) * | 2009-03-30 | 2010-10-21 | Fujitsu Semiconductor Ltd | インターフェース回路、メモリシステム、およびアクセス制御方法 |
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