JPH08129900A - 半導体メモリのテスト方法 - Google Patents
半導体メモリのテスト方法Info
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- JPH08129900A JPH08129900A JP6265594A JP26559494A JPH08129900A JP H08129900 A JPH08129900 A JP H08129900A JP 6265594 A JP6265594 A JP 6265594A JP 26559494 A JP26559494 A JP 26559494A JP H08129900 A JPH08129900 A JP H08129900A
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Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】限られたデータピンを持ったテスタでメモリモ
ジュールを測定する場合に、テスト時間が長くなるのを
防ぐ。 【構成】メモリモジュールやダイナミックＲＡＭでＣＡ
Ｓ信号によってバンク分けされたデータピンをテスタ治
具７により結線し、テスタ６に接続することにより、半
分のデータピン数となる。これにより、テストを行う際
に一回のタイミングサイクル中に各バンク８，９に区分
されたＣＡＳ信号を別々に動作させることで、くり返し
テストの必要がなくなり、テスト時間を短縮することが
出来る。
ジュールを測定する場合に、テスト時間が長くなるのを
防ぐ。 【構成】メモリモジュールやダイナミックＲＡＭでＣＡ
Ｓ信号によってバンク分けされたデータピンをテスタ治
具７により結線し、テスタ６に接続することにより、半
分のデータピン数となる。これにより、テストを行う際
に一回のタイミングサイクル中に各バンク８，９に区分
されたＣＡＳ信号を別々に動作させることで、くり返し
テストの必要がなくなり、テスト時間を短縮することが
出来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリのテスト方
法に関し、特にダイナミック・ランダム・アクセス・メ
モリを有する半導体集積回路のテスト方法に関する。
法に関し、特にダイナミック・ランダム・アクセス・メ
モリを有する半導体集積回路のテスト方法に関する。
【０００２】
【従来の技術】半導体集積回路技術の高密度化の進歩は
めざましく、今や留まることを知らないほどの勢いがあ
る。とりわけ、ＭＯＳ構造のダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）の分野では、現在１６Ｍ
ビット（ｂｉｔ）ダイナミックＲＡＭが実用化され、す
でに６４ＭビットダイナミックＲＡＭや１６Ｍシンクロ
ナス・ダイナミックＲＡＭのような様々な製品が開発さ
れている。これと合わせて、シングル−インライン−メ
モリ−モジュール（ＳＩＭＭ）や、デュアル−インライ
ン−メモリ−モジュール等のような他ビット品が多くな
り、×８ビットから×３６ビット品などが実用化され、
さらに×６４ビット，×７２ビットなどの製品も開発さ
れている。
めざましく、今や留まることを知らないほどの勢いがあ
る。とりわけ、ＭＯＳ構造のダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）の分野では、現在１６Ｍ
ビット（ｂｉｔ）ダイナミックＲＡＭが実用化され、す
でに６４ＭビットダイナミックＲＡＭや１６Ｍシンクロ
ナス・ダイナミックＲＡＭのような様々な製品が開発さ
れている。これと合わせて、シングル−インライン−メ
モリ−モジュール（ＳＩＭＭ）や、デュアル−インライ
ン−メモリ−モジュール等のような他ビット品が多くな
り、×８ビットから×３６ビット品などが実用化され、
さらに×６４ビット，×７２ビットなどの製品も開発さ
れている。
【０００３】最近のＤＲＡＭのメモリ容量の増大にとな
い、テスト時間が幾向級数的に増加する。このような、
テスト時間を短縮するため、複数個のバンクのうち所定
のバンク選択用のアドレス入力としてのバンク選択信号
を別に有したマルチアドレス型のＤＲＡＭが、特開昭６
１−１１３１８４号公報に記載されている。
い、テスト時間が幾向級数的に増加する。このような、
テスト時間を短縮するため、複数個のバンクのうち所定
のバンク選択用のアドレス入力としてのバンク選択信号
を別に有したマルチアドレス型のＤＲＡＭが、特開昭６
１−１１３１８４号公報に記載されている。
【０００４】この公報の図１に示されているブロック図
の一部を示す図５を参照すると、４個のバンク分けされ
たメモリセルアレイと行，列デコーダとを有するＤＲＡ
Ｍ（図示せず）を対象として、行アドレス・ストローブ
（ＲＡＳ（負論理））信号（以下単にＲＡＳ信号と記
す）の活性化時、行アドレス信号Ａｄｄｒとバンク選択
信号ＢＳｉとをアドレスバッファ７００でラッチし、こ
の情報に基づき、４個のメモリセルアレイを選択駆動す
る列選択内部信号ＣＡＳ０，ＣＡＳ１，ＣＡＳ２，ＣＡ
Ｓ３を発生する列アドレスストローブ（ＣＡＳ（負論
理））信号（以下単にＣＡＳ信号と記す）の制御回路８
００を設けている。
の一部を示す図５を参照すると、４個のバンク分けされ
たメモリセルアレイと行，列デコーダとを有するＤＲＡ
Ｍ（図示せず）を対象として、行アドレス・ストローブ
（ＲＡＳ（負論理））信号（以下単にＲＡＳ信号と記
す）の活性化時、行アドレス信号Ａｄｄｒとバンク選択
信号ＢＳｉとをアドレスバッファ７００でラッチし、こ
の情報に基づき、４個のメモリセルアレイを選択駆動す
る列選択内部信号ＣＡＳ０，ＣＡＳ１，ＣＡＳ２，ＣＡ
Ｓ３を発生する列アドレスストローブ（ＣＡＳ（負論
理））信号（以下単にＣＡＳ信号と記す）の制御回路８
００を設けている。
【０００５】この回路の動作は、図６のタイミング図に
示すように、まずＲＡＳ信号の立ち下り即ち活性化移行
時に、行アドレス信号Ａｄｄｒ，バンク選択信号ＢＳｉ
が、アドレスバッファ７００により、同時にラッチされ
る。４個の行デコーダは、アドレスバッファ７００から
の行ストローブ信号により同時に作動し、４個のメモリ
セルアレイの中の１本のワード線を選択する。その後、
これらのメモリセルアレイでの読出し動作が進行する。
アドレスバッファ７００にラッチされたバンク選択信号
ＢＳｉは、クロックジェネレータ８００に組み込まれた
内部ラッチとしての制御回路８０１に一時取り込まれ
る。この情報に基づき、ＣＡＳ信号は、４個のメモリセ
ルアレイを独立に駆動する一連の列選択内部信号ＣＡＳ
０，ＣＡＳ１，ＣＡＳ２，ＣＡＳ３を選択的に列ストロ
ーブ信号制御回路８０１から発生させる。例えば、列選
択内部信号ＣＡＳ０が選択された場合には、他の列選択
内部信号ＣＡＳ１〜３は発生しないので、対応する１個
のメモリセルアレイのみのデータが出力される。
示すように、まずＲＡＳ信号の立ち下り即ち活性化移行
時に、行アドレス信号Ａｄｄｒ，バンク選択信号ＢＳｉ
が、アドレスバッファ７００により、同時にラッチされ
る。４個の行デコーダは、アドレスバッファ７００から
の行ストローブ信号により同時に作動し、４個のメモリ
セルアレイの中の１本のワード線を選択する。その後、
これらのメモリセルアレイでの読出し動作が進行する。
アドレスバッファ７００にラッチされたバンク選択信号
ＢＳｉは、クロックジェネレータ８００に組み込まれた
内部ラッチとしての制御回路８０１に一時取り込まれ
る。この情報に基づき、ＣＡＳ信号は、４個のメモリセ
ルアレイを独立に駆動する一連の列選択内部信号ＣＡＳ
０，ＣＡＳ１，ＣＡＳ２，ＣＡＳ３を選択的に列ストロ
ーブ信号制御回路８０１から発生させる。例えば、列選
択内部信号ＣＡＳ０が選択された場合には、他の列選択
内部信号ＣＡＳ１〜３は発生しないので、対応する１個
のメモリセルアレイのみのデータが出力される。
【０００６】従って、このようなＤＲＡＭは、複数のバ
ンクに分けられたメモリセルアレイが、全く独立してい
るため、メモリの各種テストパターン試験を独立して実
施でき、試験時の短縮が計られている。
ンクに分けられたメモリセルアレイが、全く独立してい
るため、メモリの各種テストパターン試験を独立して実
施でき、試験時の短縮が計られている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、図６にも示されているように、ＲＡＳ信
号の１回のサイクル・タイム中（１回の活性期間中）に
選択される列選択内部信号（ＣＡＳ０，１，２，３）は
この中の唯一であり、従って対応したバンク内のメモリ
セルのみが選択される。即ち、１回のサイクルタイム中
に、唯一つのバンク内のメモリセルアレイが選択される
ので、テスト時間は格段に短縮され得ない。メモリ容量
の増大にともない、さらなるテスト時間の短縮が望まれ
る。
うな構成では、図６にも示されているように、ＲＡＳ信
号の１回のサイクル・タイム中（１回の活性期間中）に
選択される列選択内部信号（ＣＡＳ０，１，２，３）は
この中の唯一であり、従って対応したバンク内のメモリ
セルのみが選択される。即ち、１回のサイクルタイム中
に、唯一つのバンク内のメモリセルアレイが選択される
ので、テスト時間は格段に短縮され得ない。メモリ容量
の増大にともない、さらなるテスト時間の短縮が望まれ
る。
【０００８】また、外部リード即ちピン数の増加をとも
なわないことも重要な要件である。
なわないことも重要な要件である。
【０００９】そして、ＤＲＡＭ本来の基本機能を損なわ
ないこと、テスト専用の付加回路が簡単で小規模である
こと、検査時と通常時とで半導体集積回路内の配線をで
きるだけ変更しないようにすること等が大切な要件であ
る。
ないこと、テスト専用の付加回路が簡単で小規模である
こと、検査時と通常時とで半導体集積回路内の配線をで
きるだけ変更しないようにすること等が大切な要件であ
る。
【００１０】以上の諸問題に鑑み、本発明は、次の課題
を掲げる。
を掲げる。
【００１１】（１）テスト時間を大幅に短縮すること。
【００１２】（２）外部リードの増加をともなわないこ
と。
と。
【００１３】（３）通常動作に支障を及ぼさないこと。
【００１４】（４）テストに必要な回路素子は、最小限
に止めること。
に止めること。
【００１５】（５）テストに必要な回路は、半導体集積
回路内に組み込めるものであると共に、半導体集積回路
外においてもテストに簡単に付加しえるものであるこ
と。
回路内に組み込めるものであると共に、半導体集積回路
外においてもテストに簡単に付加しえるものであるこ
と。
【００１６】（６）テスト方法は、複雑となることをさ
け、簡単にできるものであること。
け、簡単にできるものであること。
【００１７】（７）テストデータの伝達手段が、通常の
使用状態とできるだけ相違させないようにすること。
使用状態とできるだけ相違させないようにすること。
【００１８】
【課題を解決するための手段】本発明の第１の構成は、
複数のダイナミック・ランダム・アクセス・メモリがバ
ンクに区分されてなる半導体集積回路の前記メモリをテ
スタで検査する半導体メモリのテスト方法において、行
アドレスストローブ信号の一回の活性化中に、複数の列
アドレスストローブ選択信号を順に活性化して、前記選
択信号によって選らばれた前記バンク内のダイナミック
・ランダム・アクセス・メモリに前記テスタ内のデータ
を書き込む方法を備えたことを特徴とする。
複数のダイナミック・ランダム・アクセス・メモリがバ
ンクに区分されてなる半導体集積回路の前記メモリをテ
スタで検査する半導体メモリのテスト方法において、行
アドレスストローブ信号の一回の活性化中に、複数の列
アドレスストローブ選択信号を順に活性化して、前記選
択信号によって選らばれた前記バンク内のダイナミック
・ランダム・アクセス・メモリに前記テスタ内のデータ
を書き込む方法を備えたことを特徴とする。
【００１９】本発明の第２の構成は、複数のダイナミッ
ク・ランダム・アクセス・メモリがバンクに区分されて
なる半導体集積回路の前記メモリをテスタで検査する半
導体メモリのテスト方法において、行アドレスストロー
ブ信号の一回の活性化中に複数の列アドレスストローブ
選択信号を順に活性化して、前記選択信号によって選ら
ばれた前記バンク内のダイナミック・ランダム・アクセ
ス・メモリから、書き込まれたテストデータを順に読み
出す方法を備えたことを特徴とする。
ク・ランダム・アクセス・メモリがバンクに区分されて
なる半導体集積回路の前記メモリをテスタで検査する半
導体メモリのテスト方法において、行アドレスストロー
ブ信号の一回の活性化中に複数の列アドレスストローブ
選択信号を順に活性化して、前記選択信号によって選ら
ばれた前記バンク内のダイナミック・ランダム・アクセ
ス・メモリから、書き込まれたテストデータを順に読み
出す方法を備えたことを特徴とする。
【００２０】特に第１及び第２の構成において、前記半
導体集積回路と前記テスタとの間にテスト治具を介在さ
せ、このテスト治具を用いて、前記バンクのデータ入出
線の選択を行うことを特徴とし、また特に前記半導体集
積回路が唯一つの列アドレスストロープ選択信号線を有
する場合には、前記信号線の他に、前記信号線を入力と
する単安定マルチバイブレータの出力を他の列アドレス
ストローブ選択信号となして前記複数の列アドレススト
ローブ選択信号を構成することを特徴とする。
導体集積回路と前記テスタとの間にテスト治具を介在さ
せ、このテスト治具を用いて、前記バンクのデータ入出
線の選択を行うことを特徴とし、また特に前記半導体集
積回路が唯一つの列アドレスストロープ選択信号線を有
する場合には、前記信号線の他に、前記信号線を入力と
する単安定マルチバイブレータの出力を他の列アドレス
ストローブ選択信号となして前記複数の列アドレススト
ローブ選択信号を構成することを特徴とする。
【００２１】
【実施例】本発明の一実施例の半導体集積回路のテスト
方法で用意されるテスタ，テスト治具，メモリモジュー
ルの回路図を示す図１を参照すると、検査対象として、
ＤＲＡＭのメモリモジュール１０を備えた半導体集積回
路が用意される。このメモリモジュール１０は、第１の
バンク８と第２のバンクとに２分される。第１，第２の
バンク８，９は、それぞれ４つのＤＲＡＭのメモリセル
アレイ１１，１２，１３，１４；２１，２２，２３，２
４を有する。これらアレイは、すべてＭ行×Ｎ列のセル
からなる同一構成のセルアレイであり、入出力線（Ｉ／
Ｏライン）は入力と出力とで共通線となっており、いず
れも４本設けらている。このため、４ビット毎に書き込
まれ、また読み出される。
方法で用意されるテスタ，テスト治具，メモリモジュー
ルの回路図を示す図１を参照すると、検査対象として、
ＤＲＡＭのメモリモジュール１０を備えた半導体集積回
路が用意される。このメモリモジュール１０は、第１の
バンク８と第２のバンクとに２分される。第１，第２の
バンク８，９は、それぞれ４つのＤＲＡＭのメモリセル
アレイ１１，１２，１３，１４；２１，２２，２３，２
４を有する。これらアレイは、すべてＭ行×Ｎ列のセル
からなる同一構成のセルアレイであり、入出力線（Ｉ／
Ｏライン）は入力と出力とで共通線となっており、いず
れも４本設けらている。このため、４ビット毎に書き込
まれ、また読み出される。
【００２２】さらに、これらセルアレイ１１乃至１４，
２１乃至２４には、列アドレスストローブ（ＣＡＳ（負
論理動作））選択信号と行アドレスストローブ（ＲＡＳ
（負論理動作））信号とが入力されて、活性化される。
第１の行アドレスストローブ信号線１は第１のバンク８
内のセルアレイ１１乃至１４に共通に接続され、第２の
行アドレスストローブ信号線２は第２のバンク９内のセ
ルアレイ２１乃至２４に共通に接続される。第１の列ア
ドレスストローブ選択信号線３は第１のバンク８内のセ
ルアレイ１１乃至１４に共通に接続され、第２の列アド
レスストローブ選択信号４は第２のバンク９内のセルア
レイ２１乃至２４に共通に接続される。各セルアレイ内
の４本の入出力線Ｉ／Ｏ１，２，３，４，は、ピンを介
してメモリモジュール１０から外部へ引き出される。第
１，第２の行アドレスストローブ信号線１，２，第１，
第２の列アドレスストローブ信号線３，４も、ピンを介
して、外部へ引き出されている。ここで、行，列アドレ
スを選択するための各デコーダ等は、図示されていな
い。
２１乃至２４には、列アドレスストローブ（ＣＡＳ（負
論理動作））選択信号と行アドレスストローブ（ＲＡＳ
（負論理動作））信号とが入力されて、活性化される。
第１の行アドレスストローブ信号線１は第１のバンク８
内のセルアレイ１１乃至１４に共通に接続され、第２の
行アドレスストローブ信号線２は第２のバンク９内のセ
ルアレイ２１乃至２４に共通に接続される。第１の列ア
ドレスストローブ選択信号線３は第１のバンク８内のセ
ルアレイ１１乃至１４に共通に接続され、第２の列アド
レスストローブ選択信号４は第２のバンク９内のセルア
レイ２１乃至２４に共通に接続される。各セルアレイ内
の４本の入出力線Ｉ／Ｏ１，２，３，４，は、ピンを介
してメモリモジュール１０から外部へ引き出される。第
１，第２の行アドレスストローブ信号線１，２，第１，
第２の列アドレスストローブ信号線３，４も、ピンを介
して、外部へ引き出されている。ここで、行，列アドレ
スを選択するための各デコーダ等は、図示されていな
い。
【００２３】以上の通り構成されたメモリモジュール
は、ピン接続により、テスト治具７と電気的に接続され
る。このテスト治具７では、セルアレイ１１内の４本の
入出力線３１とセルアレイ２１内の４本の入出力線４１
との内、いずれかが、テスタ６のテスト線５１とそれぞ
れ接続されるように、制御信号線６０の信号で選択す
る。例えば、セルアレイ１１内のＩ／Ｏ２線とセルアレ
イ２１内のＩ／Ｏ２線とのどちらかがテスト線５１の１
本と電気的に接続される。セルアレイ１２，１３，１４
とセルアレイ２２，２３，２４との関係も、全く同様に
二者択一的に治具７で選択され、テスト線５２，５３の
各線に電気的に接続される。また、第１，第２の列アド
レスストローブ選択信号線３，４はテスト治具７で選択
されることなく、そのままテスタ６内に接続される。第
１，第２の行アドレスストローブ信号１，２はテスト治
具７内で共通に接続されて、テスタ６内に接続される。
は、ピン接続により、テスト治具７と電気的に接続され
る。このテスト治具７では、セルアレイ１１内の４本の
入出力線３１とセルアレイ２１内の４本の入出力線４１
との内、いずれかが、テスタ６のテスト線５１とそれぞ
れ接続されるように、制御信号線６０の信号で選択す
る。例えば、セルアレイ１１内のＩ／Ｏ２線とセルアレ
イ２１内のＩ／Ｏ２線とのどちらかがテスト線５１の１
本と電気的に接続される。セルアレイ１２，１３，１４
とセルアレイ２２，２３，２４との関係も、全く同様に
二者択一的に治具７で選択され、テスト線５２，５３の
各線に電気的に接続される。また、第１，第２の列アド
レスストローブ選択信号線３，４はテスト治具７で選択
されることなく、そのままテスタ６内に接続される。第
１，第２の行アドレスストローブ信号１，２はテスト治
具７内で共通に接続されて、テスタ６内に接続される。
【００２４】テスト治具７は、テスタ６のテストピン総
数が検査対象となるメモリモジュール１０のピン総数よ
りも、少ない場合に、インターフェイスとして用意され
る。
数が検査対象となるメモリモジュール１０のピン総数よ
りも、少ない場合に、インターフェイスとして用意され
る。
【００２５】テスタ６は、データの入力線となる１６本
のテスト線５１乃至５４と、テスト治具７の制御線６０
と、行アドレスストローブ信号線と、第１，第２の列ア
ドレスストローブ選択信号線３４とを接続するピンを有
する他に、メモリモジュール１０のアドレス選択信号線
や制御線等の必要なピンを備えているが、ここでは図示
しない。またテスト６内で設定されるテストパターン
は、各種の理論理的なプログラム、例えばマーチングや
ウォーキング，ギャロッピング等が用意されているが、
ここでは詳述しない。
のテスト線５１乃至５４と、テスト治具７の制御線６０
と、行アドレスストローブ信号線と、第１，第２の列ア
ドレスストローブ選択信号線３４とを接続するピンを有
する他に、メモリモジュール１０のアドレス選択信号線
や制御線等の必要なピンを備えているが、ここでは図示
しない。またテスト６内で設定されるテストパターン
は、各種の理論理的なプログラム、例えばマーチングや
ウォーキング，ギャロッピング等が用意されているが、
ここでは詳述しない。
【００２６】テスト治具７は、トランスファーゲートか
らなるセレクタで構成される。このセレクタは、第１の
バンク８と第２のバンク９とを切り換えるために、必要
である。
らなるセレクタで構成される。このセレクタは、第１の
バンク８と第２のバンク９とを切り換えるために、必要
である。
【００２７】この実施例の動作を説明するため、図１の
他に、タイミング図を示す図２も参照して、書き込み時
の状態を説明する。
他に、タイミング図を示す図２も参照して、書き込み時
の状態を説明する。
【００２８】まず、ライトイネーブル（ＷＥ）信号線
（図示せず）を１レベルから０レベルに設定し、さらに
行アドレスストロープ信号線１，２も１レベルから０レ
ベルに設定して、活性化を行う。この一回のタイミング
サイクル中に、以下に示す複数のバングが順次選択され
る。
（図示せず）を１レベルから０レベルに設定し、さらに
行アドレスストロープ信号線１，２も１レベルから０レ
ベルに設定して、活性化を行う。この一回のタイミング
サイクル中に、以下に示す複数のバングが順次選択され
る。
【００２９】第１の列アドレスストローブ選択信号線３
を１レベルから０レベルとなして、最初に活性化し、第
１のバンク８内のメモリセルアレイ１１，１２，１３，
１４を選択する。この時、テスト治具７は、第１のバン
ク８内のセルアレイとテスタ６とを電気的に接続する。
従って、第２のバンク９とは非接続となっている。
を１レベルから０レベルとなして、最初に活性化し、第
１のバンク８内のメモリセルアレイ１１，１２，１３，
１４を選択する。この時、テスト治具７は、第１のバン
ク８内のセルアレイとテスタ６とを電気的に接続する。
従って、第２のバンク９とは非接続となっている。
【００３０】次に、行列アドレス信号によって、セルア
レイ１１，１２，１３，１４内のセルの選択を行うと共
に、テスタ６からテストデータを出力して、このデータ
を各メモリセルに４ビット毎に順次書き込む。第１のバ
ンク８内のすべてのセルに書き込むまで続ける。
レイ１１，１２，１３，１４内のセルの選択を行うと共
に、テスタ６からテストデータを出力して、このデータ
を各メモリセルに４ビット毎に順次書き込む。第１のバ
ンク８内のすべてのセルに書き込むまで続ける。
【００３１】次に、第１の列アドレスストローブ選択信
号線３を０レベルから１レベルにもどして非活性化し、
直ちに第２の列アドレスストローブ選択信号線４を活性
化することにより、第２のバンク９内のセルアレイ２
１，２２，２３，２４を選択する。
号線３を０レベルから１レベルにもどして非活性化し、
直ちに第２の列アドレスストローブ選択信号線４を活性
化することにより、第２のバンク９内のセルアレイ２
１，２２，２３，２４を選択する。
【００３２】ここで、セルアレイ２１乃至２４内のデー
タの入出力線４１，４２，４３，４４と、テスタ６のテ
スト線５１乃至５４とが、それぞれ接続されるように、
テスト治具７を制御する。この時は、第１のバンク８と
は非接続となり、このバンク８内のセルは、データを保
持する。
タの入出力線４１，４２，４３，４４と、テスタ６のテ
スト線５１乃至５４とが、それぞれ接続されるように、
テスト治具７を制御する。この時は、第１のバンク８と
は非接続となり、このバンク８内のセルは、データを保
持する。
【００３３】次に、行，列アドレス信号によって、セル
アレイ２１乃至２４のセルの選択を行い、テスタ６から
テストデータを出力する。このテストデータを、対応し
たセルに順次書き込み、すべてのセルに書き込むまで続
ける。
アレイ２１乃至２４のセルの選択を行い、テスタ６から
テストデータを出力する。このテストデータを、対応し
たセルに順次書き込み、すべてのセルに書き込むまで続
ける。
【００３４】テスト治具７への制御信号線６０の制御信
号は、第１，第２の列アドレスストローブ選択信号線
３，４の信号に同期した信号が利用できる。
号は、第１，第２の列アドレスストローブ選択信号線
３，４の信号に同期した信号が利用できる。
【００３５】以上の通り、この実施例のテストデータの
書き込み動作は、一回の行アドレスストローブ信号線の
活性化中に、２つの列アドレスストローブ選択信号線を
順次活性化しているため、一回のタイミングサイクル中
に２倍の書き込み量が達成される。このため、テストデ
ータの書き込み時間が約２分の１となる。
書き込み動作は、一回の行アドレスストローブ信号線の
活性化中に、２つの列アドレスストローブ選択信号線を
順次活性化しているため、一回のタイミングサイクル中
に２倍の書き込み量が達成される。このため、テストデ
ータの書き込み時間が約２分の１となる。
【００３６】また、この実施例では、インターフェイス
としてテスト治具７を用いているため、テスタのテスト
ピンが少なない場合でもテストできるという利点があ
る。
としてテスト治具７を用いているため、テスタのテスト
ピンが少なない場合でもテストできるという利点があ
る。
【００３７】また、外部リードを増加させる必要がな
く、通常動作では一回のサイクルタイム中に一本の列ア
ドレスストローブ信号線を選択することができるので、
特に通常動作に支障を及ぼすことはなく、トランスファ
ーゲートを有するテスト治具７を設けるだけで済むた
め、構成が簡単でテスト方法も複雑にならないという利
点がある。
く、通常動作では一回のサイクルタイム中に一本の列ア
ドレスストローブ信号線を選択することができるので、
特に通常動作に支障を及ぼすことはなく、トランスファ
ーゲートを有するテスト治具７を設けるだけで済むた
め、構成が簡単でテスト方法も複雑にならないという利
点がある。
【００３８】以上の通り、図１の構成で図２に示すタイ
ミングで書き込まれたデータの読み出し動作は、図３に
示す通り、上述した書き込み動作と同様に行われる。即
ち、一回のタイミングサイクル中に、第１，第２の列ア
ドレスストローブ選択信号線を順に活性化して、書き込
み時と同じ入，出力線を使用して、データの読み出しを
行う。読み出し時のタイミング動作は、図３に示すに留
め、重複説明を省略する。
ミングで書き込まれたデータの読み出し動作は、図３に
示す通り、上述した書き込み動作と同様に行われる。即
ち、一回のタイミングサイクル中に、第１，第２の列ア
ドレスストローブ選択信号線を順に活性化して、書き込
み時と同じ入，出力線を使用して、データの読み出しを
行う。読み出し時のタイミング動作は、図３に示すに留
め、重複説明を省略する。
【００３９】図２のタイミングで書き込まれたデータ
は、図３のタイミングで読み出され、テスタ６で照合し
て、一致していれば良，一致していなければ不良とな
す。
は、図３のタイミングで読み出され、テスタ６で照合し
て、一致していれば良，一致していなければ不良とな
す。
【００４０】以上書き込み、読み出し方法により、テス
ト時間は約４分の１に短縮される。
ト時間は約４分の１に短縮される。
【００４１】特に限られたデータピン数を持ったテスタ
で、メモリモジュールや多ビットのＤＲＡＭ等のデータ
ピン数を多く有する半導体集積回路を検査する場合，測
定数を減少させずに短時間で行えるという利点がある。
で、メモリモジュールや多ビットのＤＲＡＭ等のデータ
ピン数を多く有する半導体集積回路を検査する場合，測
定数を減少させずに短時間で行えるという利点がある。
【００４２】以上の実施例では、列アドレスストローブ
選択信号線が二本ある場合のメモリモジュールについて
説明したが、この他に外部リード即ちピンが一本だけの
ＣＡＳ端子を有するＳＩＭＭパッケージでは、図４のブ
ロック図に示すように、第１，第２の列アドレスストロ
ーブ選択信号３，４間に単安定マルチバイブレータ７１
を介在させ、第１の列アドレスストローブ選択信号線３
の０レベルから１レベルに移行する時点によって、この
バイブレータ７１をトリガーさせ、次に活性化させる第
２の列アドレスストローブ選択信号線４を活性化させ
る。
選択信号線が二本ある場合のメモリモジュールについて
説明したが、この他に外部リード即ちピンが一本だけの
ＣＡＳ端子を有するＳＩＭＭパッケージでは、図４のブ
ロック図に示すように、第１，第２の列アドレスストロ
ーブ選択信号３，４間に単安定マルチバイブレータ７１
を介在させ、第１の列アドレスストローブ選択信号線３
の０レベルから１レベルに移行する時点によって、この
バイブレータ７１をトリガーさせ、次に活性化させる第
２の列アドレスストローブ選択信号線４を活性化させ
る。
【００４３】このバイブレータ７１をモジュール１０内
に組み込んでおけば、前記実施例と共通するテスタ，テ
スト治具が使用でき、テストも同様に行える。
に組み込んでおけば、前記実施例と共通するテスタ，テ
スト治具が使用でき、テストも同様に行える。
【００４４】尚、通常動作等の場合でこのバイブレータ
７１の動作が不要の時に備えて、セレクタ７２を設け
て、制御信号によって適宜切り換えることが望ましい。
図４において、図１と共通する主な部分は、共通する参
照数字で示す留め、ブロック内の回路及び配線関係は省
略する。
７１の動作が不要の時に備えて、セレクタ７２を設け
て、制御信号によって適宜切り換えることが望ましい。
図４において、図１と共通する主な部分は、共通する参
照数字で示す留め、ブロック内の回路及び配線関係は省
略する。
【００４５】また以上の実施例では、メモリセルアレイ
が二つにバンク分けされた場合を示したが、この他に三
つ以上にバンク分けされた場合でも、一回のサイクルタ
イム中に相応数の列アドレスストローブ選択信号を用意
して、テストすることができる。
が二つにバンク分けされた場合を示したが、この他に三
つ以上にバンク分けされた場合でも、一回のサイクルタ
イム中に相応数の列アドレスストローブ選択信号を用意
して、テストすることができる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
上記各課題が達成され、特に多数のデータピンを持った
半導体集積回路を、限られたデータピンを持ったテスタ
で検査するテスト治具を使用し、一回のタイミングサイ
クル中に複数のバンクを順に検査できるという効果が得
られる。
上記各課題が達成され、特に多数のデータピンを持った
半導体集積回路を、限られたデータピンを持ったテスタ
で検査するテスト治具を使用し、一回のタイミングサイ
クル中に複数のバンクを順に検査できるという効果が得
られる。
【図１】本発明の一実施例のテスト方法で用意されるテ
スタ，テスト治具と半導体集積回路との接続関係を示す
ブロック図である。
スタ，テスト治具と半導体集積回路との接続関係を示す
ブロック図である。
【図２】本発明の一実施例のデータの書き込み方法を示
すタイミング図である。
すタイミング図である。
【図３】本発明の一実施例のデータの読み出し方法を示
すタイミング図である。
すタイミング図である。
【図４】ＣＡＳ線が一本だけの場合のテスト方法を示す
ブロック図である。
ブロック図である。
【図５】従来のＤＲＡＭのアドレス選択方法を示すブロ
ック図である。
ック図である。
【図６】図５の動作を示すタイミング図である。
１，２ 行アドレスストローブ信号線 ３ 第１の列アドレスストローブ選択信号線 ４ 第２の列アドレスストローブ選択信号線 ６ テスタ ７ テスト治具 ８ 第１のバンク ９ 第２のバンク １０，７０ メモリモジュール １１乃至１４，２１乃至２４ ＤＲＡＭセルアレイ ３１乃至３４，４１乃至４４ データ入出力線 ５１乃至５４ テスト線 ６０ 制御線 ７１ 単安定マルチバイブレータ ７２ セレクタ ７００ アドレスバッファ ８００ クロックジェネレータ ８０１ 列アドレスストロープ信号制御回路
Claims (4)
- 【請求項１】 複数のダイナミック・ランダム・アクセ
ス・メモリがバンクに区分されてなる半導体集積回路の
前記メモリをテスタで検査する半導体メモリのテスト方
法において、行アドレスストローブ信号の一回の活性化
中に、複数の列アドレスストローブ選択信号を順に活性
化して、前記選択信号によって選らばれた前記バンク内
のダイナミック・ランダム・アクセス・メモリに前記テ
スタ内のデータを書き込む方法を備えたことを特徴とす
る半導体メモリのテスト方法。 - 【請求項２】 複数のダイナミック・ランダム・アクセ
ス・メモリがバンクに区分されてなる半導体集積回路の
前記メモリをテスタで検査する半導体メモリのテスト方
法において、行アドレスストローブ信号の一回の活性化
中に、複数の列アドレスストローブ選択信号を順に活性
化して、前記選択信号によって選らばれた前記バンク内
のダイナミック・ランダム・アクセス・メモリから、書
き込まれたテストデータを順に読み出す方法を備えたこ
とを特徴とする半導体メモリのテスト方法。 - 【請求項３】 前記半導体集積回路と前記テスタとの間
にテスト治具を介在させ、このテスト治具を用いて、前
記バンクのデータ入出線の選択を行う請求項１及び２記
載の半導体メモリのテスト方法。 - 【請求項４】 前記半導体集積回路が唯一つの列アドレ
スストロープ選択信号線を有する場合には、前記信号線
の他に、前記信号線を入力とする単安定マルチバイブレ
ータの出力を他の列アドレスストローブ選択信号となし
て前記複数の列アドレスストローブ選択信号を構成する
請求項１及び２記載の半導体メモリのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265594A JPH08129900A (ja) | 1994-10-28 | 1994-10-28 | 半導体メモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265594A JPH08129900A (ja) | 1994-10-28 | 1994-10-28 | 半導体メモリのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08129900A true JPH08129900A (ja) | 1996-05-21 |
Family
ID=17419298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265594A Pending JPH08129900A (ja) | 1994-10-28 | 1994-10-28 | 半導体メモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08129900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539910B2 (en) | 2003-07-28 | 2009-05-26 | Samsung Electronics Co., Ltd. | Memory module test system for memory module including hub |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130841A (en) * | 1978-04-03 | 1979-10-11 | Advantest Corp | Address generator |
-
1994
- 1994-10-28 JP JP6265594A patent/JPH08129900A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130841A (en) * | 1978-04-03 | 1979-10-11 | Advantest Corp | Address generator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7539910B2 (en) | 2003-07-28 | 2009-05-26 | Samsung Electronics Co., Ltd. | Memory module test system for memory module including hub |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961224 |