JPH0812995B2 - 半導体レベル変換装置 - Google Patents
半導体レベル変換装置Info
- Publication number
- JPH0812995B2 JPH0812995B2 JP1218195A JP21819589A JPH0812995B2 JP H0812995 B2 JPH0812995 B2 JP H0812995B2 JP 1218195 A JP1218195 A JP 1218195A JP 21819589 A JP21819589 A JP 21819589A JP H0812995 B2 JPH0812995 B2 JP H0812995B2
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- Japan
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- circuit
- level
- control signal
- signal
- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
- H03K19/017554—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017563—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特にCMOS論理等とEC
L論理とのレベル整合を目的とした半導体レベル変換装
置に関する。
L論理とのレベル整合を目的とした半導体レベル変換装
置に関する。
［従来の技術］ 従来、ECL論理が他の論理回路、例えばCMOSやTTLの出
力を受ける際、エミッタが共通接続された第４図に示す
ように、ECL回路の一対のトランジスタ41,42の一方には
リファレンス電圧ＶRを供給する必要があった。また、
あるいは第５図に示すように、ゲート43,44と45との段
数を違えて相互に逆相関係の２つの信号46,47を差動ゲ
ートを成すトランジスタ41,42のベース入力として使用
する手段が従来技術として考えられる。
力を受ける際、エミッタが共通接続された第４図に示す
ように、ECL回路の一対のトランジスタ41,42の一方には
リファレンス電圧ＶRを供給する必要があった。また、
あるいは第５図に示すように、ゲート43,44と45との段
数を違えて相互に逆相関係の２つの信号46,47を差動ゲ
ートを成すトランジスタ41,42のベース入力として使用
する手段が従来技術として考えられる。
［発明が解決しようとする課題］ 上述したリファレンス電圧ＶRを必要とする従来技術
は、リファレンス電圧発生回路を必要とし、そのスペー
スおよび配線の引き回し等により回路設け、およびレイ
アウトの複雑化を惹起していた。
は、リファレンス電圧発生回路を必要とし、そのスペー
スおよび配線の引き回し等により回路設け、およびレイ
アウトの複雑化を惹起していた。
また、逆相関係にある２系統のゲートを使用して差動
方式をとる場合、第６図に示すように２つのゲートの遅
延時間の差が後段の差動ゲートの動作を不安定にするた
め（特に第６図中のａおよびｂの部分）、ノイズの発生
等の問題を起こす危険性がある。
方式をとる場合、第６図に示すように２つのゲートの遅
延時間の差が後段の差動ゲートの動作を不安定にするた
め（特に第６図中のａおよびｂの部分）、ノイズの発生
等の問題を起こす危険性がある。
［発明の従来技術に対する相違点］ 上述した従来の方式に対し、本発明はリファレンス電
圧を必要とせず、使用される２系統のゲート回路の出力
間の遅延時間の差も問題とならず、高速で安定するレベ
ル変換が実現できるという相違点を有する。
圧を必要とせず、使用される２系統のゲート回路の出力
間の遅延時間の差も問題とならず、高速で安定するレベ
ル変換が実現できるという相違点を有する。
［課題を解決するための手段］ 本願発明は、互いに異なる電位を供給する電源間に設
けられ、エミッタが互いに共通接続されるとともにコレ
クタに出力信号を発生する第１トランジスタと第２のト
ランジスタとを有するECL回路と、入力信号に応答して
上記ECL回路に制御信号を供給する入力回路とを備えた
半導体レベル変換装置に関し、上記入力回路は上記入力
信号から第１レベルと第２レベル間で変化する第１制御
信号を発生し、上記入力信号の変化から第１遅延時間後
に上記第１制御信号を変化させて上記第１トランジスタ
のベースに供給する第１ゲート回路と、上記入力信号か
ら上記第１レベルより高い第３レベルと上記第２レベル
より低い第４レベル間で変化する上記第１制御信号と同
相の第２制御信号を発生し、上記入力信号の変化から上
記第１遅延時間より短い第２遅延時間後に上記第２制御
信号を変化させて上記第２トランジスタのベースに供給
する第２ゲート回路を備えて構成したことである。
けられ、エミッタが互いに共通接続されるとともにコレ
クタに出力信号を発生する第１トランジスタと第２のト
ランジスタとを有するECL回路と、入力信号に応答して
上記ECL回路に制御信号を供給する入力回路とを備えた
半導体レベル変換装置に関し、上記入力回路は上記入力
信号から第１レベルと第２レベル間で変化する第１制御
信号を発生し、上記入力信号の変化から第１遅延時間後
に上記第１制御信号を変化させて上記第１トランジスタ
のベースに供給する第１ゲート回路と、上記入力信号か
ら上記第１レベルより高い第３レベルと上記第２レベル
より低い第４レベル間で変化する上記第１制御信号と同
相の第２制御信号を発生し、上記入力信号の変化から上
記第１遅延時間より短い第２遅延時間後に上記第２制御
信号を変化させて上記第２トランジスタのベースに供給
する第２ゲート回路を備えて構成したことである。
本発明によれば、例えばTTLやCMOSの論理信号をECLの
論理回路にスムーズに伝播することが可能となる。
論理回路にスムーズに伝播することが可能となる。
［実施例］ 次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。第１
のゲート回路１の論理振幅は、電源電圧および接地電位
間に各々挿入された２段のダイオード11,12と13,14によ
って、電源電位および接地電位間に各々挿入された１段
のダイオード21と22を有する第２のゲート回路２の論理
振幅より小さくなっている。また、遅延時間について
は、同一の性能を有するトランジスタを第１のゲート回
路１では２個（15と16）、第２のゲート回路２では４個
（23,24と25,26）とし、これらトランジスタの使用数を
違えることで両ゲート回路1,2の間で異なっている。本
実施例では、第１のゲート回路１の遅延時間が第２のゲ
ート回路２の遅延時間より遅くなっており、結果とし
て、両ゲート回路1,2の出力信号は第２図に示すように
同相となっている。これらの２つの回路1,2の出力4,5
は、次段の差動入力型の電流切換回路（ECL回路）３の
入力に接続されており、エミッタが共通接続されている
一対のトランジスタの一方31に出力信号４が入力し、他
方32に出力信号５が入力する。ここで、上記のように振
幅および位相の調整を行った結果、出力信号4,5は第２
図に示すような波形となっている。すなわち、出力信号
4,5は同相で出力信号４の高レベルが出力信号５の高レ
ベルより低く、且つ、出力信号４の低レベルが出力信号
の低レベルより高くなっている。従って、出力信号4,5
の波形は交点を有し、次段の差動ゲート31,32のスイッ
チングを安定して実現する。
のゲート回路１の論理振幅は、電源電圧および接地電位
間に各々挿入された２段のダイオード11,12と13,14によ
って、電源電位および接地電位間に各々挿入された１段
のダイオード21と22を有する第２のゲート回路２の論理
振幅より小さくなっている。また、遅延時間について
は、同一の性能を有するトランジスタを第１のゲート回
路１では２個（15と16）、第２のゲート回路２では４個
（23,24と25,26）とし、これらトランジスタの使用数を
違えることで両ゲート回路1,2の間で異なっている。本
実施例では、第１のゲート回路１の遅延時間が第２のゲ
ート回路２の遅延時間より遅くなっており、結果とし
て、両ゲート回路1,2の出力信号は第２図に示すように
同相となっている。これらの２つの回路1,2の出力4,5
は、次段の差動入力型の電流切換回路（ECL回路）３の
入力に接続されており、エミッタが共通接続されている
一対のトランジスタの一方31に出力信号４が入力し、他
方32に出力信号５が入力する。ここで、上記のように振
幅および位相の調整を行った結果、出力信号4,5は第２
図に示すような波形となっている。すなわち、出力信号
4,5は同相で出力信号４の高レベルが出力信号５の高レ
ベルより低く、且つ、出力信号４の低レベルが出力信号
の低レベルより高くなっている。従って、出力信号4,5
の波形は交点を有し、次段の差動ゲート31,32のスイッ
チングを安定して実現する。
ちなみに第２のゲート回路に挿入された電源電位側の
ダイオードは、次段のECL回路のトランジスタの飽和を
回避する目的で使用されている。
ダイオードは、次段のECL回路のトランジスタの飽和を
回避する目的で使用されている。
第３図は本発明の他の一実施例を示す。本実施例で
は、第１のゲート回路６にダイオード61,62を備えて両
ゲート6,7間の出力信号8,9の振幅調整を行っているが、
第１のゲート回路６および第２のゲート回路７のトラン
ジスタ62,63,71,72の数および駆動能力は同等である。
しかし、第１のゲート回路６の出力に容量負荷64を接続
することにより、ECL回路のトランジスタ10,11への両出
力信号8,9間の伝播遅延時間を違えている。
は、第１のゲート回路６にダイオード61,62を備えて両
ゲート6,7間の出力信号8,9の振幅調整を行っているが、
第１のゲート回路６および第２のゲート回路７のトラン
ジスタ62,63,71,72の数および駆動能力は同等である。
しかし、第１のゲート回路６の出力に容量負荷64を接続
することにより、ECL回路のトランジスタ10,11への両出
力信号8,9間の伝播遅延時間を違えている。
本実施例においても、出力信号8,9の波形は第２図に
示すものと同じになり、前記実施例と同等の効果を実現
することができる。
示すものと同じになり、前記実施例と同等の効果を実現
することができる。
［発明の効果］ 以上説明したように本発明は、第１と第２のゲート回
路によりECL回路の一対のトランジスタへの信号の振幅
および位相を調整するようにしたため、TTL回路やCMOS
回路からECL回路への論理伝播をリファレンス電圧なし
に安定に実行できる。尚、本発明は、内部がCMOS論理回
路構成で周辺にECL回路を配慮してECLデバイスとのイン
タフェースを実現しようとするゲートアレイ、または、
スタンダードセル等で効果を発揮する。
路によりECL回路の一対のトランジスタへの信号の振幅
および位相を調整するようにしたため、TTL回路やCMOS
回路からECL回路への論理伝播をリファレンス電圧なし
に安定に実行できる。尚、本発明は、内部がCMOS論理回
路構成で周辺にECL回路を配慮してECLデバイスとのイン
タフェースを実現しようとするゲートアレイ、または、
スタンダードセル等で効果を発揮する。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の一実施例のレベル変換部の出力波形図、第３図は本
発明の他の一実施例を示す回路図、第４図，第５図はそ
れぞれ従来例を示す回路図、第６図は第５図に示す回路
のレベル変換部の出力波形図である。 1,6……第１のゲート回路、 2,7……第２のゲート回路、 ３……差動入力方式の電流切換型回路（ECL回路）。
明の一実施例のレベル変換部の出力波形図、第３図は本
発明の他の一実施例を示す回路図、第４図，第５図はそ
れぞれ従来例を示す回路図、第６図は第５図に示す回路
のレベル変換部の出力波形図である。 1,6……第１のゲート回路、 2,7……第２のゲート回路、 ３……差動入力方式の電流切換型回路（ECL回路）。
Claims (1)
- 【請求項１】互いに異なる電位を供給する電源間に設け
られ、エミッタが互いに共通接続されるとともにコレク
タに出力信号を発生する第１トランジスタと第２のトラ
ンジスタとを有するECL回路と、 入力信号に応答して上記ECL回路に制御信号を供給する
入力回路とを備えた半導体レベル変換装置において、 上記入力回路は上記入力信号から第１レベルと第２レベ
ル間で変化する第１制御信号を発生し、上記入力信号の
変化から第１遅延時間後に上記第１制御信号を変化させ
て上記第１トランジスタのベースに供給する第１ゲート
回路と、 上記入力信号から上記第１レベルより高い第３レベルと
上記第２レベルより低い第４レベル間で変化する上記第
１制御信号と同相の第２制御信号を発生し、上記入力信
号の変化から上記第１遅延時間より短い第２遅延時間後
に上記第２制御信号を変化させて上記第２トランジスタ
のベースに供給する第２ゲート回路を備えて構成したこ
とを特徴とする半導体レベル変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218195A JPH0812995B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体レベル変換装置 |
| US07/573,402 US5117134A (en) | 1989-08-24 | 1990-08-24 | CMOS or TTL to ECL level conversion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218195A JPH0812995B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体レベル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0380711A JPH0380711A (ja) | 1991-04-05 |
| JPH0812995B2 true JPH0812995B2 (ja) | 1996-02-07 |
Family
ID=16716108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218195A Expired - Lifetime JPH0812995B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体レベル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5117134A (ja) |
| JP (1) | JPH0812995B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245225A (en) * | 1992-04-24 | 1993-09-14 | International Business Machines Corporation | High performance BiFET complementary emitter follower logic circuit |
| US5254882A (en) * | 1992-12-11 | 1993-10-19 | Texas Instruments Incorporated | Method and device for processing two separately referenced signal levels |
| US5343094A (en) * | 1993-01-13 | 1994-08-30 | National Semiconductor Corporation | Low noise logic amplifier with nondifferential to differential conversion |
| US6175249B1 (en) | 1999-01-29 | 2001-01-16 | Fairchild Semiconductor Corp. | High speed low skew CMOS to ECL converter |
| US6429691B1 (en) | 2000-12-29 | 2002-08-06 | International Business Machines Corporation | Differential-input circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566535A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Integrated circuit |
| US4366397A (en) * | 1979-06-29 | 1982-12-28 | Hitachi, Ltd. | Level conversion circuit |
| US4491743A (en) * | 1982-03-16 | 1985-01-01 | Signetics Corporation | Voltage translator |
| US4496856A (en) * | 1982-07-21 | 1985-01-29 | Sperry Corporation | GaAs to ECL level converter |
| IT1157089B (it) * | 1982-11-24 | 1987-02-11 | Cselt Centro Studi Lab Telecom | Circuito a bassa dissipazione per il pilotaggio di linee di trasmissione di segnali numerici ad alta velocita |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| JPS63302621A (ja) * | 1987-06-02 | 1988-12-09 | Fujitsu Ltd | 半導体集積回路 |
-
1989
- 1989-08-24 JP JP1218195A patent/JPH0812995B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-24 US US07/573,402 patent/US5117134A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0380711A (ja) | 1991-04-05 |
| US5117134A (en) | 1992-05-26 |
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