JPH0535361A - クロツク分配回路 - Google Patents
クロツク分配回路Info
- Publication number
- JPH0535361A JPH0535361A JP3189076A JP18907691A JPH0535361A JP H0535361 A JPH0535361 A JP H0535361A JP 3189076 A JP3189076 A JP 3189076A JP 18907691 A JP18907691 A JP 18907691A JP H0535361 A JPH0535361 A JP H0535361A
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- JP
- Japan
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- clock
- power supply
- circuit
- bipolar transistor
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Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 230000001360 synchronised effect Effects 0.000 claims abstract description 5
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 abstract description 5
- 238000010168 coupling process Methods 0.000 abstract description 5
- 238000005859 coupling reaction Methods 0.000 abstract description 5
- 239000000470 constituent Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】高速駆動が可能で、クロックスキューが小さ
く、しかも、容量カップリングによるクロストークやス
イッチング電流による電源電圧の変動の問題を解決した
クロック分配回路を提供する。 【構成】差動増幅器により、微少な電圧差を検出して高
速に動作するクロック生成回路１を構成し、電圧振幅を
小さくすることにより高速駆動を行ない、容量カップリ
ングによるクロストークやスイッチング電流による電源
電圧の変動の問題を解決する。更にクロックにより同期
される各構成回路にクロックを供給する前に、レベル変
換回路２を通すことにより、電圧振幅を増大して雑音余
裕度の大きい論理動作を行なう。
く、しかも、容量カップリングによるクロストークやス
イッチング電流による電源電圧の変動の問題を解決した
クロック分配回路を提供する。 【構成】差動増幅器により、微少な電圧差を検出して高
速に動作するクロック生成回路１を構成し、電圧振幅を
小さくすることにより高速駆動を行ない、容量カップリ
ングによるクロストークやスイッチング電流による電源
電圧の変動の問題を解決する。更にクロックにより同期
される各構成回路にクロックを供給する前に、レベル変
換回路２を通すことにより、電圧振幅を増大して雑音余
裕度の大きい論理動作を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、クロック信号を各構成
回路に分配するためのクロック分配回路に関し、特にＬ
ＳＩのチップ上に設けられるクロック分配回路に関す
る。
回路に分配するためのクロック分配回路に関し、特にＬ
ＳＩのチップ上に設けられるクロック分配回路に関す
る。
【０００２】
【従来の技術】ＬＳＩのクロック信号をチップ内の各構
成回路に分配するために、インバータをツリー状になら
べて供給する方法がよく用いられる。図２は従来のクロ
ック分配回路の一例を示す回路図である。図２を参照す
るとこのクロック分配回路は、３つのクロック生成回路
３，４および５で構成されている。そして、入力クロッ
ク信号ＣＫを、ＬＳＩチップ内の各構成回路（図示せ
ず）に反転増幅しながら分配する。クロック生成回路は
ＣＭＯＳインバータで構成されている。これらの論理振
幅は３Ｖから５Ｖと大きい。
成回路に分配するために、インバータをツリー状になら
べて供給する方法がよく用いられる。図２は従来のクロ
ック分配回路の一例を示す回路図である。図２を参照す
るとこのクロック分配回路は、３つのクロック生成回路
３，４および５で構成されている。そして、入力クロッ
ク信号ＣＫを、ＬＳＩチップ内の各構成回路（図示せ
ず）に反転増幅しながら分配する。クロック生成回路は
ＣＭＯＳインバータで構成されている。これらの論理振
幅は３Ｖから５Ｖと大きい。
【０００３】
【発明が解決しようとする課題】以上述べた従来のクロ
ック分配回路では振幅が３Ｖから５Ｖと大きいことに起
因して、次のようなことが起る。先ず、高速動作が難か
しい。ＭＯＳトランジスタの電流駆動能力はバイボーラ
トランジスタにくらべて小さいので、遅延時間が負荷容
量により大きく影響される。注意深く設計を行なっても
プロセスのばらつきや配線長の違い等により、各構成回
路へのクロック信号線の負荷を完全に等しくすることは
できない。このため、各構成回路間でのクロックスキュ
ーを低減するのが難かしい。また、動作時に流れる電流
により電源線に雑音が生じ、誤動作を引き起こす恐れが
ある。さらに、隣接配線及び隣接デバイスへの干渉、つ
まりクロストークやインダクタンスによる雑音等も振幅
電圧が大きいために生じやすい。さらに、位相の反転し
た２相のクロックを発生する場合に、その２つのクロッ
ク間に遅延が生じる。つまり、クロックスキューが生じ
る。本発明は、大きな雑音余裕度を確保しつつ、高速駆
動が可能でしかもクロックスキューおよび雑音の少ない
クロック分配回路を提供することを目的としている。
ック分配回路では振幅が３Ｖから５Ｖと大きいことに起
因して、次のようなことが起る。先ず、高速動作が難か
しい。ＭＯＳトランジスタの電流駆動能力はバイボーラ
トランジスタにくらべて小さいので、遅延時間が負荷容
量により大きく影響される。注意深く設計を行なっても
プロセスのばらつきや配線長の違い等により、各構成回
路へのクロック信号線の負荷を完全に等しくすることは
できない。このため、各構成回路間でのクロックスキュ
ーを低減するのが難かしい。また、動作時に流れる電流
により電源線に雑音が生じ、誤動作を引き起こす恐れが
ある。さらに、隣接配線及び隣接デバイスへの干渉、つ
まりクロストークやインダクタンスによる雑音等も振幅
電圧が大きいために生じやすい。さらに、位相の反転し
た２相のクロックを発生する場合に、その２つのクロッ
ク間に遅延が生じる。つまり、クロックスキューが生じ
る。本発明は、大きな雑音余裕度を確保しつつ、高速駆
動が可能でしかもクロックスキューおよび雑音の少ない
クロック分配回路を提供することを目的としている。
【０００４】
【課題を解決するための手段】本発明のクロック分配回
路は、互いに相補の関係にある２つのクロック信号を入
力とする作動増幅器からなるクロック生成回路と、この
クロック生成回路の少なくとも一方の出力信号の電圧振
幅を拡大し、前記入力のクロック信号により同期される
回路に供給するレベル変換回路と、を有することを特徴
としている。
路は、互いに相補の関係にある２つのクロック信号を入
力とする作動増幅器からなるクロック生成回路と、この
クロック生成回路の少なくとも一方の出力信号の電圧振
幅を拡大し、前記入力のクロック信号により同期される
回路に供給するレベル変換回路と、を有することを特徴
としている。
【０００５】
【作用】本発明においては、バイポーラトランジスタの
エミッタを互いに接続した差動増幅器により、微小な電
圧差を検出して高速に動作するクロック生成回路を構成
する。そしてこのクロック生成回路の出力回路の出力信
号の電圧振幅を小さくすることにより高速駆動のみ成ら
ず、容量カップリングによるクロストークやスイッチン
グ電流による電源電圧の変動の問題を解決する。更に、
クロックにより同期される各構成回路にクロック信号を
供給する前に、レベル変換回路を通すことにより、電圧
振幅を増大して雑音余裕度の大きい論理動作を行なう。
エミッタを互いに接続した差動増幅器により、微小な電
圧差を検出して高速に動作するクロック生成回路を構成
する。そしてこのクロック生成回路の出力回路の出力信
号の電圧振幅を小さくすることにより高速駆動のみ成ら
ず、容量カップリングによるクロストークやスイッチン
グ電流による電源電圧の変動の問題を解決する。更に、
クロックにより同期される各構成回路にクロック信号を
供給する前に、レベル変換回路を通すことにより、電圧
振幅を増大して雑音余裕度の大きい論理動作を行なう。
【０００６】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の一実施例の回路図
である。図１を参照すると、本実施例は、ベースに第１
のクロック信号ＣＫ１が入力されるバイポーラトランジ
スタＱ１と、ベースに第１のクロック信号ＣＫ１とは相
補の関係にある第２のクロック信号ＣＫ２が入力され、
エミッタが第１のバイポーラトランジスタＱ１のエミッ
タと共通に接続される第２のバイポーラトランジスタＱ
２と、第１及び第２のバイポーラトランジスタＱ１、Ｑ
２のコレクタと高位電源端子（電源電圧Ｖｃｃ）６との
間にそれぞれ対応して接続された第１及び第２の抵抗Ｒ
１，Ｒ２と、第１および第２のバイポーラトランジスタ
Ｑ１，Ｑ２のエミッタと定位電源端子７との間に接続さ
れた第３の抵抗Ｒ３とを備え、第１及び第２のバイポー
ラトランジスタＱ１，Ｑ２のコレクタがそれぞれ第３及
び第４のバイポーラトランジスタＱ３，Ｑ４のベースに
接続され、第３及び第４のバイポーラトランジスタＱ
３，Ｑ４のコレクタが高位電源端子６に接続第１及び第
２のクロック信号ＣＫ１，ＣＫ２が差動増幅され、第１
及び第２のバイポーラトランジスタＱ１，Ｑ２のコレク
タから、それぞれ第３及び第４のバイポーラトランジス
タＱ３，Ｑ４を介して、第１及び第２の信号Ｓ１，Ｓ２
の信号Ｓ１，Ｓ２が出力されるクロック生成回路と、ベ
ースにクロック生成回路１からの第１及び第２の信号Ｓ
１，Ｓ２がそれぞれ対応して入力され、エミッタがとも
に低位電源端子７に接続されている第５及び第６のバイ
ポーラトランジスタＱ５，Ｑ６と、これら第５及び第６
のトランジスタＱ５，Ｑ６のコレクタと高位電源端子６
との間にそれぞれ対応して接続された第４及び第５の抵
抗Ｒ４，Ｒ５とを備えており、更に、第５及び第６のト
ランジスタＱ５，Ｑ６のエミッタと低位電源端子７との
間にそれぞれ対応して接続された第６及び第７の抵抗Ｒ
６，Ｒ７を備え、クロック信号ＣＫ１またはクロック信
号ＣＫ２によって同期される構成回路（図示せず）へ第
１の信号Ｓ１または第２の信号Ｓ２の振幅を拡大して供
給するレベル変換回路２とを有する構成である。
参照して説明する。図１は、本発明の一実施例の回路図
である。図１を参照すると、本実施例は、ベースに第１
のクロック信号ＣＫ１が入力されるバイポーラトランジ
スタＱ１と、ベースに第１のクロック信号ＣＫ１とは相
補の関係にある第２のクロック信号ＣＫ２が入力され、
エミッタが第１のバイポーラトランジスタＱ１のエミッ
タと共通に接続される第２のバイポーラトランジスタＱ
２と、第１及び第２のバイポーラトランジスタＱ１、Ｑ
２のコレクタと高位電源端子（電源電圧Ｖｃｃ）６との
間にそれぞれ対応して接続された第１及び第２の抵抗Ｒ
１，Ｒ２と、第１および第２のバイポーラトランジスタ
Ｑ１，Ｑ２のエミッタと定位電源端子７との間に接続さ
れた第３の抵抗Ｒ３とを備え、第１及び第２のバイポー
ラトランジスタＱ１，Ｑ２のコレクタがそれぞれ第３及
び第４のバイポーラトランジスタＱ３，Ｑ４のベースに
接続され、第３及び第４のバイポーラトランジスタＱ
３，Ｑ４のコレクタが高位電源端子６に接続第１及び第
２のクロック信号ＣＫ１，ＣＫ２が差動増幅され、第１
及び第２のバイポーラトランジスタＱ１，Ｑ２のコレク
タから、それぞれ第３及び第４のバイポーラトランジス
タＱ３，Ｑ４を介して、第１及び第２の信号Ｓ１，Ｓ２
の信号Ｓ１，Ｓ２が出力されるクロック生成回路と、ベ
ースにクロック生成回路１からの第１及び第２の信号Ｓ
１，Ｓ２がそれぞれ対応して入力され、エミッタがとも
に低位電源端子７に接続されている第５及び第６のバイ
ポーラトランジスタＱ５，Ｑ６と、これら第５及び第６
のトランジスタＱ５，Ｑ６のコレクタと高位電源端子６
との間にそれぞれ対応して接続された第４及び第５の抵
抗Ｒ４，Ｒ５とを備えており、更に、第５及び第６のト
ランジスタＱ５，Ｑ６のエミッタと低位電源端子７との
間にそれぞれ対応して接続された第６及び第７の抵抗Ｒ
６，Ｒ７を備え、クロック信号ＣＫ１またはクロック信
号ＣＫ２によって同期される構成回路（図示せず）へ第
１の信号Ｓ１または第２の信号Ｓ２の振幅を拡大して供
給するレベル変換回路２とを有する構成である。
【０００７】本実施例では、配線及びファンアウトによ
る負荷の状態に応じてクロック生成回路１をＬＳＩのチ
ップ上の各部に配置し、クロック生成回路として用い
る。クロック生成回路により生成されるクロック信号Ｓ
１およびＳ２は低電圧振幅である。これにより、高速動
作を可能とし、クロックスキューを低減できる。また、
容量カップリングによるクロストークやスイッチング電
流による電源雑音を低減できる。更に、各構成回路の前
にはレベル変換回路２を設けて、ここで低電圧振幅クロ
ックを大電圧振幅クロックに変換する。これにより、各
構成回路はレベル変換されて振幅が大きくなった信号Ｓ
１または信号Ｓ２をクロック入力として大電圧で動作す
ることができるので、大きな雑音余裕度を確保できる。
しかも、回路構成をＣＭＯＳ構成にして、消費電力を小
さくすることができる。
る負荷の状態に応じてクロック生成回路１をＬＳＩのチ
ップ上の各部に配置し、クロック生成回路として用い
る。クロック生成回路により生成されるクロック信号Ｓ
１およびＳ２は低電圧振幅である。これにより、高速動
作を可能とし、クロックスキューを低減できる。また、
容量カップリングによるクロストークやスイッチング電
流による電源雑音を低減できる。更に、各構成回路の前
にはレベル変換回路２を設けて、ここで低電圧振幅クロ
ックを大電圧振幅クロックに変換する。これにより、各
構成回路はレベル変換されて振幅が大きくなった信号Ｓ
１または信号Ｓ２をクロック入力として大電圧で動作す
ることができるので、大きな雑音余裕度を確保できる。
しかも、回路構成をＣＭＯＳ構成にして、消費電力を小
さくすることができる。
【０００８】尚、上述の実施例において、クロック生成
回路１のトランジスタＱ３およびトランジスタＱ４は、
このクロック生成回路１の出力インピーダンスを低く
し、負荷の変動に対する適応を増すためのバッファとし
て作用するエミッタフオロアであり、本発明の要旨は、
これらのトランジスタの有無によって左右されるもので
はない。
回路１のトランジスタＱ３およびトランジスタＱ４は、
このクロック生成回路１の出力インピーダンスを低く
し、負荷の変動に対する適応を増すためのバッファとし
て作用するエミッタフオロアであり、本発明の要旨は、
これらのトランジスタの有無によって左右されるもので
はない。
【０００９】また、本実施例では、レベル変換回路とし
て、高位電源端子６と低位電源端子７との間に抵抗とバ
イポーラトランジスタと抵抗とが直列に接続されたもの
を用いているが、本発明はこれに限られるものではな
い。他の型レベル変換回路、例えば、久保征治編著，Ｂ
ｉＣＭＯＳ技術，第４８頁，コロナ社（平成２年）に記
載されているような、カレントミラー回路を用いて低電
圧振幅の信号を大電圧振幅の信号に変換するレベル変換
回路などであってもよいことは勿論である。
て、高位電源端子６と低位電源端子７との間に抵抗とバ
イポーラトランジスタと抵抗とが直列に接続されたもの
を用いているが、本発明はこれに限られるものではな
い。他の型レベル変換回路、例えば、久保征治編著，Ｂ
ｉＣＭＯＳ技術，第４８頁，コロナ社（平成２年）に記
載されているような、カレントミラー回路を用いて低電
圧振幅の信号を大電圧振幅の信号に変換するレベル変換
回路などであってもよいことは勿論である。
【００１０】
【発明の効果】以上述べてきたように、本発明によれ
ば、微少な電圧差を検出して高速に動作するクロック生
成回路を構成し、大容量負荷を高速に駆動し、電圧振幅
を小さくすることにより高速駆動のみならず、容量カッ
プリングによるクロストークやスイッチング電流による
電源電圧の変動の問題を解決できる。
ば、微少な電圧差を検出して高速に動作するクロック生
成回路を構成し、大容量負荷を高速に駆動し、電圧振幅
を小さくすることにより高速駆動のみならず、容量カッ
プリングによるクロストークやスイッチング電流による
電源電圧の変動の問題を解決できる。
【図１】本発明の一実施例によるクロック分配回路の回
路図である。
路図である。
【図２】従来のクロック分配回路の一例の回路図であ
る。
る。
１，３，４，５， クロック生成回路
２ レベル変換回路
６ 高位電源端子
７ 低位電源端子
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６ バイポーラト
ランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７ 抵抗
ランジスタ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７ 抵抗
Claims (2)
- 【請求項１】 互いに相補の関係にある２つのクロック
信号を入力とする差動増幅器からなるクロック生成回路
と、 このクロック生成回路の少なくとも一方の出力信号の電
圧振幅を拡大し、前記入力のクロック信号により同期さ
れる回路に供給するレベル変換回路と、を有することを
特徴とするクロック分配回路。 - 【請求項２】 コレクタが第１の抵抗を介して高位電源
端子に接続されベースが第１の信号入力端子に接続され
エミッタが第２の抵抗を介して低位電源端子に接続され
た第１のバイポーラトランジスタと、コレクタが第３の
抵抗を介して高位電源端子に接続されベースが第２の信
号入力端子に接続されエミッタが前記第１のバイポーラ
トランジスタのエミッタに接続された第２のバイポーラ
トランジスタと、コレクタが高位電源端子に接続されベ
ースが前記第１のバイポーラトランジスタのコレクタに
接続された第３のバイポーラトランジスタと、コレクタ
が高位電源端子に接続されベースが前記第２のバイポー
ラトランジスタのコレクタに接続された第４のバイポー
ラトランジスタとからなるクロック生成回路と、 コレクタが第４の抵抗を介して高位電源端子に接続さ
れ、エミッタが第５の抵抗を介して低位電源端子に接続
され、ベースが前記第３のバイポーラトランジスタのエ
ミッタおよび前記第４のバイポーラトランジスタのエミ
ッタのいずれか一方に接続された第５のバイポーラトラ
ンジスタからなるレベル変換回路と、を含み、 前記第１の信号入力端子には第１のクロック信号が入力
され、前記第２の信号入力端子には前記第１のクロック
信号とは相補の関係にある第２のクロック信号が入力さ
れるように接続されていることを特徴とするクロック分
配回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189076A JPH0535361A (ja) | 1991-07-30 | 1991-07-30 | クロツク分配回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189076A JPH0535361A (ja) | 1991-07-30 | 1991-07-30 | クロツク分配回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535361A true JPH0535361A (ja) | 1993-02-12 |
Family
ID=16234908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189076A Pending JPH0535361A (ja) | 1991-07-30 | 1991-07-30 | クロツク分配回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535361A (ja) |
-
1991
- 1991-07-30 JP JP3189076A patent/JPH0535361A/ja active Pending
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