JPH08130256A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08130256A JPH08130256A JP6290431A JP29043194A JPH08130256A JP H08130256 A JPH08130256 A JP H08130256A JP 6290431 A JP6290431 A JP 6290431A JP 29043194 A JP29043194 A JP 29043194A JP H08130256 A JPH08130256 A JP H08130256A
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- buried layer
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Abstract
(57)【要約】
【目的】 ＭＯＳ型トランジスタをメモリ素子とした半
導体記憶装置における、短チャネル効果の問題がなく、
しかも基板の表面近傍において発生される電子によるソ
フトエラーを防止することを可能とする。 【構成】 半導体基板１にＰウェル５Ｐが形成され、こ
のＰウェル５Ｐにメモリ素子としてＭＯＳ型トランジス
タが形成された半導体記憶装置において、Ｐウェルに隣
接してＮウェル５Ｎが形成され、かつトランジスタの記
憶ノードとしてのドレイン１０の下側領域には、Ｐウェ
ル５ＰとＮウェル５Ｎとの間にわたってＮ型埋込層４が
形成される。α線によって発生された電子の大部分はＮ
型埋込層４に流れ込み、メモリ素子の記憶ノード１０に
対して電子が流れ込むことが抑制され、記憶ノードにお
ける電荷量が変化されることが防止され、ソフトエラー
の発生が防止される。
導体記憶装置における、短チャネル効果の問題がなく、
しかも基板の表面近傍において発生される電子によるソ
フトエラーを防止することを可能とする。 【構成】 半導体基板１にＰウェル５Ｐが形成され、こ
のＰウェル５Ｐにメモリ素子としてＭＯＳ型トランジス
タが形成された半導体記憶装置において、Ｐウェルに隣
接してＮウェル５Ｎが形成され、かつトランジスタの記
憶ノードとしてのドレイン１０の下側領域には、Ｐウェ
ル５ＰとＮウェル５Ｎとの間にわたってＮ型埋込層４が
形成される。α線によって発生された電子の大部分はＮ
型埋込層４に流れ込み、メモリ素子の記憶ノード１０に
対して電子が流れ込むことが抑制され、記憶ノードにお
ける電荷量が変化されることが防止され、ソフトエラー
の発生が防止される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にスタチックＲＡＭ（以下、ＳＲＡＭと称する）のよ
うなトランジスタを記憶素子として情報を蓄積する方式
の半導体記憶装置に関する。
特にスタチックＲＡＭ（以下、ＳＲＡＭと称する）のよ
うなトランジスタを記憶素子として情報を蓄積する方式
の半導体記憶装置に関する。
【０００２】
【従来の技術】従来の一般的なＳＲＡＭとして、ＭＯＳ
ＦＥＴを用いた高抵抗負荷型メモリセルの回路図を図３
に示す。ここでは、２個のＮ型ＭＯＳＦＥＴからなるド
ライバトランジスタＮＤ（ＮＤ１，ＮＤ２）をたすき掛
け接続し、かつ２個の高抵抗Ｒ（Ｒ１，Ｒ２）を負荷と
して接続してメモリセルを構成する。また、このメモリ
セルに対してワード線Ｗとディジット線Ｄ（Ｄ１，Ｄ
２）とを２個のＮ型ＭＯＳＦＥＴからなるトランスファ
トランジスタＮＴ（ＮＴ１，ＮＴ２）を介して接続して
いる。
ＦＥＴを用いた高抵抗負荷型メモリセルの回路図を図３
に示す。ここでは、２個のＮ型ＭＯＳＦＥＴからなるド
ライバトランジスタＮＤ（ＮＤ１，ＮＤ２）をたすき掛
け接続し、かつ２個の高抵抗Ｒ（Ｒ１，Ｒ２）を負荷と
して接続してメモリセルを構成する。また、このメモリ
セルに対してワード線Ｗとディジット線Ｄ（Ｄ１，Ｄ
２）とを２個のＮ型ＭＯＳＦＥＴからなるトランスファ
トランジスタＮＴ（ＮＴ１，ＮＴ２）を介して接続して
いる。
【０００３】このようなＳＲＡＭの構造の一例を図４に
示す。Ｎ型半導体基板２１の表面に低濃度Ｐウェル２２
が形成され、その表面に選択的にフィールド酸化膜２３
が形成され、メモリセル領域が画成される。メモリセル
領域には一部が開口されたゲート酸化膜２４が形成さ
れ、かつその上にトランスファトランジスタＮＴのゲー
ト電極２５とドライバトランジスタＮＤのゲート電極２
６とソース電極２７とが形成され、層間絶縁膜２８によ
り被覆される。また、この層間絶縁膜２８上にはドライ
バトランジスタＮＤのゲート電極２６と電気接続された
状態で高抵抗素子Ｒが形成される。
示す。Ｎ型半導体基板２１の表面に低濃度Ｐウェル２２
が形成され、その表面に選択的にフィールド酸化膜２３
が形成され、メモリセル領域が画成される。メモリセル
領域には一部が開口されたゲート酸化膜２４が形成さ
れ、かつその上にトランスファトランジスタＮＴのゲー
ト電極２５とドライバトランジスタＮＤのゲート電極２
６とソース電極２７とが形成され、層間絶縁膜２８によ
り被覆される。また、この層間絶縁膜２８上にはドライ
バトランジスタＮＤのゲート電極２６と電気接続された
状態で高抵抗素子Ｒが形成される。
【０００４】一方、前記Ｐウェル２２には高濃度Ｎ型拡
散層が形成され、トランスファトランジスタＮＴのソー
スとドレイン２９，３０として構成される。このＳＲＡ
Ｍでは、前記トランスファトランジスタＮＴのドレイン
３０がドライバトランジスタＮＤのゲート電極２６に接
続されて記憶ノードとして機能され、この記憶ノード３
０における電荷量に応じて記憶状態が設定されることに
なる。
散層が形成され、トランスファトランジスタＮＴのソー
スとドレイン２９，３０として構成される。このＳＲＡ
Ｍでは、前記トランスファトランジスタＮＴのドレイン
３０がドライバトランジスタＮＤのゲート電極２６に接
続されて記憶ノードとして機能され、この記憶ノード３
０における電荷量に応じて記憶状態が設定されることに
なる。
【０００５】ところで、このような半導体記憶装置にα
線が入射すると、Ｎ型半導体基板２１やＰウェル２２内
でその飛程に沿って電子・正孔対が発生し、そのうち、
正孔はＧＮＤ電位としているＰウェル２２に流れ込み、
電子は記憶ノード３０に流れ込むことになる。このた
め、記憶ノード３０をドレインとするドライバトランジ
スタＮＤがオフ状態にあってその電荷量が高い状態にあ
るときに、このような電子の流れ込みが生じると、記憶
ノード３０における電荷が低減されてしまい、結果とし
てメモルセルにおける記憶情報が破壊されるという、い
わゆるソフトエラーが発生する。
線が入射すると、Ｎ型半導体基板２１やＰウェル２２内
でその飛程に沿って電子・正孔対が発生し、そのうち、
正孔はＧＮＤ電位としているＰウェル２２に流れ込み、
電子は記憶ノード３０に流れ込むことになる。このた
め、記憶ノード３０をドレインとするドライバトランジ
スタＮＤがオフ状態にあってその電荷量が高い状態にあ
るときに、このような電子の流れ込みが生じると、記憶
ノード３０における電荷が低減されてしまい、結果とし
てメモルセルにおける記憶情報が破壊されるという、い
わゆるソフトエラーが発生する。
【０００６】特に、近年における半導体記憶装置の高集
積化や高速化に伴ってメモリセルの微細化が進められる
と、記憶ノードの面積も縮小され、記憶ノードにおける
電荷量が小さくされる。このため、前記したα線によっ
て生成された電子によるソフトエラーが発生し易くな
り、半導体記憶装置の信頼性が低下されることになる。
積化や高速化に伴ってメモリセルの微細化が進められる
と、記憶ノードの面積も縮小され、記憶ノードにおける
電荷量が小さくされる。このため、前記したα線によっ
て生成された電子によるソフトエラーが発生し易くな
り、半導体記憶装置の信頼性が低下されることになる。
【０００７】このため、従来からこのようなソフトエラ
ーを防止するための提案がなされており、例えば特開平
３−９３２６６号公報では、記憶ノードの電荷量を増加
させるために、記憶ノードを構成するＮ型拡散層の底面
をＰウェルの下層に形成した高濃度Ｐ型拡散層に接触さ
せる構成を採用している。また、特開平２−１４４９２
５号公報では、メモリセルのトランジスタの下層に設け
られるコレクタとしての埋込層の下に電荷再結合促進領
域を形成し、α線入射によって基板に発生した電荷がコ
レクタに集合することを阻止する構成を採用している。
ーを防止するための提案がなされており、例えば特開平
３−９３２６６号公報では、記憶ノードの電荷量を増加
させるために、記憶ノードを構成するＮ型拡散層の底面
をＰウェルの下層に形成した高濃度Ｐ型拡散層に接触さ
せる構成を採用している。また、特開平２−１４４９２
５号公報では、メモリセルのトランジスタの下層に設け
られるコレクタとしての埋込層の下に電荷再結合促進領
域を形成し、α線入射によって基板に発生した電荷がコ
レクタに集合することを阻止する構成を採用している。
【０００８】
【発明が解決しようとする課題】しかしながら、これら
従来において提案されている構成についてみると、前者
のものでは記憶ノードを実質的に深く形成する必要があ
るため、微細化されたチャネルに対して熱拡散よる短チ
ャネル効果の影響が大きくなる。また、後者のもので
は、メモリセルの記憶ノードの近傍で発生される電子の
影響を防止することができないという問題がある。
従来において提案されている構成についてみると、前者
のものでは記憶ノードを実質的に深く形成する必要があ
るため、微細化されたチャネルに対して熱拡散よる短チ
ャネル効果の影響が大きくなる。また、後者のもので
は、メモリセルの記憶ノードの近傍で発生される電子の
影響を防止することができないという問題がある。
【０００９】
【発明の目的】本発明の目的は、短チャネル効果の問題
がなく、しかも基板の表面近傍において発生される電子
によるソフトエラーを防止することを可能とした半導体
記憶装置を提供することにある。
がなく、しかも基板の表面近傍において発生される電子
によるソフトエラーを防止することを可能とした半導体
記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に第１導電型のウェルが形成され、こ
の第１導電型のウェルにメモリ素子が形成されてなる半
導体記憶装置において、前記第１導電型のウェルに隣接
して第２導電型のウェルが形成され、かつ前記メモリ素
子の下側領域には前記第１導電型ウェルと第２導電型ウ
ェルとの間にわたって第２導電型の埋込層が形成されて
いることを特徴とする。
は、半導体基板上に第１導電型のウェルが形成され、こ
の第１導電型のウェルにメモリ素子が形成されてなる半
導体記憶装置において、前記第１導電型のウェルに隣接
して第２導電型のウェルが形成され、かつ前記メモリ素
子の下側領域には前記第１導電型ウェルと第２導電型ウ
ェルとの間にわたって第２導電型の埋込層が形成されて
いることを特徴とする。
【００１１】ここで、メモリ素子はスタチックＲＡＭの
メモリセルを構成するＭＯＳ型トランジスタであり、第
２導電型の埋込層は少なくともそのＭＯＳ型トランジス
タの記憶ノードの下側領域にわたって形成される。ま
た、第２導電型の埋込層はウェルの中間深さ位置に形成
される。更に、第２導電型の埋込層は第２導電型ウェル
を介して記憶ノード側の高電位に保持される。
メモリセルを構成するＭＯＳ型トランジスタであり、第
２導電型の埋込層は少なくともそのＭＯＳ型トランジス
タの記憶ノードの下側領域にわたって形成される。ま
た、第２導電型の埋込層はウェルの中間深さ位置に形成
される。更に、第２導電型の埋込層は第２導電型ウェル
を介して記憶ノード側の高電位に保持される。
【００１２】
【作用】第２導電型の埋込層は第２導電型のウェルを介
して所定電位に保持されることで、入射されたα線によ
って発生された電子・正孔対のうち、正孔はＧＮＤ電位
とされたＰウェルに流れ込み、電子は大部分が第２導電
型埋込層に流れ込む。このため、メモリ素子の記憶ノー
ドに対して電子が流れ込むことが抑制され、記憶ノード
における電荷量が変化されることが防止され、ソフトエ
ラーの発生が防止される。
して所定電位に保持されることで、入射されたα線によ
って発生された電子・正孔対のうち、正孔はＧＮＤ電位
とされたＰウェルに流れ込み、電子は大部分が第２導電
型埋込層に流れ込む。このため、メモリ素子の記憶ノー
ドに対して電子が流れ込むことが抑制され、記憶ノード
における電荷量が変化されることが防止され、ソフトエ
ラーの発生が防止される。
【００１３】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の第１実施例の断面図であり、図３
に示した高抵抗負荷型ＳＲＡＭに本発明を適用した例を
示している。Ｎ型シリコン基板１の表面には弗化ボロン
（ＢＦ2 ）が高濃度に導入されたＰ型埋込層２が形成さ
れ、かつその表面上には下側エピタキシャル層３が成長
される。そして、この下側エピタキシャル層３にはメモ
リセルを形成する領域にＰウェル３Ｐが形成され、他の
領域にはＮウェル３Ｎが形成される。更に、下側エピタ
キシャル層３の表面には、これらＰウェル３ＰとＮウェ
ル３Ｎの各領域にわたって砒素（Ａｓ）を導入し、Ｎ型
埋込層４を形成する。
する。図１は本発明の第１実施例の断面図であり、図３
に示した高抵抗負荷型ＳＲＡＭに本発明を適用した例を
示している。Ｎ型シリコン基板１の表面には弗化ボロン
（ＢＦ2 ）が高濃度に導入されたＰ型埋込層２が形成さ
れ、かつその表面上には下側エピタキシャル層３が成長
される。そして、この下側エピタキシャル層３にはメモ
リセルを形成する領域にＰウェル３Ｐが形成され、他の
領域にはＮウェル３Ｎが形成される。更に、下側エピタ
キシャル層３の表面には、これらＰウェル３ＰとＮウェ
ル３Ｎの各領域にわたって砒素（Ａｓ）を導入し、Ｎ型
埋込層４を形成する。
【００１４】なお、このＮ型埋込層４は、Ｐウェル３Ｐ
においては、少なくともメモリセルを形成する領域、更
に言えば後述するようにメモリセルの記憶ノードとなる
トランスファトランジスタのドレインを形成する領域に
わたって形成される。また、Ｎウェル３Ｎにおいては少
なくともＮウェル３Ｎとの電気的なコンタクトが可能と
される領域範囲に形成される。なお、このＮ型埋込層４
は前記したドレインに対してなるべく近接する位置、こ
の実施例ではドレインの底面から３μｍ程度の深さの位
置に形成している。
においては、少なくともメモリセルを形成する領域、更
に言えば後述するようにメモリセルの記憶ノードとなる
トランスファトランジスタのドレインを形成する領域に
わたって形成される。また、Ｎウェル３Ｎにおいては少
なくともＮウェル３Ｎとの電気的なコンタクトが可能と
される領域範囲に形成される。なお、このＮ型埋込層４
は前記したドレインに対してなるべく近接する位置、こ
の実施例ではドレインの底面から３μｍ程度の深さの位
置に形成している。
【００１５】前記Ｎ型埋込層４の上には上側エピタキシ
ャル層５が成長され、前記下側エピタキシャル層３に対
応してＰウェル５ＰとＮウェル５Ｎが形成される。そし
て、上側エピタキシャル層５の表面にはＬＯＣＯＳ法
（選択酸化法）により厚いシリコン酸化膜からなるフィ
ールド酸化膜６が選択的に形成され、かつ薄いシリコン
酸化膜からなるゲート酸化膜７が形成される。
ャル層５が成長され、前記下側エピタキシャル層３に対
応してＰウェル５ＰとＮウェル５Ｎが形成される。そし
て、上側エピタキシャル層５の表面にはＬＯＣＯＳ法
（選択酸化法）により厚いシリコン酸化膜からなるフィ
ールド酸化膜６が選択的に形成され、かつ薄いシリコン
酸化膜からなるゲート酸化膜７が形成される。
【００１６】そして、Ｐウェル５Ｐにおいては、多結晶
シリコンによりゲート酸化膜７の上にトランスファトラ
ンジスタＮＴのゲート電極８が形成され、かつこのゲー
ト電極８を用いた自己整合法によりトランスファトラン
ジスタＮＴのソース・ドレインとしての高濃度のＮ型拡
散層９，１０が形成される。また、これと同時にＮウェ
ル５Ｎにおいては、ウェルコンタクト層としてのＮ型拡
散層１１が形成される。
シリコンによりゲート酸化膜７の上にトランスファトラ
ンジスタＮＴのゲート電極８が形成され、かつこのゲー
ト電極８を用いた自己整合法によりトランスファトラン
ジスタＮＴのソース・ドレインとしての高濃度のＮ型拡
散層９，１０が形成される。また、これと同時にＮウェ
ル５Ｎにおいては、ウェルコンタクト層としてのＮ型拡
散層１１が形成される。
【００１７】また、メモリセルの記憶ノードとなる前記
Ｎ型拡散層のドレイン１０に対しては、前記ゲート酸化
膜７に窓が開口され、これに臨んで多結晶シリコンによ
りドライバトランジスタＮＤのゲート電極１２が形成さ
れ、かつソース電極１３が形成される。また前記ウェル
コンタクト層１１に対しては同じく多結晶シリコンによ
りコンタクト電極１４が形成される。その上で層間絶縁
膜１５が形成され、かつこの層間絶縁膜１５に設けたス
ルーホールにより前記ドライバトランジスタＮＤのゲー
ト電極１２に電気接続される高抵抗素子Ｒが形成され
る。
Ｎ型拡散層のドレイン１０に対しては、前記ゲート酸化
膜７に窓が開口され、これに臨んで多結晶シリコンによ
りドライバトランジスタＮＤのゲート電極１２が形成さ
れ、かつソース電極１３が形成される。また前記ウェル
コンタクト層１１に対しては同じく多結晶シリコンによ
りコンタクト電極１４が形成される。その上で層間絶縁
膜１５が形成され、かつこの層間絶縁膜１５に設けたス
ルーホールにより前記ドライバトランジスタＮＤのゲー
ト電極１２に電気接続される高抵抗素子Ｒが形成され
る。
【００１８】なお、図示は省略するが、更にその上に層
間絶縁膜や所定の金属配線が形成される。そして、その
金属配線により、前記高抵抗素子の他端部とウェルコン
タクト電極には電源電位ＶＣＣを供給する電気接続が行
われる。
間絶縁膜や所定の金属配線が形成される。そして、その
金属配線により、前記高抵抗素子の他端部とウェルコン
タクト電極には電源電位ＶＣＣを供給する電気接続が行
われる。
【００１９】この構成によれば、ウェルコンタクト電極
１４に電源電位ＶＣＣが印加されるため、Ｎウェル５Ｎ
と、このＮウェル５Ｎに一部が存在しているＮ型埋込層
４は電源電位ＶＣＣに保持されることになる。このた
め、上側エピタキシャル層５のＰウェル５Ｐにα線が入
射され、その飛程に沿って電子・正孔対が発生される
と、正孔はＧＮＤ電位とされたＰウェル５Ｐに流れ込
み、一方で電子は記憶ノードとしてのＮ型拡散層からな
るドレイン１０に流れ込もうとする。しかしながら、こ
のドレイン１０には電源電位に保持されたＮ型埋込層が
３μｍ程度の距離をおいて配置されており、かつα線の
飛程距離は１０μｍ程度であるため、電子・正孔対は上
側エピタキシャル層５の比較的に深い位置で発生する確
率が大きく、したがって発生した電子の大部分はＮ型埋
込層４に流れ込むことになる。
１４に電源電位ＶＣＣが印加されるため、Ｎウェル５Ｎ
と、このＮウェル５Ｎに一部が存在しているＮ型埋込層
４は電源電位ＶＣＣに保持されることになる。このた
め、上側エピタキシャル層５のＰウェル５Ｐにα線が入
射され、その飛程に沿って電子・正孔対が発生される
と、正孔はＧＮＤ電位とされたＰウェル５Ｐに流れ込
み、一方で電子は記憶ノードとしてのＮ型拡散層からな
るドレイン１０に流れ込もうとする。しかしながら、こ
のドレイン１０には電源電位に保持されたＮ型埋込層が
３μｍ程度の距離をおいて配置されており、かつα線の
飛程距離は１０μｍ程度であるため、電子・正孔対は上
側エピタキシャル層５の比較的に深い位置で発生する確
率が大きく、したがって発生した電子の大部分はＮ型埋
込層４に流れ込むことになる。
【００２０】このため、仮にドライバトランジスタＮＤ
がオフ状態にあってそのドレイン１０、即ち記憶ノード
の電荷量が高い状態にあるときにこのα線の入射による
電子の発生が生じても、電子の大部分はＮ型埋込層４に
流れ込み、記憶ノード１０に流れ込む量は極めて少ない
ものとされる。したがって、記憶ノード１０の電荷が電
子によって低減されることが抑制され、ソフトエラーの
発生が防止されることになる。
がオフ状態にあってそのドレイン１０、即ち記憶ノード
の電荷量が高い状態にあるときにこのα線の入射による
電子の発生が生じても、電子の大部分はＮ型埋込層４に
流れ込み、記憶ノード１０に流れ込む量は極めて少ない
ものとされる。したがって、記憶ノード１０の電荷が電
子によって低減されることが抑制され、ソフトエラーの
発生が防止されることになる。
【００２１】なお、Ｎ型埋込層４はＰウェル５Ｐの全領
域にわたって形成されるものではなく、記憶ノード１０
に対向される領域において形成されるものであるため、
シリコン基板１に形成した高濃度Ｐ型埋込層２によるバ
ルク抵抗の低減効果が損なわれるおそれは生じない。
域にわたって形成されるものではなく、記憶ノード１０
に対向される領域において形成されるものであるため、
シリコン基板１に形成した高濃度Ｐ型埋込層２によるバ
ルク抵抗の低減効果が損なわれるおそれは生じない。
【００２２】図２は本発明の第２実施例の断面図であ
り、第１実施例と同様に図３のＳＲＡＭに本発明を適用
した例を示している。また、第１実施例と等価な部分に
は同一符号を付してある。Ｎ型シリコン基板１の表面上
にはエピタキシャル層５が成長される。そして、このエ
ピタキシャル層５にはメモリセルを形成する領域にＰウ
ェル５Ｐが形成され、他の領域にはＮウェル５Ｎが形成
される。
り、第１実施例と同様に図３のＳＲＡＭに本発明を適用
した例を示している。また、第１実施例と等価な部分に
は同一符号を付してある。Ｎ型シリコン基板１の表面上
にはエピタキシャル層５が成長される。そして、このエ
ピタキシャル層５にはメモリセルを形成する領域にＰウ
ェル５Ｐが形成され、他の領域にはＮウェル５Ｎが形成
される。
【００２３】そして、これらＰウェル５ＰとＮウェル５
Ｎの各領域にわたって、エピタキシャル層５の表面から
高エネルギで砒素（Ａｓ）を導入し、エピタキシャル層
５の中間深さ位置にＮ型埋込層４を形成する。このＮ型
埋込層４は、Ｐウェル５Ｐにおいては、少なくともメモ
リセルの記憶ノードとなるトランスファトランジスタの
ドレインを形成する領域に形成され、Ｎウェル５Ｎにお
いては少なくともＮウェルとの電気的なコンタクトが可
能とされる領域範囲に形成される。なお、このＮ型埋込
層４はドレインに対してなるべく近接する位置、例えば
ドレインの底面から３μｍ程度の深さの位置に形成され
ることは第１実施例と同じである。
Ｎの各領域にわたって、エピタキシャル層５の表面から
高エネルギで砒素（Ａｓ）を導入し、エピタキシャル層
５の中間深さ位置にＮ型埋込層４を形成する。このＮ型
埋込層４は、Ｐウェル５Ｐにおいては、少なくともメモ
リセルの記憶ノードとなるトランスファトランジスタの
ドレインを形成する領域に形成され、Ｎウェル５Ｎにお
いては少なくともＮウェルとの電気的なコンタクトが可
能とされる領域範囲に形成される。なお、このＮ型埋込
層４はドレインに対してなるべく近接する位置、例えば
ドレインの底面から３μｍ程度の深さの位置に形成され
ることは第１実施例と同じである。
【００２４】そして、前記エピタキシャル層５の表面に
はＬＯＣＯＳ法により厚いシリコン酸化膜からなるフィ
ールド酸化膜６が選択的に形成され、かつ薄いシリコン
酸化膜からなるゲート酸化膜７が形成される。更に、Ｐ
ウェル５Ｐにおいては、多結晶シリコンによりゲート酸
化膜７上にトランスファトランジスタＮＴのゲート電極
８が形成され、かつこのゲート電極を用いた自己整合法
によりトランスファトランジスタＮＴのソース・ドレイ
ンとしての高濃度のＮ型拡散層９，１０が形成される。
また、これと同時にＮウェル５Ｎにおいては、ウェルコ
ンタクト層としてのＮ型拡散層１１が形成される。
はＬＯＣＯＳ法により厚いシリコン酸化膜からなるフィ
ールド酸化膜６が選択的に形成され、かつ薄いシリコン
酸化膜からなるゲート酸化膜７が形成される。更に、Ｐ
ウェル５Ｐにおいては、多結晶シリコンによりゲート酸
化膜７上にトランスファトランジスタＮＴのゲート電極
８が形成され、かつこのゲート電極を用いた自己整合法
によりトランスファトランジスタＮＴのソース・ドレイ
ンとしての高濃度のＮ型拡散層９，１０が形成される。
また、これと同時にＮウェル５Ｎにおいては、ウェルコ
ンタクト層としてのＮ型拡散層１１が形成される。
【００２５】また、メモリセルの記憶ノードとなる前記
Ｎ型拡散層のドレイン１０に対しては、前記ゲート酸化
膜７に窓が開口され、これに臨んで多結晶シリコンによ
りドライバトランジスタＮＤのゲート電極１２が形成さ
れ、かつソース電極１３が形成され、また前記ウェルコ
ンタクト層１１に対しては同じく多結晶シリコンにより
コンタクト電極１４が形成される。その上で層間絶縁膜
１５が形成され、かつこの層間絶縁膜１５に設けたスル
ーホールにより前記ドライバトランジスタＮＤのゲート
電極１２に電気接続される高抵抗素子Ｒが形成される。
そして、その上に図示を省略する層間絶縁膜や所定の金
属配線が形成され、その金属配線により、前記高抵抗素
子の他端部とウェルコンタクト電極には電源電位ＶＣＣ
を供給する電気接続が行われる。
Ｎ型拡散層のドレイン１０に対しては、前記ゲート酸化
膜７に窓が開口され、これに臨んで多結晶シリコンによ
りドライバトランジスタＮＤのゲート電極１２が形成さ
れ、かつソース電極１３が形成され、また前記ウェルコ
ンタクト層１１に対しては同じく多結晶シリコンにより
コンタクト電極１４が形成される。その上で層間絶縁膜
１５が形成され、かつこの層間絶縁膜１５に設けたスル
ーホールにより前記ドライバトランジスタＮＤのゲート
電極１２に電気接続される高抵抗素子Ｒが形成される。
そして、その上に図示を省略する層間絶縁膜や所定の金
属配線が形成され、その金属配線により、前記高抵抗素
子の他端部とウェルコンタクト電極には電源電位ＶＣＣ
を供給する電気接続が行われる。
【００２６】したがって、この第２実施例の構成におい
ても、ドライバトランジスタＮＤがオフ状態にあってそ
のドレイン、即ち記憶ノード１０の電荷量が高い状態に
あるときに、α線の入射による電子の発生が生じても、
電子の大部分はＮ型埋込層４に流れ込み、記憶ノード１
０に流れ込む量は極めて少ないものとされるため、記憶
ノード１０の電荷が電子によって低減されることが抑制
され、ソフトエラーの発生を防止することができる。
ても、ドライバトランジスタＮＤがオフ状態にあってそ
のドレイン、即ち記憶ノード１０の電荷量が高い状態に
あるときに、α線の入射による電子の発生が生じても、
電子の大部分はＮ型埋込層４に流れ込み、記憶ノード１
０に流れ込む量は極めて少ないものとされるため、記憶
ノード１０の電荷が電子によって低減されることが抑制
され、ソフトエラーの発生を防止することができる。
【００２７】また、この第２実施例はエピタキシャル層
の成長工程が１工程で済み、かつウェルの製造工程も削
減できるため、第１実施例に比較して全体としての製造
工数を削減できる点で有利となる。
の成長工程が１工程で済み、かつウェルの製造工程も削
減できるため、第１実施例に比較して全体としての製造
工数を削減できる点で有利となる。
【００２８】なお、前記実施例は本発明をＳＲＡＭのメ
モリ素子に適用した例を示しているが、ＭＯＳ型トラン
ジスタをメモリ素子として構成し、α線によるソフトエ
ラーの防止を図るようにした半導体記憶装置であれば、
本発明を同様に適用することが可能である。
モリ素子に適用した例を示しているが、ＭＯＳ型トラン
ジスタをメモリ素子として構成し、α線によるソフトエ
ラーの防止を図るようにした半導体記憶装置であれば、
本発明を同様に適用することが可能である。
【００２９】
【発明の効果】以上説明したように本発明は、メモリ素
子が形成された第１導電型のウェルに隣接して第２導電
型のウェルが形成され、かつメモリ素子の下側領域には
第１導電型ウェルと第２導電型ウェルとの間にわたって
第２導電型の埋込層が形成されていることにより、入射
されたα線によって発生された電子・正孔対のうち、電
子は大部分が第２導電型埋込層に流れ込むことになり、
メモリ素子の記憶ノードに対して電子が流れ込むことが
抑制され、記憶ノードにおける電荷量が変化されること
が防止され、ソフトエラーの発生が防止される効果があ
る。したがって、記憶ノードを深く形成する必要がな
く、短チャネル効果の問題が生じることはなく、しかも
ウェルの表面近傍で生じた電子によるソフトエラーを有
効に防止することができる。
子が形成された第１導電型のウェルに隣接して第２導電
型のウェルが形成され、かつメモリ素子の下側領域には
第１導電型ウェルと第２導電型ウェルとの間にわたって
第２導電型の埋込層が形成されていることにより、入射
されたα線によって発生された電子・正孔対のうち、電
子は大部分が第２導電型埋込層に流れ込むことになり、
メモリ素子の記憶ノードに対して電子が流れ込むことが
抑制され、記憶ノードにおける電荷量が変化されること
が防止され、ソフトエラーの発生が防止される効果があ
る。したがって、記憶ノードを深く形成する必要がな
く、短チャネル効果の問題が生じることはなく、しかも
ウェルの表面近傍で生じた電子によるソフトエラーを有
効に防止することができる。
【００３０】また、メモリ素子はスタチックＲＡＭのメ
モリセルを構成するＭＯＳ型トランジスタであり、第２
導電型の埋込層は少なくともそのＭＯＳ型トランジスタ
の記憶ノードの下側領域にわたって形成されることで、
第２導電型の埋込層は第２導電型のウェルの必要とされ
る領域のみに形成されることになり、特にウェルの下層
に埋込層を設けた半導体記憶装置において、その下層埋
込層の機能を阻害することはない。
モリセルを構成するＭＯＳ型トランジスタであり、第２
導電型の埋込層は少なくともそのＭＯＳ型トランジスタ
の記憶ノードの下側領域にわたって形成されることで、
第２導電型の埋込層は第２導電型のウェルの必要とされ
る領域のみに形成されることになり、特にウェルの下層
に埋込層を設けた半導体記憶装置において、その下層埋
込層の機能を阻害することはない。
【００３１】また、第２導電型の埋込層はウェルの中間
深さ位置に形成されることで、特にウェルの表面近傍で
発生した電子によるソフトエラーの防止効果が高められ
る。。更に、第２導電型の埋込層は第２導電型ウェルを
介して所定電位に保持されることで、電子の流れ込みを
効果的に行うことが可能となる。
深さ位置に形成されることで、特にウェルの表面近傍で
発生した電子によるソフトエラーの防止効果が高められ
る。。更に、第２導電型の埋込層は第２導電型ウェルを
介して所定電位に保持されることで、電子の流れ込みを
効果的に行うことが可能となる。
【図１】本発明の半導体記憶装置の第１実施例の断面図
である。
である。
【図２】本発明の第２実施例の断面図である。
【図３】本発明が適用されるＳＲＡＭの回路図である。
【図４】従来のＳＲＡＭの構造を示す断面図である。
１ Ｎ型シリコン基板 ２ Ｐ型埋込層 ３ エピタキシャル層 ４ Ｎ型埋込層 ５ エピタキシャル層，５Ｐ Ｐウェル，５Ｎ Ｎウェ
ル ８ ゲート電極（トランスファトランジスタ） ９ Ｎ型拡散層（ソース） １０ Ｎ型拡散層（ドレイン：記憶ノード） １１ ウェルコンタクト層 １２ ゲート電極（ドライバトランジスタ）
ル ８ ゲート電極（トランスファトランジスタ） ９ Ｎ型拡散層（ソース） １０ Ｎ型拡散層（ドレイン：記憶ノード） １１ ウェルコンタクト層 １２ ゲート電極（ドライバトランジスタ）
Claims (5)
- 【請求項１】 半導体基板上に第１導電型のウェルが形
成され、この第１導電型のウェルにメモリ素子が形成さ
れてなる半導体記憶装置において、前記第１導電型のウ
ェルに隣接して第２導電型のウェルが形成され、かつ前
記素子の下側領域には前記第１導電型ウェルと第２導電
型ウェルとの間にわたって第２導電型の埋込層が形成さ
れていることを特徴とする半導体記憶装置。 - 【請求項２】 メモリ素子はスタチックＲＡＭのメモリ
セルを構成するＭＯＳ型トランジスタであり、第２導電
型の埋込層は少なくともそのＭＯＳ型トランジスタの記
憶ノードの下側領域にわたって形成されてなる請求項１
の半導体記憶装置。 - 【請求項３】 第２導電型の埋込層はウェルの中間深さ
位置に形成されてなる請求項１または２の半導体記憶装
置。 - 【請求項４】 第２導電型の埋込層は第２導電型ウェル
を介して記憶ノードに供給される側の高電位に保持され
る請求項２の半導体記憶装置。 - 【請求項５】 半導体基板上にＰ型のウェルが形成さ
れ、このＰ型のウェルにスタチックＲＡＭのメモリセル
を構成するＮ型ＭＯＳＦＥＴが形成されてなる半導体記
憶装置において、前記Ｐ型のウェルに隣接してＮ型のウ
ェルが形成され、かつ記憶ノードとしての前記Ｎ型ＭＯ
ＳＦＥＴのＮ型ドレインの下側領域には前記Ｐ型ウェル
とＮ型ウェルとの間にわたってＮ型の埋込層が形成さ
れ、このＮ型の埋込層は前記Ｎ型ウェルを介して電源電
位に保持されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290431A JP2658922B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290431A JP2658922B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130256A true JPH08130256A (ja) | 1996-05-21 |
| JP2658922B2 JP2658922B2 (ja) | 1997-09-30 |
Family
ID=17755948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290431A Expired - Fee Related JP2658922B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658922B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364029A (ja) * | 1989-08-02 | 1991-03-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH06151743A (ja) * | 1992-11-06 | 1994-05-31 | Hitachi Ltd | 半導体集積回路素子 |
-
1994
- 1994-10-31 JP JP6290431A patent/JP2658922B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0364029A (ja) * | 1989-08-02 | 1991-03-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH06151743A (ja) * | 1992-11-06 | 1994-05-31 | Hitachi Ltd | 半導体集積回路素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658922B2 (ja) | 1997-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |