JPH0364029A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、漏れ電流の少ないｐｎ接合を有する半導体装
置およびその製造方法に関する。

〔従来の技術〕

従来の半導体装置は、特開昭６３−２４４６６５号公報
に記載のように、ＭＯＳトランジスタのソース・ドレイ
ン領域のｐｎ接合の周囲にウェル層および埋込み層が形
成されていた。上記ウェル層は、基板表面への不純物打
込みとその後の熱拡散により形成され、また上記埋込み
層は、不純物拡散ののちエピタキシャル成長法により形
成されていた。

また、特願昭６３−２７０６５２号公報に記載のように
、上記ｐｎ接合の周囲のウェル層および埋込み層は、高
エネルギ打込みにより形成していた。この時の不純物打
込み量は、熱処理後の残留欠陥の悪影響を防ぐために、
　Ｉ　Ｘ　１０”／ｃｄ程度以下であった。

〔発明が解決しようとする課題〕

上記前者の従来技術では、構成回路の高性能化。

高信頼化が図れたが、ｐｎ接合の漏れ電流を低減する点
について配慮がされておらず、半導体装置を１００℃程
度と高温で使用する場合に漏れ電流が増大するという問
題があった。また、上記後者の従来技術では、上記高温
での漏れ電流を３分の１程度まで低減できたが、不純物
打込み量に制限があったため、さらなる漏れ電流の低減
が不可能であるという問題があった。

本発明は、上記高温での漏れ電流を大幅に低減するだけ
でなく、室温程度以下の低温でも漏れ電流を低減する半
導体装置およびその製造方法を提供することを目的とす
る。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、第１図（ａ）に
示すように、半導体基板１の表面側に形成されるｐｎ接
合２の周囲に、上記基板１と導電型が同じであり、かつ
上記基板１の表面側の濃度より高い濃度を持つ不純物導
入層３と、上記不純物導入層３より深い領域にハロゲン
元素導入層４を設けたものである。

また、第１図（ｂ）にボすように、上記ｐｎ接合２の周
囲に、上記基板と導電型を異とする不純物導入層５と、
上記不純物導入Ｍ５より深い領域にハロゲン元素導入層
４とを設けたものである。

ここで、上記ハロゲン元素は、フッ素、塩素。

臭素およびヨウ素のいずれかとする。

さらに、上記不純物導入層３および５と、上記ハロゲン
元素導入層４の形成のためにイオン打込みとその後の熱
処理を用いたものである。このイオン打込みとその後の
熱処理は、上記ｐｎ接合形形成前後いずれでもかまわな
い。また、上記不純物導入層３および５と、上記ハロゲ
ン元素導入層５の形成では、同時に上記不純物と上記ハ
ロゲン元素とをイオン打込みし、その後熱処理すること
がｕＪ能であり、また、上記不純物と上記ハロゲン元素
を別々にイオン打込みし、個々のイオン打込み後に熱処
理することも可能である。

〔作用〕

上記半導体基板１の表面に形成されたｐｎ接合２が逆方
向にバイアスされた時、上記不純物導入層３は、ｐｎ接
合２の下の空乏層の拡がりを抑えると共に、上記空乏層
ドでの少数キャリヤの拡散を妨げるように作用する。ま
た、上記不純物導入層３の下のハロゲン元素導入層４は
、上記不純物導入層３が不純物導入層３形戒のための熱
処理やその後の熱処理において広がることを防止すると
共に、上記空乏層中および、ｐｎ接合２周辺の絶縁膜６
と基板１との界面における少数キャリヤの発生・再結合
中心の準位を低減するように作用する。

また、上記と同様に、上記不純物導入層５は。

上記空乏層ドでの少数キャリヤの拡散長を短かくするよ
うに作用し、上記不純物導入層５ドのハロゲン元素導入
層４は、上記と同様に作用する。

以上のようなことから、逆方向にバイアスされたｐｎ接
合２の漏れ電流の成分である０発生・再結合によるもの
と拡散によるものとを同時に低減できる。上記発生・再
結合による漏れ電流は、半導体装置の動作温度が室温程
度以下の時にｐｎ接合の漏れ電流を支配し、また、上記
拡散による漏れ電流は、上記動作温度が１００℃程度と
高温のときにｐｎ接合の漏れ電流を支配することから、
本発明の半導体装置は、いかなる動作温度においても漏
れ電流を低減できるようになる。

さらに、上記不純物導入層３および５を、イオン打込み
により形成する際に、イオン打込み後に熱処理を施して
も残留欠陥が存在し、上記ｐｎ接合まで上記欠陥が達し
て漏れ電流を増大させる場合があるが、上記不純物打込
み後の熱処理時に、ハロゲン元素導入層４を存在させる
ことで、上記欠陥がｐｎ接合まで達することを妨げる。

従って、イオン打込みを用いた上記小純物導入屑３およ
び５の形成でも、ハロゲン元素の効果により半導体基板
の活性領域に上記欠陥を作ることはない。

〔実施例〕

以ド１本発明の実施例を第２図乃至第５図を用いて説明
する。

［実施例１］ 本発明をダイナミックランダムアクセスメモリ（１）Ｒ
ＡＭ）素子およびその製造方法に実施した例を第２図乃
至第３図を用いて説明する。

ｃｚ、（１００）面方位、抵抗率１０Ω・個。

ｐ型のシリコン（Ｓｉ）基板７の主装置に、表面濃度が
２　Ｘ　１０１Ｂ／ｄの熱拡散により形成したｐ型ウェ
ル層８、選択酸化法により形成した膜厚が５０ｎｍのシ
リコン酸化膜（Ｓ　ｉ　Ｏｘ膜）９と上記５ｉＯｚ［９
下の濃度が２Ｘ１０１７／ａ＃のｐ型層１０とから成る
素子分離、および、熱酸化法により形成した膜厚が３０
ｎｍの５ｉｎｓ膜１１を設けたのち、ホウ素（Ｂ）を０
．８ＭｅＶで１×１０”４／ｃＩ＃だけイ′オン打込み
して口打込み層１２を形威した。

その後、フッ素（ド）を３　Ｍ　ｅ　ＶでｌＸｌ０’番
／ｄだけイオン打込みしてド打込み層１３を形成した（
第２図（ａ））。

この後に、乾燥窒素雰囲気（Ｎ２）中でｔｏｏｏ℃、１
０分の熱処理を行ない、上記Ｂ打込み層１２を電気的に
活性化させ高濃度のｐ壁埋込み層１４にした０次に、膜
厚が１８ｎｍのゲート５ｉＯｚ膜１５を形威したのちリ
ンＣＰ＞　ドープされた膜厚が３００ｎｍの多結晶Ｓｉ
電極１６を形威し、ヒｍ（Ａｓ）を１００ｋｓＶでｌＸ
ｌ０”／ａｉだけイオン打込みしたのちにＮ２中で１０
００℃。

６０分の熱処理を行ないｎ型層１７を形成した。

さらにリン＜ｐ＞　ドープされた多結晶５ｉＷ４により
第２のゲート電極１８を形威し、Ａｓを４０ｋｅＶで５
×１０五Ｂ／ｄだけイオン打込みし、Ｎｚ中で９５０℃
、１０分の熱処理を施してｎ◆型層１９を形成した（第
２図（ｂ））。

次いで膜厚が５００ｎｍのリンガラス［２０を堆積し、
電極用コンタクト穴を開けたのち、アルミニウム（ＡＱ
）電極２１を形成してｌ）ＲＡＭ素子を作製した（第２
図（Ｑ’）　）　。

本実施例によれば、上記Ｂ打込み層１２および上記Ｆ打
込み層１３の形成を行なわない場合に比べて、ド記の（
１）〜（４）のような効果があった。

（１）上記ｎ型層１７およびｎ十型層１９のバルク成分
での漏れ電流を、室温（約２７℃）から１５０℃の９Ｍ
囲で１桁程度以上低減できた。

（２）上記ｎ型層１７およびｎ十型層１９の選択酸化膜
９の端部での漏れ電流を、室温から１５０℃の範囲で２
０〜４０％程度低減できた。

（３）　ＭＯ３Ｆ１４Ｔのホットキャリヤ耐性を約２倍
に向上できた。

（４）　ＭＯ３？″ヒＴのドレイン耐圧を１ｖ程度向上
できた。

以上のような効果は、メモリ素子の情報保持時間を長く
することができ、素子の信頼性向上に寄与する。特に、
高集積化された素子の動作温度が高い時に上記情報保持
時間を長くできる。

また、本実施例によれば、上記Ｆ打込み層１３の形成を
行なわない場合に比べて、下記の（５〉〜（８〉のよう
な効果があった。

（５）上記Ｂ打込み層１２形成のための上記打込み量の
場合では、熱処理後の残留欠陥が多いため上記ｎ型［１
７およびｎ十型層１９の接合耐圧が著るしく低−卜する
のに対して、上記接合耐圧の劣化がない。

（６）上記ｎ型Ｊ１１１７およびｎ十型胎１９のバルク
成分での漏れ電流を、室温において１桁以上低減できる
。尚、尚温側ではそれぞれの差は見られなくなる。

（７）上記ｐ型糧込み屑１４の分布の広がりを抑えるこ
とができ、第３図に示すような急峻な理込みＭ分布を得
ることができる。

（８）　−１ｌｌ子が残留欠陥の影響を受けないために
は上記ｐ壁埋込みに４１４の形成のためのＢ打込み量は
、上記打込みエネルギにおいて３　Ｘ　１０”８／ａ＆
以ドに抑えられていたが、Ｉ　Ｘ　Ｉ　Ｑｉ４／ｄ以上
でも残留欠陥の影響のない素子作製が可能である。

以上のような効果は、上記ｐ壁埋込みＮ１４の形成条件
を容易に選べるようにし、がっ、上記接合特性の劣化の
ない素子作製が実現できる。

〔実施例２〕 本発明をスタティック・ランダム・アクセス・メモリ（
ＳＲＡＭ）素子およびその製造方法に実施した例を第４
図乃主第５図を用いて説明する。

上記実施例１と同じ仕様のＳｉ基板２２を用いて１表面
濃度が２Ｘ１０”／ｄで深さが３μｍのｐ型ウェル層２
３、および、表面濃度が５Ｘ１０１６／ｄで深さが３μ
ｍのｎ型ウェル層２４を熱拡散法により形成したのち、
上記実施例１と同じ仕様の素子分離形成を行なった０次
に、膜厚が２０ｎｍの５ｉＯｚ膜２５を形成したのち、
Ｐを３Ｍ　ｅ　Ｖで工ＸＩＯ”／ｆｆｌだけイオン打込
みし、また、Ｆを４　Ｍ　ｅ　Ｖで５Ｘ１０工番／ｄだ
けイオン打込みして、Ｆ打込み＃　２６−　Ｉ　Ｆ打込
み層２６−２を形成した（第４図（ａ））。

次いで、Ｎｚ中で１０００℃、３０分の熱処理を施し、
ｎ型埋込み層２７を形成したのち１Ｍ厚が１０ｎｍのゲ
ート５ｉｆｔ膜２８およびリンドープした膜厚が２００
ｎｍのゲート多結晶Ｓｉ電極２９を形成した（第４図（
ｂ））。

その後、Ａｓ、および、フッ化ホウ素（）（Ｆ）を２５
　ｋ　ｓ　Ｖテ２　Ｘ　Ｉ　Ｏ”／ａＪだけイオン打込
みしたのち、Ｎｚ中で９００℃、３０分の熱処理を施し
てｎ中型［３０およびｐ十型層３ｔを形成した０次いで
、膜厚が５００ｎｍのリンガラス膜３２を堆積したのち
、コンタクト穴を開け、Ａｆｆ電極３３を形成して、Ｓ
ＲＡＭ素子を作製したく第４図（Ｃ））。

本実施例によれば、上記ｎ型埋込み層２６を熱拡散によ
り形成した場合と比べて、下記の（１）〜（２）のよう
な効果があった。

（１）上記ｎ型埋込みＭ２６形威にイオン打込みを用い
たことで上記ｐ型ウェル層２３の表（２）濃度を低下さ
せることなく、５０％程度低抵抗のｐ型ウェル層を形成
できた。このため、ｐ型ウェル層２３下にｎ型埋込み層
２７が有る時と無い時でのＭＯ８ｌ’ｌ＋Ｔのしきい値
電圧の差がない、また、Ｐ型ウェル層２３の形成条件が
ｎ型埋込みＮ２７の形成条件と独立に選べることができ
るため、プロセス設計が容易となる。さらに、上記ｐ型
ウェル層２３をベースとした寄生バイポーラ動作を抑え
ることができるため、０ＭＯ８のラッチアップが生ずる
に必要なノイズ電流レベルを約２倍にすることができた
。

（２）１／１０程度の低抵抗のｎ型埋込み層２７を形成
できた。このため、ｐ十型層３１をソース・ドレインと
したＭＯ８？”Ｅ丁のドレイン耐圧を約０．５■向上で
きると共に、ｎ型埋込み層２７をベースとした寄生バイ
ポーラ動作を抑えることができる。

これにより、０ＭＯ８のラッチアップが生ずる保持電圧
を＾めることかできるため、基板ノイズに対して着しく
耐性を有するようになる。

また、ド打込みのない場合に比較すると、ド記の（３）
〜（６）のような効果があった。

（３〉ｎ型埋込み層２７の分布広がりを第５図に示すよ
うに低減できた。これにより、Ｍ　ＯＳ　？’　？４　
Ｔのしきい値変動や上記ｐ型ウェル層２３の抵抗上昇を
抑えることができた。

（４）通常上記Ｆ打込み条件では、熱処理後に残留欠陥
が生ずるために接合特性等が著しく劣化するが、ド打込
みにより残憎欠陥の影響をなくすことができた。

（５）上記ｎ十型層３０およびｐ中型ｍ３１におけるバ
ルク成分の漏れ電流を１１５程度にでき、また、選択酸
化１ＩＡ９周辺での漏れ電流を１／２程度に低減できた
。

（６）各ＭＯＳドＭＴのホットキャリヤ寿命を約２倍に
することができた。

以上のように、本実施例では、ＳＲＡＭ素子の腐性能化
・島信頼化が実現できると共に、素子作製プロセスの簡
素化、島制御化が実現できた。

尚、本実施例では、Ｆ打込みについてのみ述べたが、Ｆ
と同じハロゲン元素である塩素、臭素およびヨウ素でも
同様の効果がある。しがし、打込み時の損傷を考慮する
と軽元素であるドが望ましい元素である。

〔発明の効果〕

本発明によれば、ｐｎ接合の漏れ電流の低減、ＭＯ８素
子のドレイン耐圧の向上、ＭＯ８素子のホットキャリヤ
耐性の向上、および、０ＭＯ８素子のラッチアップ耐性
の向上が可能となるので、高性能かっ晶信頼の素子を提
供するのに効果がある。

また、品濃度の埋込み層を、打込みの残習欠陥の影響な
しに形成でき、がっ、分布広がりを抑えることができる
ので、埋込み層形成プロセスの簡素化および制御性向上
に対して効果もある。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す断面図、第２図は本
発明の実施例のＬ）ＲＡＭ素子作成工程を示す断面図、
第３図はｐ型埋込層における硼素（Ｂ）濃度の分布図、
第４図はＳＲＡＭ素子作成工程を示す断面図、第５図は
ｎ型埋込層におけるリン（Ｐ）濃度の分布図である。 １・・・半導体基板、２・・・ｐｎ接合、３・・・半導
体基板と導電型が同じ不純物導入層、４・・・ハロゲン
元素導入層、５・・・半導体基板と導電型が異なる不純
物導入層、６・・・絶ｗ膜、７，２２・・・ｐ型シリコ
ン基板、８．２３・・・ｐ型つェル対、９，１１，１５
゜２５．２８・・・シリコン酸化膜、１０・・・ｐ型チ
ャネルストッパ層、１２・・・ホウ素打込み層、１３゜
２６−２・・・フッ素打込み層、１４・・・ｐ型埋込み
層、１６．１８，２９・・・ゲート多結晶シリコン膜。 １７−　ｎ型層、１９．３０−ｎ＋型層、２０゜３２・
・・リンガラス膜、２１．：３：３・・・アルミニウム
電極、２４・・・ｎ型ウェル層、２６−１・・・リン打
込み層、 ２７・・・ｎ型埋込み層、 ３１・・・ｐ◆ 型層。 囁 ！ 口 第　２　凹 （ａ） 第 （２） （す 鴇 ４ 砂 （０，） （１）） （０）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主表面側に形成されるｐｎ接合の周囲
   に、上記半導体基板と導電型が同じであり、かつ、上記
   半導体基板の表面側の濃度より高い濃度を持つ不純物導
   入層と、上記不純物導入層より深い領域にハロゲン元素
   導入層とを設けたことを特徴とする半導体装置。 ２、基板上のｐｎ接合の周囲に、基板と導電型を異とす
   る不純物導入層と、上記不純物導入層より深い領域にハ
   ロゲン元素導入層とを設けたことを特徴とする半導体装
   置。 ３、上記ハロゲン元素は、フッ素、塩素、臭素、および
   ヨウ素のいずれかから選ばれることを特徴とする請求項
   １もしくは２に記載した半導体装置。 ４、上記不純物導入層およびハロゲン元素導入層は、イ
   オン打込みとその後の熱処理により形成されることを特
   徴とする請求項１ないし３のいずれかに記載した半導体
   装置の製造方法。