JPH08130263A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08130263A JPH08130263A JP6288889A JP28888994A JPH08130263A JP H08130263 A JPH08130263 A JP H08130263A JP 6288889 A JP6288889 A JP 6288889A JP 28888994 A JP28888994 A JP 28888994A JP H08130263 A JPH08130263 A JP H08130263A
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Abstract
(57)【要約】
【目的】 半導体基板とは逆導電型の拡散層を半導体基
板と同電位にしつつ、微細化、高密度化を可能にする。 【構成】 Ｎ+ 型の拡散層２１とＰ+ 型の拡散層３２と
がＳｉ基板１１に設けられており、これらの拡散層２
１、３２の表面に接した状態でシリサイド膜３１が広が
っていて、拡散層３２とシリサイド膜３１とを介して、
拡散層２１がＳｉ基板１１と同電位になる。このため、
拡散層２１、３２に対するコンタクト孔やこのコンタク
ト孔を介して拡散層２１、３２に接続される配線を設け
る必要がなく、これらのコンタクト孔や配線のための領
域が不要である。
板と同電位にしつつ、微細化、高密度化を可能にする。 【構成】 Ｎ+ 型の拡散層２１とＰ+ 型の拡散層３２と
がＳｉ基板１１に設けられており、これらの拡散層２
１、３２の表面に接した状態でシリサイド膜３１が広が
っていて、拡散層３２とシリサイド膜３１とを介して、
拡散層２１がＳｉ基板１１と同電位になる。このため、
拡散層２１、３２に対するコンタクト孔やこのコンタク
ト孔を介して拡散層２１、３２に接続される配線を設け
る必要がなく、これらのコンタクト孔や配線のための領
域が不要である。
Description
【０００１】
【産業上の利用分野】本願の発明は、半導体基板と同電
位にされるべき拡散層が半導体基板とは逆導電型である
半導体装置に関するものである。
位にされるべき拡散層が半導体基板とは逆導電型である
半導体装置に関するものである。
【０００２】
【従来の技術】図４、５は、ＥＴＯＸ型と称されている
フラッシュＥＥＰＲＯＭの一従来例を示している。この
一従来例では、Ｐ型のＳｉ基板１１の表面にＳｉＯ2 膜
１２等の素子分離用の絶縁膜が島状に且つ行列状に配置
されており、ＳｉＯ2 膜１２以外の素子活性領域の表面
にゲート絶縁膜としてのＳｉＯ2 膜１３等が形成されて
いる。
フラッシュＥＥＰＲＯＭの一従来例を示している。この
一従来例では、Ｐ型のＳｉ基板１１の表面にＳｉＯ2 膜
１２等の素子分離用の絶縁膜が島状に且つ行列状に配置
されており、ＳｉＯ2 膜１２以外の素子活性領域の表面
にゲート絶縁膜としてのＳｉＯ2 膜１３等が形成されて
いる。
【０００３】ＳｉＯ2 膜１３上には、各メモリセルに対
応する浮遊ゲートが多結晶Ｓｉ膜１４等で形成されてお
り、この多結晶Ｓｉ膜１４上には、容量結合用の絶縁膜
がＯＮＯ膜１５等で形成されている。また、ＯＮＯ膜１
５上には、行方向に延在して各メモリセルに対する制御
ゲートになるワード線が多結晶Ｓｉ膜１６等で形成され
ている。
応する浮遊ゲートが多結晶Ｓｉ膜１４等で形成されてお
り、この多結晶Ｓｉ膜１４上には、容量結合用の絶縁膜
がＯＮＯ膜１５等で形成されている。また、ＯＮＯ膜１
５上には、行方向に延在して各メモリセルに対する制御
ゲートになるワード線が多結晶Ｓｉ膜１６等で形成され
ている。
【０００４】多結晶Ｓｉ膜１６の一方の素子活性領域に
は、複数のメモリセルに対する共通ソース線としてのＮ
+ 型の拡散層２１が形成されており、多結晶Ｓｉ膜１６
の他方の素子活性領域には、列方向に並んでいる２個の
メモリセルに共通のドレインとしてのＮ+ 型の拡散層２
２が形成されている。また、多結晶Ｓｉ膜１６や拡散層
２１、２２等を覆う層間絶縁膜（図示せず）には、拡散
層２１、２２に達するコンタクト孔２３、２４が形成さ
れている。
は、複数のメモリセルに対する共通ソース線としてのＮ
+ 型の拡散層２１が形成されており、多結晶Ｓｉ膜１６
の他方の素子活性領域には、列方向に並んでいる２個の
メモリセルに共通のドレインとしてのＮ+ 型の拡散層２
２が形成されている。また、多結晶Ｓｉ膜１６や拡散層
２１、２２等を覆う層間絶縁膜（図示せず）には、拡散
層２１、２２に達するコンタクト孔２３、２４が形成さ
れている。
【０００５】そして、コンタクト孔２３を介して拡散層
２１に接続されると共に列方向に延在するＡｌ膜２５等
で、ソース電位を与えるための配線が形成されており、
コンタクト孔２４を介して拡散層２２に接続されると共
に列方向に延在するＡｌ膜２６等で、ビット線が形成さ
れている。なお、ソース電位としては、Ｓｉ基板１１と
同じ接地電位が与えられる。
２１に接続されると共に列方向に延在するＡｌ膜２５等
で、ソース電位を与えるための配線が形成されており、
コンタクト孔２４を介して拡散層２２に接続されると共
に列方向に延在するＡｌ膜２６等で、ビット線が形成さ
れている。なお、ソース電位としては、Ｓｉ基板１１と
同じ接地電位が与えられる。
【０００６】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図５からも明らかな様に、共通ソース線とし
ての拡散層２１に対するコンタクト孔２３やこのコンタ
クト孔２３を介して拡散層２１に接続されるＡｌ膜２５
を設ける必要があるので、これらのコンタクト孔２３や
Ａｌ膜２５のための領域が必要である。
来例では、図５からも明らかな様に、共通ソース線とし
ての拡散層２１に対するコンタクト孔２３やこのコンタ
クト孔２３を介して拡散層２１に接続されるＡｌ膜２５
を設ける必要があるので、これらのコンタクト孔２３や
Ａｌ膜２５のための領域が必要である。
【０００７】しかも、コンタクト孔２３からの距離に依
存して拡散層２１の抵抗が変わるので、拡散層２１の抵
抗が変わることによる特性の変動を許容範囲内に抑制す
るために、コンタクト孔２３は８〜１６個のメモリセル
毎に形成されているのが一般的である。このため、コン
タクト孔２３やＡｌ膜２５のために更に大きな領域が必
要であり、上述の一従来例では、微細化、高密度化が困
難であった。
存して拡散層２１の抵抗が変わるので、拡散層２１の抵
抗が変わることによる特性の変動を許容範囲内に抑制す
るために、コンタクト孔２３は８〜１６個のメモリセル
毎に形成されているのが一般的である。このため、コン
タクト孔２３やＡｌ膜２５のために更に大きな領域が必
要であり、上述の一従来例では、微細化、高密度化が困
難であった。
【０００８】
【課題を解決するための手段】請求項１の半導体装置
は、半導体基板１１と同電位にされるべき第１の拡散層
２１が前記半導体基板１１とは逆導電型である半導体装
置において、前記半導体基板１１と同一導電型の第２の
拡散層３２が前記半導体基板１１に設けられており、金
属を含有する導電膜３１が前記第１及び第２の拡散層２
１、３２の表面に接した状態で広がっていることを特徴
としている。
は、半導体基板１１と同電位にされるべき第１の拡散層
２１が前記半導体基板１１とは逆導電型である半導体装
置において、前記半導体基板１１と同一導電型の第２の
拡散層３２が前記半導体基板１１に設けられており、金
属を含有する導電膜３１が前記第１及び第２の拡散層２
１、３２の表面に接した状態で広がっていることを特徴
としている。
【０００９】請求項２の半導体装置は、請求項１の半導
体装置において、前記半導体基板１１がシリコン基板で
あり、前記導電膜３１が前記第１及び第２の拡散層２
１、３２の表面に自己整合的に形成されているシリサイ
ド膜であることを特徴としている。
体装置において、前記半導体基板１１がシリコン基板で
あり、前記導電膜３１が前記第１及び第２の拡散層２
１、３２の表面に自己整合的に形成されているシリサイ
ド膜であることを特徴としている。
【００１０】請求項３の半導体装置は、請求項１または
２の半導体装置において、複数のトランジスタが連続的
に配置されており、前記第１及び第２の拡散層２１、３
２が前記複数のトランジスタの共通ソース線になってい
ることを特徴としている。
２の半導体装置において、複数のトランジスタが連続的
に配置されており、前記第１及び第２の拡散層２１、３
２が前記複数のトランジスタの共通ソース線になってい
ることを特徴としている。
【００１１】請求項４の半導体装置は、請求項３の半導
体装置において、前記第２の拡散層３２が前記共通ソー
ス線の延在方向における前記複数のトランジスタ同士の
境界部に配置されていることを特徴としている。
体装置において、前記第２の拡散層３２が前記共通ソー
ス線の延在方向における前記複数のトランジスタ同士の
境界部に配置されていることを特徴としている。
【００１２】請求項５の半導体装置は、請求項３の半導
体装置において、前記第２の拡散層３２が前記共通ソー
ス線の幅方向の中央部においてこの共通ソース線の延在
方向へ連続していることを特徴としている。
体装置において、前記第２の拡散層３２が前記共通ソー
ス線の幅方向の中央部においてこの共通ソース線の延在
方向へ連続していることを特徴としている。
【００１３】
【作用】請求項１の半導体装置では、第２の拡散層３２
が半導体基板１１と同一導電型であるので、第２の拡散
層３２は半導体基板１１と同電位になり、第１及び第２
の拡散層２１、３２は金属を含有する導電膜３１とオー
ミック接続されているので、金属を含有する導電膜３１
を介して第１の拡散層２１は第２の拡散層３２と同電位
になり、結局、半導体基板１１とは逆導電型の第１の拡
散層２１と半導体基板１１とが同電位になる。
が半導体基板１１と同一導電型であるので、第２の拡散
層３２は半導体基板１１と同電位になり、第１及び第２
の拡散層２１、３２は金属を含有する導電膜３１とオー
ミック接続されているので、金属を含有する導電膜３１
を介して第１の拡散層２１は第２の拡散層３２と同電位
になり、結局、半導体基板１１とは逆導電型の第１の拡
散層２１と半導体基板１１とが同電位になる。
【００１４】そして、金属を含有する導電膜３１が第１
及び第２の拡散層２１、３２の表面に接した状態で広が
っているので、第１及び第２の拡散層２１、３２に対す
るコンタクト孔やこのコンタクト孔を介して第１及び第
２の拡散層２１、３２に接続される配線を設ける必要が
なく、これらのコンタクト孔や配線のための領域が不要
である。
及び第２の拡散層２１、３２の表面に接した状態で広が
っているので、第１及び第２の拡散層２１、３２に対す
るコンタクト孔やこのコンタクト孔を介して第１及び第
２の拡散層２１、３２に接続される配線を設ける必要が
なく、これらのコンタクト孔や配線のための領域が不要
である。
【００１５】請求項２の半導体装置では、導電膜３１が
第１及び第２の拡散層２１、３２の表面に自己整合的に
形成されているので、第１及び第２の拡散層２１、３２
の表面に接した状態で広がる導電膜３１を形成するため
の領域に余裕領域を設ける必要がない。
第１及び第２の拡散層２１、３２の表面に自己整合的に
形成されているので、第１及び第２の拡散層２１、３２
の表面に接した状態で広がる導電膜３１を形成するため
の領域に余裕領域を設ける必要がない。
【００１６】請求項３〜５の半導体装置では、任意の位
置で共通ソース線を半導体基板１１と同電位にすること
ができるので、共通ソース線の抵抗を実質的になくすこ
とができる。
置で共通ソース線を半導体基板１１と同電位にすること
ができるので、共通ソース線の抵抗を実質的になくすこ
とができる。
【００１７】
【実施例】以下、ＥＴＯＸ型のフラッシュＥＥＰＲＯＭ
に適用した本願の発明の第１及び第２実施例を、図１〜
３を参照しながら説明する。なお、図１〜３に示す第１
及び第２実施例のうちで、図４、５に示した一従来例と
対応する構成部分には、図４、５と同一の符号を付して
ある。
に適用した本願の発明の第１及び第２実施例を、図１〜
３を参照しながら説明する。なお、図１〜３に示す第１
及び第２実施例のうちで、図４、５に示した一従来例と
対応する構成部分には、図４、５と同一の符号を付して
ある。
【００１８】図１、２が、第１実施例を示している。こ
の第１実施例では、Ｐ型のＳｉ基板１１の表面にＳｉＯ
2 膜１２等の素子分離用の絶縁膜が島状に且つ行列状に
配置されており、ＳｉＯ2 膜１２以外の素子活性領域の
表面にゲート絶縁膜としてのＳｉＯ2 膜１３等が形成さ
れている。
の第１実施例では、Ｐ型のＳｉ基板１１の表面にＳｉＯ
2 膜１２等の素子分離用の絶縁膜が島状に且つ行列状に
配置されており、ＳｉＯ2 膜１２以外の素子活性領域の
表面にゲート絶縁膜としてのＳｉＯ2 膜１３等が形成さ
れている。
【００１９】ＳｉＯ2 膜１３上には、各メモリセルに対
応する浮遊ゲートが多結晶Ｓｉ膜１４等で形成されてお
り、この多結晶Ｓｉ膜１４上には、容量結合用の絶縁膜
がＯＮＯ膜１５等で形成されている。また、ＯＮＯ膜１
５上には、行方向に延在して各メモリセルに対する制御
ゲートになるワード線が、多結晶Ｓｉ膜１６及び高融点
金属とＳｉとのシリサイド膜３１で形成されている。
応する浮遊ゲートが多結晶Ｓｉ膜１４等で形成されてお
り、この多結晶Ｓｉ膜１４上には、容量結合用の絶縁膜
がＯＮＯ膜１５等で形成されている。また、ＯＮＯ膜１
５上には、行方向に延在して各メモリセルに対する制御
ゲートになるワード線が、多結晶Ｓｉ膜１６及び高融点
金属とＳｉとのシリサイド膜３１で形成されている。
【００２０】多結晶Ｓｉ膜１６及びシリサイド膜３１の
一方の素子活性領域には、複数のメモリセルに対する共
通ソース線が、平面的に見て多結晶Ｓｉ膜１６及びシリ
サイド膜３１と接しているＮ+ 型の拡散層２１と、行方
向におけるメモリセル同士の境界部に配置されているＰ
+ 型の拡散層３２とで形成されている。
一方の素子活性領域には、複数のメモリセルに対する共
通ソース線が、平面的に見て多結晶Ｓｉ膜１６及びシリ
サイド膜３１と接しているＮ+ 型の拡散層２１と、行方
向におけるメモリセル同士の境界部に配置されているＰ
+ 型の拡散層３２とで形成されている。
【００２１】つまり、共通ソース線は、行方向に交互に
配置されているＮ+ 型の拡散層２１とＰ+ 型の拡散層３
２とで形成されている。なお、Ｐ+ 型の拡散層３２は、
Ｓｉ基板１１上の他の領域（図示せず）におけるＰチャ
ネルトランジスタのソース、ドレインとしてのＰ+ 型の
拡散層と同時に形成されたものである。従って、Ｐ+型
の拡散層３２が設けられていても、製造工程は増加して
いない。
配置されているＮ+ 型の拡散層２１とＰ+ 型の拡散層３
２とで形成されている。なお、Ｐ+ 型の拡散層３２は、
Ｓｉ基板１１上の他の領域（図示せず）におけるＰチャ
ネルトランジスタのソース、ドレインとしてのＰ+ 型の
拡散層と同時に形成されたものである。従って、Ｐ+型
の拡散層３２が設けられていても、製造工程は増加して
いない。
【００２２】多結晶Ｓｉ膜１６及びシリサイド膜３１の
他方の素子活性領域には、列方向に並んでいる２個のメ
モリセルに共通のドレインとしてのＮ+ 型の拡散層２２
が形成されている。また、多結晶Ｓｉ膜１４、１６等の
側面には、ＳｉＯ2 膜３３から成る側壁が設けられてお
り、ＳｉＯ2 膜３３に覆われている部分を除く拡散層２
１、２２、３２の表面をシリサイド膜３１が覆ってい
る。
他方の素子活性領域には、列方向に並んでいる２個のメ
モリセルに共通のドレインとしてのＮ+ 型の拡散層２２
が形成されている。また、多結晶Ｓｉ膜１４、１６等の
側面には、ＳｉＯ2 膜３３から成る側壁が設けられてお
り、ＳｉＯ2 膜３３に覆われている部分を除く拡散層２
１、２２、３２の表面をシリサイド膜３１が覆ってい
る。
【００２３】上述の様なシリサイド膜３１を形成するた
めには、ＳｉＯ2 膜３３から成る側壁を多結晶Ｓｉ膜１
４、１６等の側面に形成した後、例えばＴｉ膜を１００
ｎｍの膜厚にスパッタリング堆積させ、７００℃程度の
アニールを行う。
めには、ＳｉＯ2 膜３３から成る側壁を多結晶Ｓｉ膜１
４、１６等の側面に形成した後、例えばＴｉ膜を１００
ｎｍの膜厚にスパッタリング堆積させ、７００℃程度の
アニールを行う。
【００２４】すると、ＳｉＯ2 膜１２、３３から露出し
ている拡散層２１、２２、３２の表面及び多結晶Ｓｉ膜
１６とＴｉ膜とが反応して、チタンシリサイド膜３１が
形成され、ＳｉＯ2 膜１２、３３上のＴｉ膜は金属膜の
ままで残る。従って、金属膜のままで残っているＴｉ膜
を選択的に除去することによって、拡散層２１、２２、
３２上及び多結晶Ｓｉ膜１６上にのみ、シリサイド膜３
１が自己整合的に形成される。
ている拡散層２１、２２、３２の表面及び多結晶Ｓｉ膜
１６とＴｉ膜とが反応して、チタンシリサイド膜３１が
形成され、ＳｉＯ2 膜１２、３３上のＴｉ膜は金属膜の
ままで残る。従って、金属膜のままで残っているＴｉ膜
を選択的に除去することによって、拡散層２１、２２、
３２上及び多結晶Ｓｉ膜１６上にのみ、シリサイド膜３
１が自己整合的に形成される。
【００２５】シリサイド膜３１等を覆う層間絶縁膜（図
示せず）には、拡散層２２上のシリサイド膜３１に達す
るコンタクト孔２４が形成されている。そして、コンタ
クト孔２４を介して拡散層２２上のシリサイド膜３１に
接続されると共に列方向に延在するＡｌ膜２６等で、ビ
ット線が形成されている。
示せず）には、拡散層２２上のシリサイド膜３１に達す
るコンタクト孔２４が形成されている。そして、コンタ
クト孔２４を介して拡散層２２上のシリサイド膜３１に
接続されると共に列方向に延在するＡｌ膜２６等で、ビ
ット線が形成されている。
【００２６】以上の様な第１実施例では、拡散層３２が
Ｓｉ基板１１と同一導電型であるので、拡散層３２はＳ
ｉ基板１１と同電位になり、拡散層２１、３２はシリサ
イド膜３１とオーミック接続されているので、シリサイ
ド膜３１を介して拡散層２１は拡散層３２と同電位にな
り、結局、拡散層２１には、ソース電位として、Ｓｉ基
板１１と同じ接地電位が与えられる。
Ｓｉ基板１１と同一導電型であるので、拡散層３２はＳ
ｉ基板１１と同電位になり、拡散層２１、３２はシリサ
イド膜３１とオーミック接続されているので、シリサイ
ド膜３１を介して拡散層２１は拡散層３２と同電位にな
り、結局、拡散層２１には、ソース電位として、Ｓｉ基
板１１と同じ接地電位が与えられる。
【００２７】しかも、以上の様な第１実施例では、図２
からも明らかな様に、図５の一従来例におけるコンタク
ト孔２３及びＡｌ膜２５が設けられていないので、これ
らのコンタクト孔２３やＡｌ膜２５のための領域が不要
であり、微細化、高密度化が可能である。
からも明らかな様に、図５の一従来例におけるコンタク
ト孔２３及びＡｌ膜２５が設けられていないので、これ
らのコンタクト孔２３やＡｌ膜２５のための領域が不要
であり、微細化、高密度化が可能である。
【００２８】図３は、第２実施例を示している。この第
２実施例は、Ｐ+ 型の拡散層３２が、行方向におけるメ
モリセル同士の境界部に島状に配置されているのではな
く、行方向へ連続していることを除いて、図１、２に示
した第１実施例と実質的に同様の構成を有している。そ
して、この様な第２実施例でも、第１実施例と同様の作
用効果を奏することができる。
２実施例は、Ｐ+ 型の拡散層３２が、行方向におけるメ
モリセル同士の境界部に島状に配置されているのではな
く、行方向へ連続していることを除いて、図１、２に示
した第１実施例と実質的に同様の構成を有している。そ
して、この様な第２実施例でも、第１実施例と同様の作
用効果を奏することができる。
【００２９】なお、以上の第１及び第２実施例は、ＥＴ
ＯＸ型のフラッシュＥＥＰＲＯＭに本願の発明を適用し
たものであるが、ＥＴＯＸ型以外のＮＡＮＤ型やＤＩＮ
ＯＲ型等のフラッシュＥＥＰＲＯＭや、フラッシュＥＥ
ＰＲＯＭ以外のＥＥＰＲＯＭ、ＥＰＲＯＭ、マスクＲＯ
Ｍ等の不揮発性半導体記憶装置や、不揮発性半導体記憶
装置以外の半導体装置にも、本願の発明を適用すること
ができる。
ＯＸ型のフラッシュＥＥＰＲＯＭに本願の発明を適用し
たものであるが、ＥＴＯＸ型以外のＮＡＮＤ型やＤＩＮ
ＯＲ型等のフラッシュＥＥＰＲＯＭや、フラッシュＥＥ
ＰＲＯＭ以外のＥＥＰＲＯＭ、ＥＰＲＯＭ、マスクＲＯ
Ｍ等の不揮発性半導体記憶装置や、不揮発性半導体記憶
装置以外の半導体装置にも、本願の発明を適用すること
ができる。
【００３０】
【発明の効果】請求項１の半導体装置では、第１及び第
２の拡散層に対するコンタクト孔や配線を設ける必要が
なく、これらのコンタクト孔や配線のための領域が不要
であるので、微細化、高密度化が可能である。
２の拡散層に対するコンタクト孔や配線を設ける必要が
なく、これらのコンタクト孔や配線のための領域が不要
であるので、微細化、高密度化が可能である。
【００３１】請求項２の半導体装置では、第１及び第２
の拡散層の表面に接した状態で広がる導電膜を形成する
ための領域に余裕領域を設ける必要がないので、更なる
微細化、高密度化が可能である。
の拡散層の表面に接した状態で広がる導電膜を形成する
ための領域に余裕領域を設ける必要がないので、更なる
微細化、高密度化が可能である。
【００３２】請求項３〜５の半導体装置では、共通ソー
ス線の抵抗を実質的になくすことができるので、共通ソ
ース線の抵抗の変動に起因する特性の変動がなく、信頼
性が高い。
ス線の抵抗を実質的になくすことができるので、共通ソ
ース線の抵抗の変動に起因する特性の変動がなく、信頼
性が高い。
【図１】本願の発明の第１実施例を示しており、図２の
Ｉ−Ｉ線に沿う位置における拡大側断面図である。
Ｉ−Ｉ線に沿う位置における拡大側断面図である。
【図２】第１実施例の平面図である。
【図３】本願の発明の第２実施例の平面図である。
【図４】本願の発明の一従来例を示しており、図５のＩ
Ｖ−ＩＶ線に沿う位置における拡大側断面図である。
Ｖ−ＩＶ線に沿う位置における拡大側断面図である。
【図５】一従来例の平面図である。
１１ Ｓｉ基板 ２１ 拡散層 ３１ シリサイド膜 ３２ 拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/78 21/336 Ｈ０１Ｌ 29/78 ３０１ Ｓ ３０１ Ｐ
Claims (5)
- 【請求項１】 半導体基板と同電位にされるべき第１の
拡散層が前記半導体基板とは逆導電型である半導体装置
において、 前記半導体基板と同一導電型の第２の拡散層が前記半導
体基板に設けられており、 金属を含有する導電膜が前記第１及び第２の拡散層の表
面に接した状態で広がっていることを特徴とする半導体
装置。 - 【請求項２】 前記半導体基板がシリコン基板であり、 前記導電膜が前記第１及び第２の拡散層の表面に自己整
合的に形成されているシリサイド膜であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 複数のトランジスタが連続的に配置され
ており、 前記第１及び第２の拡散層が前記複数のトランジスタの
共通ソース線になっていることを特徴とする請求項１ま
たは２記載の半導体装置。 - 【請求項４】 前記第２の拡散層が前記共通ソース線の
延在方向における前記複数のトランジスタ同士の境界部
に配置されていることを特徴とする請求項３記載の半導
体装置。 - 【請求項５】 前記第２の拡散層が前記共通ソース線の
幅方向の中央部においてこの共通ソース線の延在方向へ
連続していることを特徴とする請求項３記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288889A JPH08130263A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6288889A JPH08130263A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130263A true JPH08130263A (ja) | 1996-05-21 |
Family
ID=17736094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6288889A Pending JPH08130263A (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130263A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2002015190A3 (en) * | 2000-08-15 | 2003-02-06 | Motorola Inc | Non-volatile memory, method of manufacture and programming |
| WO2003054965A3 (en) * | 2001-12-19 | 2004-03-04 | Motorola Inc | Non-volatile memory and method of forming thereof |
| JP2009111051A (ja) * | 2007-10-29 | 2009-05-21 | Fujitsu Microelectronics Ltd | 半導体装置及びその製造方法 |
| JP2010239147A (ja) * | 2010-06-09 | 2010-10-21 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
-
1994
- 1994-10-28 JP JP6288889A patent/JPH08130263A/ja active Pending
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| JP2010239147A (ja) * | 2010-06-09 | 2010-10-21 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
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